KR20020015874A - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 패드산화막을 두껍게 형성하여 갭-필링(gap-filling)후 화학기계적연마로 패드질화막을 완전히 제거하고 버퍼산화막도 일부 제거하여 갭-필링 절연층과 잔류한 버퍼산화막의 표면을 평탄화시킨 후 코너-라운딩(corner rounding)을 위한 재산화를 실시하여 최종 소자격리막의 상부 모서리에 해자 또는 홈에 의한 첨점이 형성되는 것을 방지하므로서 험프(hump)특성을 개선하고 트랜지스터의 오프-전류, 문턱전압 등 소자의 특성열화를 방지하도록한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판상에 서로 식각선택비가 큰 제 1 희생층과 제 2 희생층을 차례로 형성하는 제 1 단계와, 상기 제 2, 제 1 희생층의 소정 부위를 제거하여 상기 반도체기판의 상기 소자격리영역을 노출시키는 개구부를 형성하는 제 2 단계와, 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 제 3 단계와, 상기 트렌치를 충분히 매립하도록 절연물질층을 상기 제 2 희생층상에 형성하는 제 4 단계와, 상기 절연물질층, 제 2, 제 1 희생층에 화학기계적연마를 실시하여 잔류한 상기 절연물질층의 표면을 평탄화시키고 상기 제 2 희생층을 완전히 제거하여 상기 제 1 희생층 표면을 노출시키는 제 5 단계와, 상기 소자격리영역과 상기 소자활성영역 경계면의 상기 기판 상부 모서리를 둥글게하는 제 6 단계와, 상기 기판의 전면에 세정공정을 실시하여 상기 제 1 희생층을 완전히 제거하는 동시에 잔류한 상기 절연물질층과 상기 소자활성영역의 상기 기판 표면의 단차를 제거하는 제 7 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 패드산화막을 두껍게 형성하여 갭-필링(gap-filling)후 화학기계적연마로 패드질화막을 완전히 제거하고 버퍼산화막도 일부 제거하여 갭-필링 절연층과 잔류한 버퍼산화막의 표면을 평탄화시킨 후 코너-라운딩(corner rounding)을 위한 재산화를 실시하여 최종 소자격리막의 상부 모서리에 해자 또는 홈에 의한 첨점이 형성되는 것을 방지하므로서 험프(hump)특성을 개선하고 트랜지스터의 오프-전류, 문턱전압 등 소자의 특성열화를 방지하도록한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 단차를 일정하게 유지하여야 한다. 이를 위하여 CMP를 사용하고, 이러한 CMP시 활성영역의 기판을 보호하기 위하여 질화막을 보호막으로 사용한다.
보호막으로 사용되는 질화막을 CMP 후 제거하는 공정과 소자 형성용 수차례의 이온주입 및 산화공정시 필연적으로 활성영역과 소자격리영역의 경계면에는 해자(moat) 또는 홈(groove)이 생긴다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성한다.
그리고, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(13)을 형성한다.
도 1b를 참조하면, 포토레지스트패턴(13)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(110)을 개재한 잔류한 패드질화막(120)은 CMP 평탄화공정시 활성영역의기판을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴에 의하여 보호되지 않는 노출된 반도체기판의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 따라서, 트렌치(T1)가 형성되지 않은 기판(100)의 상부가 소자활성영역이 된다.
그 다음, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(100)에 전세공정을 실시한다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(100)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(도시안함)을 형성할 수 있다.
도 1c를 참조하면, 트렌치를 포함하는 노출된 패드질화막(120) 상에 소자격리막이 되는 절연물질층(14)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 패드질화막(120)의 두께는 약 1000Å이고, 절연물질층(14)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.
도 1d를 참조하면, 소자격리막이 될 절연물질층의 밀도(density)를 높히기 위하여 기판(100)에 어닐링을 실시한다.
그리고, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막(120)의 표면을 노출시킨다. 이때, 평탄화공정은화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(120)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다. 따라서, CMP된 패드질화막의 두께는 약 700Å 정도가 된다.
도 1e를 참조하면, 잔류한 패드질화막을 제거하여 버퍼산화막(110)의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층(140)의 일부도 소정 두께로 제거되어 노출된 버퍼산화막(110)의 표면과 잔류한 절연물질층(140)의 표면의 단차가 일부 감소한다.
도 1f를 참조하면, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층(140)에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 홈(groove, M)을 형성한다. 이러한 홈은 이후 형성되는 게이트 형성물질이 이 홈 부위에 잔류하여 게이트-게이트 사이 또는 게이트-캐패시터 사이의 단락을 유발하는 원인을 제공한다.
그리고, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(100)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.
그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.
그 다음 참조하면, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거되면서 절연물질층의 홈이 형성된 상부 모서리 부위도 더욱 손실되어 더 깊어진 홈(M)을 형성하여 전술한 소자특성불량 원인을 제공한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(143)이 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
상술한 종래의 반도체장치의 소자격리방법은 패드질화막 및 버퍼산화막을 습식 식각하여 제거하면서 필드산화막의 반도체기판 표면 보다 높은 부분도 식각할 때 이 필드산화막은 습식식각에 의해 트렌치와 접합 부분의 상부에 홈(recess hump)이 형성된다. 이 후에 게이트산화막과 다결정실리콘으로 게이트를 형성할 때 홈이 형성된 부분에서 게이트산화막의 두께가 감소되고 이 홈의 내부에 다결정실리콘이 잔류하게 되므로 게이트가 활성영역을 에워싸는 구조가 된다. 그러므로, 소자 구동시 홈의 내부에 잔류하는 다결정실리콘에 의해 전계가 증가되어 누설 전류가 흐르며, 게이트산화막의 두께가 감소에 의해 전계가 집중되어 소자 특성을 저하시키는 문제점이 있다.
즉, HDP 산화막이 트렌치를 매립시 실리콘과 산화막/질화막이 만나는 부위에서 증착 밀도가 타 부위에 비하여 낮으므로 질화막 제거 후 이온주입을 위한 버퍼산화막성장용 불산세정, 포토레지스트 세정, 게이트산화막 형성용 불산 세정 등에서 밀도가 낮은 부위의 식각량이 크므로 결국 소자격리막의 상부 모서리 부위에 홈이 형성되어 소자특성이 열화되고, 그에 따른 게이트 내압 험프 특성이 발생하여 소자특성불량을 야기하는 문제점이 있다.
따라서, 본 발명의 목적은 패드산화막을 두껍게 형성하여 갭-필링(gap-filling)후 화학기계적연마로 패드질화막을 완전히 제거하고 버퍼산화막도 일부 제거하여 갭-필링 절연층과 잔류한 버퍼산화막의 표면을 평탄화시킨 후 코너-라운딩(corner rounding)을 위한 재산화를 실시하여 최종 소자격리막의 상부 모서리에 해자 또는 홈에 의한 첨점이 형성되는 것을 방지하므로서 험프(hump)특성을 개선하고 트랜지스터의 오프-전류, 문턱전압 등 소자의 특성열화를 방지하도록한 반도체장치의 트렌치형 소자격리막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역과 소자활성영역이 정의된 반도체 기판상에 서로 식각선택비가 큰 제 1 희생층과 제 2 희생층을 차례로 형성하는 제 1 단계와, 상기 제 2, 제 1 희생층의 소정 부위를 제거하여 상기 반도체기판의 상기 소자격리영역을 노출시키는 개구부를 형성하는 제 2 단계와, 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 제 3 단계와, 상기 트렌치를 충분히 매립하도록 절연물질층을 상기 제 2 희생층상에 형성하는 제 4 단계와, 상기 절연물질층, 제 2, 제 1 희생층에 화학기계적연마를 실시하여 잔류한 상기 절연물질층의 표면을 평탄화시키고 상기 제 2 희생층을 완전히 제거하여 상기 제 1 희생층 표면을 노출시키는 제 5 단계와, 상기 소자격리영역과 상기 소자활성영역 경계면의 상기 기판 상부 모서리를 둥글게하는 제 6 단계와, 상기 기판의 전면에 세정공정을 실시하여 상기 제 1 희생층을 완전히 제거하는 동시에 잔류한 상기 절연물질층과 상기 소자활성영역의 상기 기판 표면의 단차를 제거하는 제 7 단계를 포함하여 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
본 발명은 화학기계적연마(CMP)를 이용하여 종래의 기술에서 형성되는 소자격리막 상부 모서리부위의 해자(moat) 또는 홈(groove)형성을 방지하여 소자의 특성을 향상시키고 제품의 신뢰성을 확보한다.
즉, 본 발명은 초기 열처리를 거친 반도체기판상의 표면에 버퍼산화막을 종래보다 두껍게 형성하고, 그 위에 패드질화막을 형성하여, 트렌치 형성 및 개-필링 후 화학기계적연마시 패드질화막의 전부와 버퍼산화막의 일부를 제거하여 불산 등에 의한 패드질화막 제거공정을 생략한다.
또한, 본 발명은 화학기계적연마 후 잔류한 소자격리막의 상부 모서리를 둥글게(coner rounding) 하기 위하여 추가 산화공정을 진행한다.
따라서, 본 발명은 최종 소자격리막의 상부 모서리가 둥글게 형성되고 동시에 홈 형성이 방지되어 소자격리막과 활성영역 상부 표면간의 단차가 제거되는 완벽한 소자격리막을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하며, 열산화방법과 화학기상증착방법을 함께 사용하여 형성할 수 있다. 또한, 버퍼산화막(21)의 형성 두께는 종래보다 두껍게 형성하며, 본 발명의 실시예에서는 100 - 5000Å 사이로 한다. 즉, 본 발명의 실시예에서는 버퍼산화막(21)을 동래 기술에서보다 두껍게 형성하는데, 그 이유는 패드질화막과의 기계적 스트레스를 완화시키는 역할과 함께 후속공정에서 화학기계적연마로 패드질화막 제거시 기판의 활성영역을 보호하며 또한 게이트산화막 형성전 세정공정까지 잔류할 수 있을 만큼의 두께를 확보하여야 하기 때문이다.
그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(23)을 형성한다.
도 2b를 참조하면, 포토레지스트패턴(23)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판 상부 표면이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 노출된 부위가 소자격리영역이 되며, 잔류한 버퍼산화막(210)을 개재한 잔류한 패드질화막(220)은 CMP 평탄화공정시 제거되는 대신 버퍼산화막(210)이 소자활성영역의 기판(200)을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴에 의하여 보호되지 않는 노출된 반도체기판의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(21)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 따라서, 트렌치(T2)가 형성되지 않은 기판(200)의 상부가 소자활성영역이 된다.
그 다음, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(200)에 전세공정을 실시한다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T2) 형성시 손상받은 기판(200)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T2) 표면에 산화막(도시안함)을 형성할 수 있다.
도 2c를 참조하면, 트렌치를 포함하는 노출된 패드질화막(220) 상에 소자격리막이 되는 절연물질층(24)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(24)은 HDP 산화막(high density plasma oxide) 등을 증착하여 형성한다.
그리고, 소자격리막이 될 절연물질층(24)의 밀도(density)를 높히기 위하여 기판(200)에 어닐링 등으로 덴시피케이션을 실시할 수 있다.
도 2d를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층(240)을 트렌치에만 잔류시키고 동시에 버퍼산화막(211)의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막의 전부와 버퍼산화막의 일부 두께도 제거되면서 잔류한절연물질층(240)과의 전체적인 기판의 평탄화를 확보한다. 또한, 화학기계적연마로 제거되어 잔류한 버퍼산화막(211)의 두께는 50 - 2000Å 정도가 된다.
따라서, 본 발명의 실시예에서는 인산(H3PO4) 등으로 패드질화막을 제거하는 공정이 생략되어 절연물질층의 상부 모서리가 침식되는 것을 방지한다.
그리고, 화학기계적연마시, 산화막으로 이루어진 절연물질층과 질화막의 식각률을 제어할 수 있으므로 패드질화막은 절연물질층 평탄화시 스톱퍼(stopper) 역할을 한다.
도 2e를 참조하면, 잔류한 버퍼산화막과 절연물질층(240)의 경계면 하부에 위치한 소자활성영역 기판의 모서리(C) 부위를 둥글게 하기 위하여, 즉, 코너-라운딩(corner rounding)을 위하여 기판(200)에 산화공정을 실시한다. 따라서, 잔류한 버퍼산화막(212)의 두께가 약간 증가할 수 있다.
도 2f를 참조하면, 문턱전압 조절용 이온주입을 포함한 게이트절연막 형성전 세정단계까지의 후속공정을 진행한다.
이러한 전세정단계에서 버퍼산화막이 제거되어 소자활성영역의 기판(200) 표면이 노출된다. 이때, 소자활성영역에는 버퍼산화막이 잔류하여서는 아니되고, 소자격리영역에서 잔류한 절연물질층(241)의 높이는 소자활성영역 기판(200) 표면과 단차가 없어야 하므로 전기한 버퍼산화막의 두께는 이와 같은 사실들을 고려하여 최적으로 결정하여야 한다.
따라서, 소자격리막(241)이 완성된 기판은 소자활성영역과 소자격리영역의 경계면에 홈 또는 해자의 생성이 방지되어 소자특성 및 신뢰성을 향상시킨다.
이후, 도시되지는 않았지만 게이트절연막과 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
따라서, 본 발명은 이후 공정인 게이트 패터닝시 식각 잔류물이 남는 것을 방지할 수 있어서 게이트유도 누설전류(3-dimensional gate induced leakage)를 크게 감소시키고 이후 형성되는 게이트간의 단락을 방지할 수 있으며, 트렌치에 매립된 절연물질의 상부 모서리부의 홈(groove)을 방지하므로서 험프(hump)특성을 개선하고 트랜지스터 오프 전류, 문턱전압 등 소자특성의 열화를 방지하는 장점이 있다.
Claims (5)
- 소자격리영역과 소자활성영역이 정의된 반도체 기판상에 서로 식각선택비가 큰 제 1 희생층과 제 2 희생층을 차례로 형성하는 제 1 단계와,상기 제 2, 제 1 희생층의 소정 부위를 제거하여 상기 반도체기판의 상기 소자격리영역을 노출시키는 개구부를 형성하는 제 2 단계와,노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 제 3 단계와,상기 트렌치를 충분히 매립하도록 절연물질층을 상기 제 2 희생층상에 형성하는 제 4 단계와,상기 절연물질층, 제 2, 제 1 희생층에 화학기계적연마를 실시하여 잔류한 상기 절연물질층의 표면을 평탄화시키고 상기 제 2 희생층을 완전히 제거하여 상기 제 1 희생층 표면을 노출시키는 제 5 단계와,상기 소자격리영역과 상기 소자활성영역 경계면의 상기 기판 상부 모서리를 둥글게하는 제 6 단계와,상기 기판의 전면에 세정공정을 실시하여 상기 제 1 희생층을 완전히 제거하는 동시에 잔류한 상기 절연물질층과 상기 소자활성영역의 상기 기판 표면의 단차를 제거하는 제 7 단계로 이루어진 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 1 희생층은 산화막으로 형성하고 상기 제 2 희생층은 질화막으로 형성하며상기 절연물질층은 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 1 희생층은 100 - 5000Å 사이의 두께로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 6단계는 상기 기판에 산화공정을 실시하여 진행하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서,상기 제 5 단계는 상기 제 1 희생층의 표면이 과도식각되도록 실시하는 것이 특징인 반도체장치의 소자격리방법.
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|---|---|---|---|---|
| CN115148587A (zh) * | 2022-06-29 | 2022-10-04 | 上海华虹宏力半导体制造有限公司 | 沟槽功率器件及其制造方法 |
| CN115692307A (zh) * | 2021-07-26 | 2023-02-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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2000
- 2000-08-23 KR KR1020000049005A patent/KR20020015874A/ko not_active Ceased
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