TW416118B - Method of fabricating semiconductor device - Google Patents

Method of fabricating semiconductor device Download PDF

Info

Publication number
TW416118B
TW416118B TW088109426A TW88109426A TW416118B TW 416118 B TW416118 B TW 416118B TW 088109426 A TW088109426 A TW 088109426A TW 88109426 A TW88109426 A TW 88109426A TW 416118 B TW416118 B TW 416118B
Authority
TW
Taiwan
Prior art keywords
layer
oxidation
insulating layer
patent application
item
Prior art date
Application number
TW088109426A
Other languages
English (en)
Inventor
Chear-Yeon Mun
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW416118B publication Critical patent/TW416118B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

416118 五、發明說明（1) 發明背景 發明領域 本發明係關於製造半導體元件之方法，以及更詳細言 之，係製造一種具有改良式溝槽隔離結構之半導體元件。 相關技藝說明 隨著半導體元件集積度之增高，極精細之圖案對製造半 導體元件而言則益形重要。再者，電晶體之通道長度以及 元件隔離之場氧化層之寬度也隨之縮減。據此，不同之元' 件隔離方法例如LOCOS，改良式LOCOS，或溝槽隔離方法業-已成功地相繼發展出。 圖1至6圖示應用TI技術執行之習用半導體元件隔離方 法。此方法以下列六步驟說明。 第一步驟，如圖1所示，熱氧化層製之第一絕緣層1 2以 及氮化物層製之第一抗氧化層14依序地於半導體基板上形 成，例如，矽基板1 0。光阻圖案於其上形成（未示出），而 且未掩蓋住非主動區之第一抗氧化層14之表面。此處，第 一絕緣層12之厚度範圍介於120至18 0^之間以及第一抗氧 化層1 4之厚度範圍介於1 3 0 0至1 7 0 0/\之間。此後，依序蝕 刻第一抗氧化層1 4以及第一絕緣層1 2至外露出非主動區之 基板表面為止，此係利用光阻圖案充當光罩為之。接著， 去除光阻圖案；僅留下主動元件所在處之主動區域上之第 一抗氧化層1 4以及第一絕緣層1 2。然後，蝕刻去基板1 0之 部份外露面而形成溝槽1 1，此係利用經過蝕刻後之第一抗 氧化層14充當光罩。
O:\58\58527.PTD 第5頁 416118 五、發明說明（2) · 第二步驟，如圖2所示，熱氧化層製之第二絕緣層1 6沿 ：溝槽之内面形成=此處，第二絕緣層1 6之厚度範圍介於 :2 0 0至3 0 0爲之間•第二絕緣層1 6於漕槽内部形成旨在修補 ;以蝕刻方法形成溝槽時於矽基板10之經蝕刻之表面上造成 | :之損壞區域。 | Η 第三步驟，如圖3所示，第二抗氧化層（即，氮化物内 襯）1 8於基板上形成且厚度範圍介於6 0至1 5 0為之間。氧化 物製之第三絕緣層2 0沈積於第二抗氧化層1 8上，完全充填' i · 滿溝槽且厚度介於5 0 0 0至6 0 0 0 $之間。 · 若溝槽側壁之矽被氧化或者因為在經過溝憎隔離形成後 i 之一連串氧化製程造成體積膨脹之現象，則會因施加於矽 基板之應力在基板内產生差排。第二抗氧化層1 8於沿著溝 槽内面生長之第二絕緣層1 6以及第三絕緣層2 0之間形成， 旨在防止02穿透填滿溝槽之第三絕緣層2 0到達溝槽之側壁 |
I :以減少因體積膨脹造成之應力。 | 第四步驟，如圖4所示，利用化學機械研磨（CMP )法平坦 | 化第三絕緣層2 0以及第一與第二抗氧化層1 4以及1 8。 i 第五步驟，如圖5所示，利用等向性蝕刻方法移除第一 | 抗氧化層1 4。在此步驟中，第二抗氧化層1 8亦經部份蝕 | 去。 ： ： 第六步驟，如圖6所示，主動區上之第一絕緣層12以及 | 位在非主動區上之第三絕緣層2 0之既定之上部份係利用溼 丨式蝕刻法蝕去以形成由第二抗氧化層18以及第二與第三絕 丨 1緣層1 6以及2 0所形成之溝槽隔離。此後，於基板1 0之主動 丨
416118 • * * " ' ~' ' " 1—j i五、發明說明（3) 丨區上形成一層緩衝氧化廣（未示出）。以離子佈植法形成井 ：區以及控制好臨限電壓 V t h之後再移除緩衝氧化層。 但是，應用上述之元件隔離法，卻使第二抗氧化層1 8遭 | ! !遇以下難題。 i I 若第二抗氧化層1 8厚度如上述介於60至1 50為之間，則凹 | 丨陷，即圖示中之"Γ部份，將於第二以及第三絕緣層1 6以 i
, I i I及2 0之間產生，即主動區以及非主動區之接面區域。如圖 | 丨5所示，由於當主動區上之第一抗氧化層1 4經蝕去後，位 在第三絕緣層2 0之側邊以及溝檜内之第二抗氧化層1 8亦同. 時遭受部份蝕去，所以產生了凹陷。此項難題會更加惡 ;化，即當第一絕緣層1 2及第三絕緣層2 0之上部份經蝕去之 |際。若凹陷係於溝槽隔離邊緣之既定部份上形成，則在進 | |行蝕刻複晶矽層過程以形成閘極期間將使部份複晶矽殘留 丨於此部份上。更因此使閘極短路，引發不良之特性。 若第二抗氡化層18形成之厚度低於50為則可避免發生此 ；等問題，但是利用於執行以下氧化物製程期間（例如，因 | 1應離子佈植所需之緩衝氧化層，閘極絕緣層以及在閘極表 | 面上形成氧化層之種種製程）所形成之第二抗氧化層仍難 丨 i以阻斷〇2穿透至溝槽之側壁。據此，由於溝槽側壁之矽遭 | 丨部份氣化，所以因體積膨脹產生之應力遂加諸於矽基板而 I !導致溝槽之側壁上之矽晶格扭曲。如此而來則在矽基板内 i I誘發並排進而於後續製程中於接面區域產生更多缺陷。如 | :此勢必會造成漏電流因而劣化電晶體之整體操作特性= !
簡言之，利用較薄之抗氧化層以減少因體積膨脹而誘發 丨 I
第7頁 —416118- 五、發明說明（4) 之應力，實難以阻斷02穿透之至溝槽之側壁而仍使溝槽之 側壁遭氧化。在另一方面，利用較厚之抗氧化層，第二抗 氧化層於等向蝕刻充當溝槽光罩之第一抗氧化層1 4期間亦 會遭部份蝕去。因此，在此部份仍會產生凹陷。總之，發 明一種可製造無此等問題之溝槽隔離結構之改良方法實乃 當務之急。 發明摘要 據此，本發明係關於一種可幾乎完全消弭相關技藝中遭 遇之一項或多項難題之製造半導體元件之方法。 本發明之一項目的係，提出一種改良式之製造半導體元 件之方法。根據本發明，雖然溝槽内面之抗氧化層（氮化 物内襯）相當厚，但是本發明之方法仍可消弭形成閘極所 殘留之複晶矽造成不良特性以及在後續氧化製程期間於溝 槽側壁上造成之損壞等難題，而改變製程條件以避免凹陷 於溝槽隔離邊緣之特定部份内產生。 本發明之其他特點與優點將於下文詳述之。本發明之目 的以及其他優點利用特別指出之結構說明以及附屬之申請 專利範圍與附圖即可瞭解。 為了完成本發明之此等與其他優點，以本發明之第一具 體實施例說明之，其包含步驟如下： 第一絕緣層以及第一抗氧化層依序於半導體基板上形成 以外露出基板之特定部份； 部份蝕刻基板之外露表面以形成溝槽，係利用第一抗氧 化層充當光罩；
O:\58\58527.PTD 第8頁 416118 五、發明說明（5) 第二絕緣層沿著溝槽之内面上形成； 等向蝕刻第一抗氧化層至一既定厚度； 形成第二抗氧化層以覆蓋住包含外露之第一抗氧化層之 第二絕緣層； 在第二抗氧化層上形成第三絕緣層以充填溝槽； 利用CMP法平坦化第三絕緣層以及外露出第一以及第二 抗氧化層；以及 移除第一抗氧化層。 本發明第二具體實施例包含以下步驟： 第一絕緣層以及第一抗氧化層依序於半導體基板上形成 以外露出基板表面上之既定部份並且在其側壁上形成間隔 物； 部份蝕刻基板之外露表面以形成溝槽，係利用第一抗氧 化層以及間隔物為之，然後移除間隔物； 第二絕緣層沿著溝槽之内面上形成； 形成第二抗氧化層覆蓋住包含第一抗氧化層以及第一絕 緣層之絕緣層； 形成第三絕緣層於第二抗氧化層上以充填漕構； 利用CMP法平坦化第三絕緣層以外露出第一以及第二抗 氧化層至一既定厚度；然後 移除第一抗氧化層。 圖示之簡述 本發明之上述目的以及優點參酌附圖並利用較佳具體實 施例之詳細說明即可充份了解，其中：
O:\58\58527.PTD 第9頁 416118 丨五 '發明說明（6) 圖1至6例示習用半導體元件之習用元件隔離法： 圖7至12例示根據本發明之第一具體實施例之半導體元 件之元件隔離法：以及
I 圖1 3至1 8例示根撐、本發明之第二具體實施例之半導體元 件之元件隔離法。 較佳具體實例之詳細說明 ! 現在將對本發明之較佳具體實施例詳加說明，相關實例 ；則例示於附圖内。 本發明之方法旨在避免於形成溝槽後之氣化製程期間造 !成溝槽側壁之矽之氧化現象發生，例如一者為形成離子佈 ;植所需之緩衝氧化層*其二為形成閘極絕緣層以及另一者 I為形成一氧化層於閘極表面上，此係利用改變製程條件以 !防止凹陷於溝槽隔離之週邊之既定部份内產生。詳文參考 ί圖7至18於下文詳述之。
I 此處，圖7至1 2例示根據本發明之第一具體實施例之半 i I導體元件之元件隔離法。圓1 3至1 8例示根據本發明之第二 丨具體實施例之半導體元件之元件隔離法。 首先，本發明之第一具體實施例分述於以下六步驟。 j 如圖7所示，熱氡化層製之第一絕緣層1 0 2以及氮化物層 | ; 製之第一抗氧化層1 0 4依序地於半導體基板1 0 0上形成（例 I 如，矽基板）。光阻圖案於其上形成（未示出），而且未掩 | ：蓋住非主動區之第一抗氧化層1 0 4。此處，第一絕緣層1 0 2 I I之厚度範圍介於120至10 8/¾之間以及第一抗氧化層104之厚 i 丨度範圍介於1 3 0 0至1 7 0 0 A之間。此後，依序蝕刻第一抗氧 i I !
第10頁 416118 I五、發明說明（7) 丨化層104以及第一絕緣層102至外露出非主動區之基板表面 為止，此係利用光阻圖案充當光罩為之。去除光阻圖案， 僅留下主動元件所在處之主動區域上之第一抗氧化層104 i以及第一絕緣層102。利用第一抗氧化層104充當光罩蝕刻 i 去基板1 0 0之部份外露表面而形成溝槽1 0 1。 再者，形成溝檜之方法可以下列方法執行之。利用光阻 j 圖案充當光罩，依序蝕刻第一抗氧化層1 〇 4以及第一絕緣 層1 0 2。接著，蝕刻部份之基板1 0 0之外露區而形成溝槽後 丨再去除光阻圖案。 j I 如圖8以及圖9所示，熱氧化層製之第二絕緣層1 0 6沿著 | - ! 丨溝槽之内面形成。此處，第二絕緣層1 0 6之厚度介於1 5 0至 I I 3 0 0為之間。如圖8所示，第一絕緣層1 0 2可能抑或不會隨同 | !第一抗氧化層104 —起被钱去。第一抗氧化層104如圖8所 ί ί !示經等向蝕刻至既定厚度。此處，等向蝕刻製程削減第一 | 抗氧化層1 0 4之厚度至厚始厚度之約5 0 %或9 0 %。另一方法 i ί . ί
係，等向蝕刻第一抗氧化層之後，第二絕緣層1 0 6沿著溝 I ί I槽内面形成。如圖9所示，氮化物層製之第二抗氧化層1 0 8 j 丨於上述基板之整面上形成而覆蓋住第一抗氧化層，第一絕 ） I緣層以及第二絕緣層。第二抗氧化層1 08之厚度介於60至 ！ :1 5 0爲之範圍之間。完成等向蝕刻則使第二抗氧化層1 0 8具 | 備一蝕刻區間（” A"距離），因而可防止在溝槽隔離内部形 丨 ： ； 成凹陷進而避免當蝕刻第一抗氧化層1 0 4時蝕刻溝槽内部 之第二抗氧化層1 〇 8，即使在其他區域内之第二抗氧化層 ； 1 0 8被部份敍去。 丨
第11頁 416118 五、發明說明（8) 此處，執行形成"Τ Γ後之氧化製程，第二抗氣化層1 08 藉由填滿溝槽之第三絕緣層丨丨〇來阻斷〇2穿透入溝槽之側 壁，以防止溝槽惻壁上之矽基板被氧化。 此後，利用CVD法於第二抗氧化層1 〇8上形成第三絕緣層 11 0，涵蓋溝槽之總厚度介於5 〇 〇 〇至6 0 0 0&之範圍之間，即 圖9内之Π處，已完全填滿溝槽。此處，第三絕緣層丨丨〇為 TEOS製之單層結構或n USG/TEOS，1製之多層結構。 如圖1 0所示’以化學機械研磨（CMΡ)法平坦化第三絕緣 層110以露出第一以及第二抗氧化層1 〇4以及1 08，或外露 出第一抗軋化層104。此處’如圊1〇所示之第—以及第二 抗氧化層1 04以及I 08，於平坦化絕緣層11 〇期間均以CMP法 i虫刻至一特定厚度。 如圖1 1所示’除去主動區之第一抗氧化層丨〇 4，係利用 等向蝕刻法為之。在此步驟中，第三絕緣層1 1 〇側面上之 第二抗氧化層108以及第二絕緣層1〇6上之第二抗氧化層 1 0 8均被部份飯去。 如圖1 2所示’主動區之第一絕緣層1 0 2之既定上部份以 及非主動區之第三絕緣層Π 〇之上部份均被蝕去，此係利 用濕蝕刻法完成之，所以溝槽隔離係由第二抗氧化層丨〇8 以及第二以及第三絕緣層1 〇 6與丨丨〇共同形成。緩衝氧化層 (未示出）於基板100之主動區上形成。利用離子佈植法完 成井區以及控制臨限電壓後再移除緩衝氧化層。 利用此種元件隔離法，採用厚度介於6〇至15{^之間之氮 化物内襯製之第一抗氧化層108，移除主動區上之第一抗
O:\58\58527.PTD 第12頁 416118
I五、發明說明（9) I 丨氧化層1 04期間溝槽内之層1 08則不致於溝槽隔離之周邊上 產生凹陷β 隨後，為了形成電晶體，閘極絕緣層係於無缓衝氧化層 之部份上形成。複晶層再於包含"溝槽η隔離之閘極絕緣層 上形成。但是複晶矽不會殘留在"溝槽隔離”上之特定部 |份。因此，係可能避免因為殘留複晶矽導致之閘極短路現
| 象。 ， I I 因為第二抗氧化層1 08之厚度介於60至1 5〇θ之間，利用 I I在形成”溝槽隔離”之後續氧化製程期間之上述抗氧化層則 | !足以防止〇2穿透第三絕緣層π 〇達其側壁。因此，溝槽側 丨 [ ΐ |壁上之矽基板則不再被氧化。 因此，有可能阻止因溝槽側壁之氧化造成體積膨脹引發 之應力以及防止在後續氧化製程期間損壞溝槽側壁上之矽
I 基板。因此，電晶體之操作特性之劣化現象即可被消弭。
I I 接著，本發明之第二具體實施例參考圓1 3至1 8詳述於 | i ： |下。僅將異於上述方法之製程步驟詳加說明。 I 如圖1 3所示，熱氧化層製之第一絕緣層2 0 2以及氮化物 |層製之第一抗氧化層2 0 4依序於半導體基板2 0 0 (例如，矽 i ：基板）上形成。光阻圖案於其上形成（未示出），未覆蓋住 I ：非主動區之第一抗氧化層2 0 4。此處，第一絕緣層2 0 2之厚 | 丨度介於120至180¾之間而且第一抗氧化層204之厚度介於 i
i 1 3 0 0至1 7 0 0為之間。此後，利用光阻圖案為光罩依序蝕刻 I |第一抗氧化層2 0 4以及第一絕緣層2 0 2至外露出基板2 0 0之 | ί非主動區表面為止。移除光阻圖案後，僅留下待形成主動 I
： I
第13頁 416118 i五、發明說明（10) 丨 ;元件處之主動區上之第一抗氧化層204以及第一絕緣層 | :202。高溫氧化物（ΗΤ0)層於基板上形成，而基板意指包括 I 已經過蝕刻之第一抗氧化層以絕緣層2 0 4以及2 0 2，以及此 層經異向蝕刻後在已經過蝕刻之第一杭氡化層2 0 4以及第 i 一絕緣層2 0 2之圖案之一側壁上肜成間隔物2 0 6。此處之 I HTO層之厚度範圍介於4〇〇至600/¾之間。此後，利用第一抗 氧化層204以及間隔物2 0 6為光罩部份蝕刻基板2 0 0之外露
| I |表面，則形成溝檜2 0 1。
I ! 如圖1 4所示，以姓刻法移除間隔物2 0 6 »熱氧化層製之 I第二絕緣層2 0 8沿著溝槽之内面形成。此處，第二絕緣層 i 2 0 8之厚度範圍介於1 50至3 0 0/¾之間。 |
| 如圊15所示，氤化物製之第二抗氧化層210於第二絕緣 i 丨層208，第一絕緣層202，以及第一抗氧化層204上形成。 I !此處，第二抗氧化層2 1 0之厚度範圍介於6 0至1 50為之間。 i i ' !此後1氧化物製之第三絕緣層2 1 2係以CVD法形成於第二抗 | 氧化層2 1 0上，包含溝槽厚度範圍介於5 〇 〇 〇至6 0 0 0為之間，| 即圖1 5内之W2處，已完全填滿溝槽。此處，第三絕緣層 | 21 2係由單層TEOS結搆抑或多層_· USG/TEOS"結構所形成。 | 如圖1 6所示，以C Μ P法平坦化第三絕緣層2 1 2至外露出第 i 一以及第二抗氧化層2〇4與210或者外露出第二抗氧化層 i I · I 204為止。此處，第一以及第二抗氧化層204以及210經蝕 | j j ；刻至一既定厚度，如圖1 6所示，係當平坦化第三絕緣層 j 212後以CMP法為之。 ， ： 如圖Π所示，主動區之第一抗氧化層204業經移除，係 j
第14頁 416118 I五、發明說明（li) I利用等向蝕刻法為之。在此步驟中，第三絕緣層2 1 2側壁 I上之第二抗氧化層2 1 0以及第二絕緣層2 0 8上之第二抗氧化 層2 1 0均被部份蝕去。 如圖1 8所示1主動區之第一絕緣層2 0 2之既定上部份以 i及非主動區之第三絕緣層2 1 2之上部份均以濕蝕刻法蝕 I去，以致”溝槽隔離M係由第二抗氣化層2 1 0以及苐二與第 I三絕緣層208以及212共同形成：緩衝氧化層（未示出）於基 I板2 0 0之主動區上形成。利用離子佈植法完成井區以及控 i 制臨限電壓後再移除緩衝氧化層=> 在本具體實施例亦復是，採用厚度介於60至1 50^之間之 !氮化物製之第二抗氧化層2 1 0，移除主動區上之第一抗氧 1化層2 0 4期間溝糟内之層2 1 0則不致於溝槽隔離之周邊上產 生四陷。 | ； 誠如上述，根據本發明，雖然溝槽内面上之抗氧化層 i (氮化物内襯）相當厚，但是"溝槽隔離"之周邊上卻不會產 生凹陷。因此，（1 )在蝕刻形成閘極之過程中不會殘留複 ! Γ
晶矽，因此可防止因為殘留矽產生之不良特性（例如，閘 I
I 丨極短路造成之特性），以及（2)即使完成了在形成溝槽隔離 | 後之後續氧化製程，也可利用第二抗氧化層防止溝槽側壁 | 發生氧化現象，因而免使溝槽側壁之矽基板受損。 | 凡精於該技藝者在不悖離本發明之精神範疇均能根據本 i
' I i發明之半導體元件製造方法執行各種不同之改良與變型。ί 因此，本發明旨在涵蓋介於附屬申請專利以及其等同要項 | 範圍内之本發明之改良與變型。

Claims (1)

  1. 416118 :六、申請專利範圍 1. 一種製造半導體元件之方法，包含以下步驟： 提供一種半導體基板： 形成第一絕緣層於該基板表面上： 形成第一抗氧化層於該第一絕緣層上： 丨 利用圖案化該第一抗氧化層以及該第一絕緣層以外 i露出該基板表面上之既定區域： 1 利用蝕刻該基板之外露表面以於該基板内形成溝 :槽； 形成第二絕緣層於沿著該溝槽之内面上； 等向蝕刻該第一抗氧化層至既定厚度； 形成第二抗氧化層於完成結構上； 形成第三絕緣層於該第二抗氧化層上以填滿該溝 槽： 平坦化該第三絕緣層以外露出該第二抗氧化層；以 及 ! 移除該第一抗氧化層以及部份之該第二抗氧化層。 2. 如申請專利範圍第1項之方法1其中該第一絕緣層係 由熱氧化層所形成，且其厚度範圍介於1 2 0至1 8 0為之間。 3. 如申請專利範圍第1項之方法，其中該第二絕緣層係 由熱氣化層所形成，且其厚度範圍介於1 5 0至3 0 0為之間。 4. 如申請專利範圍第1項之方法，其中該第一抗氧化層 係由一 II化物層所形成1且其厚度介於1 3 0 0至1 7 Ο 0Λ之 ：間。 , 5.如申請專利範圍第1項之方法，其中該第二抗氧化層
    416118 i六、申請專利範圍 I r i !係由一氮化物層所形成，且其厚度範圍介於60至1 50^之 i I ! 丨間。 丨 ! ( i 6.如申請專利範圍第1項之方法*其中該第一抗氧化層 | 之第一厚度經由等向蝕刻後減至第二厚度，第二厚度為第| 丨一厚度之約1/2至9/10。 ! | 7.如申請專利範圍第1項之方法，其中該第三絕緣層係 i由一氮化物層所形成，且其厚度範圍介於5 0 0 0至6 0 0 0/¾之 ! - | 丨間0 I ! ; 8.如申請專利範圍第1項之方法，其中該氧化層係選自 包括TEOS單層以及USG/TEOS多層之群中。 ! 9.如申請專利範圍第1項之方法，i中該第一抗氧化層 I i ； I係利用等向蝕刻法移除。 i j ! ! ίο. 一種製造半導體元件之方法，包含以下步驟： 丨 提供一種半導體基板； 丨 I 形成第一絕緣層於該基板表面上： I 形成第一抗氧化層於該第一絕緣層上； 利用圖案化該第一抗氧化層以及該第一絕緣層以外 I露出該基板表面之既定區域以及在鄰接該基板表面之外露 i i . 區之該第一絕緣層以及該第一抗氧化層内形成側壁； .丨 形成間隔物於該側壁上： 利用蝕刻基板之外露表面於該基板内形成溝槽； 丨 i · 移除該間隔物； 形成第二絕緣層於沿著該溝槽之一内面； i 形成弟二抗氧化層於完成結構上1 i
    第17頁 416118 :六、申請專利範圍 I 形成第三絕緣層於該第二抗氣化層上以填滿該溝 丨 :才曹； ! 平坦化該第三絕緣層以外露出該第二抗氧化層；以 ! 丨及 移除該第一抗氧化層以及部份之該第二抗氧化層。I 11.如申請專利範圍第ίο項之方法，其中該第一絕緣層 ί 丨係由熱氡化層所形成，且其厚度範圍介於丨20至180/¾之 | I間。 .丨 ! 12.如申請專利範圍第10項之方法*其中該第一抗氧化 | 層係由氮化物層所形成，且其厚度介於1 3 0 0至1 7 0 0 /4之 I ! ；間。 13.如申請專利範圍第10項之方法，其中形成間隔物之 I 丨步驟如下： ' I 形成高溫氧化物層於該第一絕緣層以及該第一抗氧 I I 化層上至既定厚度；以及 I ! 異向姓刻該高溫氧化物層。 I 14. 如申請專利範圍第13項之方法，其中該高溫氧化物 層之厚度介於4 0 0至6 0 0《之間。 ' 15. 如申請專利範圍第1 0項之方法，其中該第二絕緣層 j 係由熱氧化層形成，且其厚度範圍介於1 5 0至3 0 0月之間。 i 16. 如申請專利範圍第1 0項之方法，其中該第二抗氧化 | 層係由fl化物層所形成，且其厚度範圍介於6 0至1 5 0 A之 ！ 間= ： 17. 如申請專利範圍第1 0項之方法，其中該第三絕緣層 |
    第丨8頁 :六、申請專利範圍 係甴氧化物層所形成，且其厚度範圍介於5 0 0 0至6 Ο Ο Ο Θ之 間3 ! 18.如申請專利範圍第17項之方法，其中該氧化層係選 i自包括TEOS單層以及USG/TEOS多層之群中= I ： 19.如申請專利範圍第1 0項之方法：其中該第一抗氧化 |層係利用等向蝕刻法移除。
    苐19頁
TW088109426A 1998-06-08 1999-06-07 Method of fabricating semiconductor device TW416118B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980021037A KR100283469B1 (ko) 1998-06-08 1998-06-08 반도체소자제조방법

Publications (1)

Publication Number Publication Date
TW416118B true TW416118B (en) 2000-12-21

Family

ID=19538563

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088109426A TW416118B (en) 1998-06-08 1999-06-07 Method of fabricating semiconductor device

Country Status (4)

Country Link
US (1) US6239030B1 (zh)
JP (1) JP2000012677A (zh)
KR (1) KR100283469B1 (zh)
TW (1) TW416118B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386946B1 (ko) * 2000-08-01 2003-06-09 삼성전자주식회사 트렌치 소자 분리형 반도체 장치의 형성방법
JP2002289683A (ja) 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
US6828213B2 (en) * 2002-03-21 2004-12-07 Texas Instruments Incorporated Method to improve STI nano gap fill and moat nitride pull back

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637178A (ja) * 1992-07-17 1994-02-10 Toshiba Corp 半導体装置の製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH09181163A (ja) * 1995-11-13 1997-07-11 Texas Instr Inc <Ti> 丸い角を備えたトレンチ分離構造体を有する半導体装置の製造法
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
JPH09283614A (ja) * 1996-04-10 1997-10-31 Sony Corp トレンチ素子分離構造およびその形成方法
KR100230816B1 (ko) * 1997-03-18 1999-11-15 김영환 반도체 소자 격리방법
US5960297A (en) * 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same

Also Published As

Publication number Publication date
JP2000012677A (ja) 2000-01-14
KR100283469B1 (ko) 2001-04-02
US6239030B1 (en) 2001-05-29
KR20000001017A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
US20060267131A1 (en) Isolation trench
JP4034136B2 (ja) 半導体素子の製造方法
KR100825014B1 (ko) 반도체 소자의 소자분리막 제조방법
JP2005166700A (ja) 半導体装置及びその製造方法
JP2000012676A (ja) 半導体装置のトレンチ素子分離方法
JP2002246460A (ja) 浅いトレンチアイソレーション構造を有する半導体装置及びその製造方法
JP2005026658A (ja) フラッシュメモリ素子の製造方法
JP2006156471A (ja) 半導体装置および半導体装置の製造方法
JP2006196843A (ja) 半導体装置およびその製造方法
TW200409235A (en) Abstract of the disclosure
JP2006190943A (ja) フラッシュメモリ素子のフローティングゲート電極形成方法
JP2005197644A (ja) 半導体素子及びその素子分離方法
US6653194B1 (en) Method for forming contact hole in semiconductor device
JP2009200464A (ja) フラッシュメモリ素子及びその製造方法
US7358588B2 (en) Trench isolation type semiconductor device which prevents a recess from being formed in a field region
US20020146891A1 (en) Method for forming isolation trench
TW416118B (en) Method of fabricating semiconductor device
KR100403627B1 (ko) 트랜치 소자분리 방법
JP4472434B2 (ja) 半導体装置の製造方法
KR20060122139A (ko) 플래쉬 메모리 소자의 제조방법
JP4660964B2 (ja) 絶縁分離型半導体装置の製造方法
JP2007150236A (ja) フラッシュメモリ素子の製造方法
JPH11195701A (ja) 半導体装置及びその製造方法
KR100705212B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20100074668A (ko) 반도체 소자의 소자 분리 구조 형성방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees