KR100632071B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR100632071B1 KR100632071B1 KR1020020054232A KR20020054232A KR100632071B1 KR 100632071 B1 KR100632071 B1 KR 100632071B1 KR 1020020054232 A KR1020020054232 A KR 1020020054232A KR 20020054232 A KR20020054232 A KR 20020054232A KR 100632071 B1 KR100632071 B1 KR 100632071B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- forming
- insulating layer
- film
- etching
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 41
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000005260 corrosion Methods 0.000 abstract description 4
- 230000007797 corrosion Effects 0.000 abstract description 4
- 229910001111 Fine metal Inorganic materials 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000007769 metal material Substances 0.000 description 7
- 238000001816 cooling Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
식각가스로 인한 금속막의 부식을 막으면서 미세한 금속배선을 형성할 수 있는 본 발명에 따른 반도체 소자의 금속배선 형성 방법은 콘택홀이 완전히 매립되도록 금속막을 형성하는 단계와, 금속막 상부에 식각정지막과 제 1절연막을 순차적으로 형성한 후에, 콘택홀 영역을 오픈시키면서 콘택홀의 어느 한측벽에 얼라인되도록 제 1절연막을 식각하는 단계와, 제 1절연막과 식각정지막의 상부에 제 2절연막을 형성하고, 제 2절연막을 식각해서 상기 제 1절연막의 측벽에 스페이서를 형성하는 단계와, 제 1절연막을 제거한 후에 스페이서를 식각 마스크로 하여 상기 제 1절연막 및 금속막을 식각하여 금속 배선을 형성하는 단계를 포함한다.
Description
도 1은 종래 기술에 의한 스택 메탈 콘택 구조를 갖는 반도체 소자를 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 층간 절연막
102 : 금속막 103 : 콘택홀
104 : 게이트 전극 105 : 식각정지막
106 : 제 1절연막 107 : 포토레지스트 패턴
108 : 제 2절연막 109 : 금속 배선
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 포토레지스트 패턴에 잔존하는 식각 가스로 인한 금속막의 부식을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
도 1은 종래 기술에 의한 스택 메탈 배선 구조를 갖는 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 스택 메탈 배선 구조를 갖는 종래의 반도체 소자는 반도체 기판(11)상에 게이트(12)가 형성되고, 게이트(12)를 포함한 반도체 기판(11)상에 제 1층간 절연막(13)이 형성된다.
이어서, 반도체 기판상의 액티브 영역(도면상에는 도시되지 않음)의 크기를 갖는 제 1콘택(14)을 형성하기 위하여 제 1층간 절연막(13)을 식각한다. 제 1콘택이 매립되도록 금속물질을 제 1층간 절연막(13)상에 형성한 다음 패터닝하여 제 1금속 배선(15)을 형성한다. 제 1금속 배선(15)을 포함하는 제 1층간 절연막(13)상에 제 2층간 절연막(16)을 형성한다.
제 2층간 절연막(16)을 식각하여 제 2콘택(17)을 형성한 다음 제 2콘택(17)이 매립되도록 금속물질을 제 2층간 절연막(16)상에 형성한다. 금속물질을 패터닝하여 제 2금속 배선(18)을 형성한다.
금속 배선을 형성하는 과정을 상세하게 설명하면, 먼저 제 2콘택(17)이 형성된 제 2층간 절연막(16)상에 제 2콘택(17)이 완전히 매립되도록 금속물질을 형성한 후에, 결과물의 상부에 포토레지스트를 도포한 다음에 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성한다.
그 다음, 포토레지스트 패턴에 맞추어서 금속물질을 식각하여 제 2금속 배선(18)을 형성한다.
그러나, 종래의 금속 배선 형성 방법은 포토레지스트 패턴에 맞추어서 금속물질을 식각하는데, 이때 식각가스인 Cl2가 포토레지스트 패턴 속에 잔류하고 있다. 포토레지스트 패턴에 잔존하는 식각가스는 금속 배선을 부식시켜 반도체 수율을 떨어뜨린다.
또한, 종래의 금속 패턴 형성 방법은 포토레지스트 패턴을 이용하여 금속 배선을 형성하기 때문에 포토레지스트 패턴을 제거하기 위한 챔버 및 포토레지스트 패턴 제거 시에 발생되는 열을 냉각시키기 위한 냉각 챔버가 필요하다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 질화막으로 이루어진 스페이서를 이용하여 금속막을 패터닝하여 금속배선을 형성함으로서 식각가스로 인한 금속막의 부식을 막으면서 미세한 금속배선을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 콘택홀이 갖는 반도체 기판의 층간 절연막에 금속배선을 형성하는 방법에 있어서, 상기 콘택홀이 완전히 매립되도록 금속막을 형성하는 단계와, 상기 금속막 상부에 식각정지막과 제 1절연막을 순차적으로 형성한 후에, 상기 콘택홀 영역을 오픈시키면서 상기 콘택홀의 어느 한측벽에 얼라인되도록 제 1절연막을 식각하는 단계와, 상기 제 1절연막과 식각정지막의 상부에 제 2절연막을 형성하고, 상기 제 2절연막을 식각해서 상기 제 1절연막의 측벽에 스페이서를 형성하는 단계와, 상기 제 1절연막을 제거한 후에 상기 스페이서를 식각 마스크로 하여 상기 제 1절연막 및 금속막을 식각하여 금속 배선을 형성하는 단계를 포함한다.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2e는 본 발명에 따른 스택 금속 구조를 갖는 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도들이다.
도 2a에 도시된 바와 같이, 층간 절연막(101)상에 콘택홀(102)이 형성된 반도체 기판(100)의 상부에 금속물질이 콘택홀(102)에 완전히 매립되도록한 후에 CMP 공정을 통해 평탄화시킴으로서 금속막(103)을 형성한다. 이때 반도체 기판(100) 상에는 게이트(104)가 형성되어 있다.
도 2b에 도시된 바와 같이, 금속막(103)의 상부에 식각정지막(105), 제 1절연막(106)을 순차적으로 형성한 후에 포토레지스트를 도포하고, 노광 및 현상 공정을 통해 포토레지스트 패턴(107)을 형성한다. 이때 포토레지스트 패턴(107)은 콘택홀(102)이 완전히 오픈시키기 위해 콘택홀(102)의 한쪽 측벽에 얼라인(align)되도록 형성되며, 제 1절연막(106)은 실리콘 산화막으로 이루어지고 식각정지막(105)은 폴리실리콘, 실리콘 질화막 중에서 어느 하나이다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(107)에 맞추어서 제 1절연막(106)을 식각하여 패터닝된 제 1절연막(106′)을 형성한 다음에 포토레지스트 패턴(107)을 제거한 후에 제 2절연막(108)을 증착한다. 여기서 제 1절연막(106)을 식각할 때 식각정지막(105)을 이피디(EPD : End Point Detect)로 하여 제 1절연막을 식각하며, 제 2절연막(108)은 실리콘 질화막으로 이루어져 있다.
도 2d에 도시된 바와 같이, 제 2절연막(108)을 에치백(etch back) 식각하여 패터닝된 제 1절연막(106′)의 측벽에 콘택홀(102)의 폭과 같은 크기를 갖는 스페이서(108′)를 형성한 다음에 결과물을 습식 식각하여 패터닝된 제 1절연막(106′)을 제거한다.
본 발명에서는 스페이서(108′)가 콘택홀(102)의 폭과 같은 크기로 형성되는 것을 예로 들었지만, 콘택홀(102)의 폭보다 크게 형성될 수도 있다.
이와 같이 형성된 스페이서(108')는 후술되는 금속 패턴 형성 공정에서 식각 마스크로 이용된다.
본 발명에서는 스페이서(108′)가 콘택홀(102)의 폭과 같은 크기로 형성되는 것을 예로 들었지만, 콘택홀(102)의 폭보다 크게 형성될 수도 있다.
이와 같이 형성된 스페이서(108')는 후술되는 금속 패턴 형성 공정에서 식각 마스크로 이용된다.
도 2e에 도시된 바와 같이, 스페이서(108′)를 식각 마스크로 이용하여 식각정지막(105)과 금속막(103)을 식각하여 금속 배선(109)을 형성한 다음에 스페이서(108′)를 습식식각으로 제거한다.
이상 설명한 바와 같이, 본 발명은 금속막의 상부에 식각정지막과 제 1절연막을 순차적으로 형성한 후에 제 1절연막을 패터닝하고, 패터닝된 제 1절연막의 측벽에 콘택홀의 크기보다 크거나 동일한 스페이서를 식각 마스크로 하여 금속막을 식각함으로써, 포토레지스트 패턴에 잔존하는 식각가스로 인한 금속막의 부식을 막을 수 있다.
또한, 본 발명은 포토레지스트 패턴을 이용하여 금속배선 CD를 조절하지 않고 질화막으로 이루어진 스페이서를 이용하여 금속배선 CD를 조절함으로써, 미세한 금속배선을 형성할 수 있고, 포토레지스트 패턴을 제거하기 위해 필요한 장비인 챔 버들을 제거할 수 있어 배선 공정 장비를 단순화시킬 수 있다.
Claims (4)
- 콘택홀이 갖는 반도체 기판의 층간 절연막에 금속배선을 형성하는 방법에 있어서,상기 콘택홀이 완전히 매립되도록 금속막을 형성하는 단계와,상기 금속막 상부에 식각정지막과 제 1절연막을 순차적으로 형성한 후에, 상기 콘택홀 영역을 오픈시키면서 상기 콘택홀의 어느 한측벽에 얼라인되도록 제 1절연막을 식각하는 단계와,상기 제 1절연막과 식각정지막의 상부에 제 2절연막을 형성하고, 상기 제 2절연막을 식각해서 상기 제 1절연막의 측벽에 스페이서를 형성하는 단계와,상기 제 1절연막을 제거한 후에 상기 스페이서를 식각 마스크로 하여 상기 제 1절연막 및 금속막을 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 식각정지막은,폴리실리콘 및 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 스페이서는,습식식각에 의해서 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 스페이서의 폭은,상기 콘택홀의 폭과 동일하거나 큰 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020054232A KR100632071B1 (ko) | 2002-09-09 | 2002-09-09 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020054232A KR100632071B1 (ko) | 2002-09-09 | 2002-09-09 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040022624A KR20040022624A (ko) | 2004-03-16 |
KR100632071B1 true KR100632071B1 (ko) | 2006-10-04 |
Family
ID=37326357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020054232A KR100632071B1 (ko) | 2002-09-09 | 2002-09-09 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100632071B1 (ko) |
-
2002
- 2002-09-09 KR KR1020020054232A patent/KR100632071B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20040022624A (ko) | 2004-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3829162B2 (ja) | 半導体素子の導電配線形成方法 | |
JP2000077625A5 (ko) | ||
KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
KR100924006B1 (ko) | 반도체소자의 콘택홀 형성 방법 | |
KR100632071B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100219043B1 (ko) | 반도체 장치의 소자분리막 형성 방법 | |
KR0161878B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
KR100587036B1 (ko) | 반도체소자의 컨택 형성방법 | |
KR100507869B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
JP2005197694A (ja) | 半導体集積回路の配線製造方法 | |
KR0147196B1 (ko) | 반도체 장치의 금속배선 콘택부 형성방법 | |
JPH08130195A (ja) | 半導体装置及びその製造方法 | |
KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
KR100227635B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
KR100604759B1 (ko) | 반도체 소자의 제조 방법 | |
KR100973130B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
JPH0590420A (ja) | 接続孔の形成方法 | |
KR100723789B1 (ko) | 반도체 소자의 평탄화 방법 | |
KR100674901B1 (ko) | 반도체 소자의 게이트 형성방법 | |
KR100436773B1 (ko) | 반도체 소자의 패턴 형성을 위한 식각 방법 | |
KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
KR100780616B1 (ko) | 반도체 소자의 제조 방법 | |
KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100808369B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110809 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20120827 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |