JPWO2019138924A1 - 半導体装置およびその製造方法、並びに電子機器 - Google Patents

半導体装置およびその製造方法、並びに電子機器 Download PDF

Info

Publication number
JPWO2019138924A1
JPWO2019138924A1 JP2019564646A JP2019564646A JPWO2019138924A1 JP WO2019138924 A1 JPWO2019138924 A1 JP WO2019138924A1 JP 2019564646 A JP2019564646 A JP 2019564646A JP 2019564646 A JP2019564646 A JP 2019564646A JP WO2019138924 A1 JPWO2019138924 A1 JP WO2019138924A1
Authority
JP
Japan
Prior art keywords
film
wiring layer
air gap
semiconductor device
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019564646A
Other languages
English (en)
Other versions
JP7158415B2 (ja
Inventor
齋藤　卓
卓 齋藤
宣年 藤井
藤井　　宣年
雅希 羽根田
雅希 羽根田
和典 長畑
和典 長畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2019138924A1 publication Critical patent/JPWO2019138924A1/ja
Priority to JP2022163098A priority Critical patent/JP7419476B2/ja
Application granted granted Critical
Publication of JP7158415B2 publication Critical patent/JP7158415B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

本技術は、金属配線のレイアウトに関係なく、任意の領域にエアギャップ構造を形成することができるようにする半導体装置およびその製造方法、並びに電子機器に関する。金属膜を含む第１の配線層と第２の配線層が、金属膜の拡散を防止する拡散防止膜を介して積層されている。拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成される。少なくとも第１の配線層は、金属膜と、エアギャップと、エアギャップの内周面に第２の膜で形成された保護膜とを有し、エアギャップの開口幅が、第１の膜に形成された孔の開口幅と同じか、または、孔の開口幅より大きく構成される。本技術は、例えば、複数の配線層を積層した半導体装置等に適用できる。

Description

本技術は、半導体装置およびその製造方法、並びに電子機器に関し、特に、金属配線のレイアウトに関係なく、任意の領域にエアギャップ構造を形成することができるようにした半導体装置およびその製造方法、並びに電子機器に関する。
BEOL(Back End Of Line)領域の配線容量低減のため、金属配線で挟まれた絶縁層の部分にエアギャップを設けた構造が提案されている（例えば、非特許文献１参照）。
IEEE 2015 International Interconnect Technology Conference Low-k Interconnect Stack with multi-layer Air Gap and Tri-Metal-Insulator-Metal Capacitors for 14nm High Volume Manufacturing,Intel Corporation
金属配線で挟まれた絶縁層の部分にエアギャップを設ける構造は、金属配線がない領域にはエアギャップを形成することができず、エアギャップを形成する領域が限定されてしまう。
本技術は、このような状況に鑑みてなされたものであり、金属配線のレイアウトに関係なく、任意の領域にエアギャップ構造を形成することができるようにするものである。
本技術の第１の側面の半導体装置は、金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、少なくとも前記第１の配線層は、前記金属膜と、エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された保護膜とを有し、前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成される。
本技術の第２の側面の半導体装置の製造方法は、金属膜が形成された配線層の上面に、前記金属膜の拡散を防止する拡散防止膜としての第１の膜を形成し、前記第１の膜に、多数の孔を形成し、前記多数の孔の下の前記配線層に、前記孔の開口幅よりも広い開口幅のエアギャップを形成し、前記エアギャップの内周面に第２の膜を形成するとともに、前記多数の孔を前記第２の膜で埋め込む。
本技術の第２の側面においては、金属膜が形成された配線層の上面に、前記金属膜の拡散を防止する拡散防止膜としての第１の膜が形成され、前記第１の膜に、多数の孔が形成され、前記多数の孔の下の前記配線層に、前記孔の開口幅よりも広い開口幅のエアギャップが形成され、前記エアギャップの内周面に第２の膜が形成されるとともに、前記多数の孔に前記第２の膜が埋め込まれる。
本技術の第３の側面の電子機器は、金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、少なくとも前記第１の配線層は、エアギャップと、前記エアギャップの内周面に前記第２の膜で成膜された保護膜とを有し、前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成された半導体装置を備える。
本技術の第１および第３の側面においては、金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、少なくとも前記第１の配線層には、前記金属膜と、エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された保護膜とが設けられ、前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成される。
半導体装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術の第１乃至第３の側面によれば、金属配線のレイアウトに関係なく、任意の領域にエアギャップ構造を形成することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した半導体装置の第１実施の形態の構成例を示す断面図である。 エアギャップの構造を説明する図である。 エアギャップの構造を説明する図である。 図１の半導体装置の製造方法を説明する図である。 図１の半導体装置の製造方法を説明する図である。 図１の半導体装置の製造方法を説明する図である。 本技術を適用した半導体装置の第２実施の形態の構成例を示す断面図である。 本技術を適用した半導体装置の第３実施の形態の構成例を示す断面図である。 第３実施の形態の構成の適用例を示す図である。 第３実施の形態の半導体装置の製造方法を説明する図である。 各実施の形態の第１の変形例を示す断面図である。 各実施の形態の第２の変形例を示す断面図である。 図１１の半導体装置の製造方法を説明する図である。 本技術を適用した固体撮像装置の概略構成を示す図である。 図１４の固体撮像装置の共有画素構造の回路図である。 共有画素構造の画素レイアウトを示す平面図である。 図１４の固体撮像装置の基板構成例を示す図である。 エアギャップ非形成領域の例を示す図である。 本技術を適用した固体撮像装置の詳細構成例を示す断面図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態（エアギャップを有する半導体装置の基本構成例）
２．半導体装置の製造方法
３．第２実施の形態（複数層のエアギャップを有する半導体装置の構成例）
４．第３実施の形態（一部の領域のみにエアギャップを有する半導体装置の構成例）
５．変形例
６．固体撮像装置への適用例
７．内視鏡手術システムへの応用例
８．移動体への応用例
＜１．第１実施の形態＞
図１は、本技術を適用した半導体装置の第１実施の形態の構成例を示す断面図である。
図１の半導体装置１は、３つの配線層１１と、１つの拡散防止膜１２とが積層された多層配線層を含んで構成される。より具体的には、図１の半導体装置１では、第１の配線層１１Aの上に第２の配線層１１Bが積層され、第２の配線層１１Bの上に、拡散防止膜１２を介して、第３の配線層１１Cが積層されている。
なお、図１の半導体装置１は、３つの配線層１１を積層した構造であるが、積層される配線層１１の数は、３つに限定されず、複数であればよい。
第１の配線層１１Aは、所定の膜厚を有する絶縁膜２１の所定の平面位置に、信号や電源電圧等を伝送する金属膜２２が複数形成されている。絶縁膜２１と金属膜２２との境界は、バリアメタル２３で覆われている。金属膜２２とバリアメタル２３とを合わせて、金属配線２４と称する。
第２の配線層１１Bは、所定の膜厚を有する絶縁膜３１の所定の平面位置に、信号や電源電圧等を伝送する金属膜３２が複数形成されている。金属膜３２の外周面にはバリアメタル３３が形成されている。金属膜３２とバリアメタル３３とを合わせて、金属配線３６と称する。
第２の配線層１１Bにおいて、平面方向に隣接する２つの金属膜３２の間の絶縁膜３１には、エアギャップ（空洞）３４が形成されており、エアギャップ３４の内周面には、保護膜３５が形成されている。図１の例では、隣接する金属膜３２の間の絶縁膜３１に、複数のエアギャップ３４が形成されているが、隣接する金属膜３２の間のエアギャップ３４は、１つ以上であればよい。
第２の配線層１１Bの金属膜３２は、第１の配線層１１Aの金属膜２２と電気的に接続されている。
第２の配線層１１Bの上の拡散防止膜１２は、第２の配線層１１Bの金属膜３２の拡散を防止する膜であり、第１の膜４１に形成された多数の孔４２Aに第２の膜４２が埋め込まれて構成されている。多数の孔４２Aに埋め込まれた第２の膜４２は、エアギャップ３４の内周面に形成された保護膜３５と同じ材料の膜で構成される。
第３の配線層１１Cは、所定の膜厚を有する絶縁膜５１の所定の平面位置に、信号や電源電圧等を伝送する金属膜５２が複数形成されている。絶縁膜５１と金属膜５２との境界は、バリアメタル５３で覆われている。金属膜５２とバリアメタル５３とを合わせて、金属配線５４と称する。第３の配線層１１Cの金属膜５２は、その下層に配置された第２の配線層１１Bの金属膜３２と電気的に接続されている。
以上のように、半導体装置１は、金属膜２２の間に絶縁膜２１が形成された第１の配線層１１Aと、金属膜３２の間に絶縁膜３１が形成された第２の配線層１１Bとが積層されて構成される。さらに、金属膜３２の間に絶縁膜３１が形成された第２の配線層１１Bと、た金属膜５２の間に絶縁膜５１が形成された第３の配線層１１Cが、拡散防止膜１２を介して積層されて構成される。
そして、３つの配線層１１A乃至１１Cのうちの、１つの配線層１１Bの金属膜３２の間の絶縁膜３１に、複数のエアギャップ３４を形成することにより、配線層１１Bの金属膜３２の配線容量を低減させている。配線層１１Bに形成された多数のエアギャップ３４の構造（以下、単に、エアギャップ構造とも称する）は、金属配線２４の配線レイアウトに規定されないため任意の領域に形成することができるが、特に密な配線パターン領域に対しても容易に形成することができる。
絶縁膜２１、３１、および５１は、例えば、SiO2膜、Low-k膜(低誘電率絶縁膜)、SiOC膜等で形成される。金属膜２２、３２、および５２は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）、金（Ａｕ）などの材料で形成される。バリアメタル２３、３３、および５３は、例えば、Ta、TaN、Ti，TiN等の材料で形成される。
本実施の形態では、絶縁膜２１は、例えば、SiO2膜で構成され、絶縁膜３１および５１は、例えば、Low-k膜で構成される。金属膜２２は、例えば、タングステンで構成され、金属膜３２および５２は、例えば、銅で構成される。バリアメタル２３は、例えば、TiまたはTiNで構成され、バリアメタル３３および５３は、例えば、TaまたはTaNで構成される。
なお、絶縁膜２１、３１、および５１は、同種の材料でもよいし、異なる材料でもよい。金属膜２２、３２、および５２どうし、および、絶縁膜２１、３１、および５１どうしも、同種の材料でもよいし、異なる材料でもよい。
拡散防止膜１２の材料には、SiC、SiN、SiCN、SiCOなどが用いられる。第１の膜４１と第２の膜４２も、同種の膜でもよいし、異なる膜でもよい。
図２および図３を参照して、第２の配線層１１Bに形成された多数のエアギャップ３４の構造についてさらに説明する。
図２は、図１の半導体装置１の一部、第２の配線層１１Bの複数のエアギャップ３４が形成された部分を含む領域の拡大図である。
図２の断面図において、第２の配線層１１Bの絶縁膜３１内に形成される各エアギャップ３４の横方向の幅である開口幅ＷＤｂは、その上の拡散防止膜１２に形成された孔４２Aの開口幅ＷＤａと同じか、または、開口幅ＷＤａよりも大きく形成されている。
図３のＡは、拡散防止膜１２を上面から見た平面図である。
拡散防止膜１２は、図３のＡに示されるように、第１の膜４１に形成された多数の孔４２Aの内部に、第２の膜４２が埋め込まれて構成されている。図３のＡに示される金属膜５２は、第３の配線層１１Cの金属膜５２と第２の配線層１１Bの金属膜３２のコンタクト部分である。
図３のＢは、第２の配線層１１Bを上面から見た平面図である。
図３のＢに示されるように、第２の配線層１１Bでは、所定の領域に形成された金属膜３２以外の領域に、絶縁膜３１とエアギャップ３４が形成されている。エアギャップ３４の外周には、保護膜３５が配置されている。なお、図３では、金属膜３２の外周部に形成されるバリアメタル３３の図示が省略されている。
図３のＣは、図３のＡの拡散防止膜１２と、図３のＢの第２の配線層１１Bを重ねた図である。図３のＣでは、拡散防止膜１２の下層となる第２の配線層１１Bの金属膜３２および保護膜３５が、破線で示されている。
図３のＡ乃至Ｃに示されるように、拡散防止膜１２において、孔４２Aは全面に形成されているが、第２の配線層１１Bにおいてエアギャップ３４が形成される領域（保護膜３５より内側の領域）は、金属膜３２の形成領域以外の領域である。換言すれば、第２の配線層１１Bの金属膜３２の形成領域には、エアギャップ３４は形成されない。
＜２．半導体装置の製造方法＞
次に、図４乃至図６を参照して、図１の半導体装置１の製造方法について説明する。
初めに、図４のＡに示されるように、第１の配線層１１Aの上に第２の配線層１１Bが積層して形成された後、第１の膜４１が全面に成膜され、さらに第１の膜４１の上に、ハードマスク７１が成膜される。第１の膜４１は、例えば、SiCN膜であるとするが、上述したように、SiN膜、SiCO膜等のその他の膜種でもよい。また、ハードマスク７１は、例えば、SiO2膜であるとするが、第１の膜４１、および、次の工程で成膜する自己組織化膜７３（図５）と、エッチング選択比が取れる膜であればよい。ハードマスク７１の膜厚は、例えば、２０nm程度にすることができる。
次に、図４のBに示されるように、ハードマスク７１の上面に、多数の孔７２Aが形成されたDSA（Directed Self-Assembly）ランダムパターン７２が形成される。
DSAランダムパターン７２は、次のようにして形成される。図５に示されるように、ハードマスク７１の上面全面に、自己組織化膜７３を塗布すると、ブロック共重合体の自己組織化現象により自己組織化パターンが形成される。形成された自己組織化パターンのうちの一方のポリマーを選択除去することにより、多数の孔７２Aが形成されたDSAランダムパターン７２が形成される。
図４のBの説明に戻り、DSAランダムパターン７２をマスクとして、ハードマスク７１をエッチングすることにより、図４のCに示されるように、ハードマスク７１にDSAランダムパターン７２が転写される。その結果、ハードマスク７１にも多数の孔７１Aが形成される。
続いて、図４のDに示されるように、多数の孔７１Aが形成されたハードマスク７１に基づいて、第１の膜４１がパターニングされる。その結果、第１の膜４１に多数の孔４２Aが形成される。
次に、図６のAに示されるように、多数の孔４２Aが形成された第１の膜４１をマスクとして、第２の配線層１１Bの絶縁膜３１がエッチングされることにより、絶縁膜３１に溝７５が形成される。ここで形成される溝７５の幅は、第１の膜４１の孔４２Aと同じ幅である。
次に、アッシングにより絶縁膜３１を変質させた後、変質した絶縁膜３１をWET処理により除去することにより、図６のBに示されるように、絶縁膜３１の溝７５が幅方向に拡大され、孔４２Aの開口幅よりも広い開口幅のエアギャップ３４が形成される。溝７５の幅方向の拡大量（リセス量）は、変質層の厚さに依存し、変質層の厚さは、アッシングのプロセス条件をコントロールすることで制御することができる。
なお、絶縁膜３１がLow-k膜で構成される場合には、上述したようにアッシングにより絶縁膜３１を変質させた後、変質した絶縁膜３１をWETエッチングにより除去する工程となるが、例えば、絶縁膜３１がSiO2膜で構成される場合には、アッシングをせずに、WETエッチングのみで孔４２Aの開口幅を拡大することができる。
次に、図６のCに示されるように、第２の配線層１１Bの絶縁膜３１に形成された溝７５の内周面に、保護膜３５が、コンフォーマルに成膜される。保護膜３５を成膜する工程により、第１の膜４１の孔４２Aにも保護膜３５が成膜され、孔４２Aのサイズによっては、保護膜３５で孔４２Aが閉塞し（ピンチオフし）、第２の膜４２が形成される。これにより、第１の膜４１に形成された多数の孔４２Aに第２の膜４２が埋め込まれた拡散防止膜１２が形成される。
したがって、保護膜３５と第２の膜４２は、同一工程の同一材料で構成され、例えば、SiCN膜、SiN膜、SiCO膜等とされる。なお、第１の膜４１に形成された多数の孔４２Aの側面は、第１の膜４１が酸化し、酸素の比率が多い膜となっている場合もあり得る。
変質した絶縁膜３１をエッチングして溝７５の幅を拡大する図６のBの工程により、金属膜３２に近い溝７５では、金属膜３２に到達するまで絶縁膜３１がエッチングされて、金属膜３２が露出した状態となる場合もある。そのような状態でも、保護膜３５がコンフォーマルに成膜されるので、金属膜３２を保護することができる。
次に、図６のDに示されるように、拡散防止膜１２の上面に、第３の配線層１１Cが形成される。例えば、全面に形成された絶縁膜５１の所定の平面位置を開口し、例えば、スパッタ法を用いてバリアメタル５３を成膜した後、ダマシン法により銅（Cu）を用いて金属膜５２を形成することで、第３の配線層１１Cが形成される。
第２の配線層１１Bの絶縁膜３１に形成された溝７５の内周面に保護膜３５をコンフォーマルに成膜した際、孔４２Aが保護膜３５で閉塞しなかった場合でも、Low-k膜等を用いて絶縁膜５１を形成する工程によって、孔４２Aが保護膜３５によって閉塞される。
以上説明したように、所定の平面領域に配線された金属膜３２の間に絶縁膜３１が形成された第２の配線層１１Bの上面に、自己組織化リソグラフィ技術を用いて、蜂の巣状のDSAランダムパターン７２を形成し、そのDSAランダムパターン７２をマスクとして、拡散防止膜１２としての第１の膜４１に多数の孔４２Aが形成される。そして、多数の孔４２Aが形成された第１の膜４１をマスクとして絶縁膜３１をエッチングすることにより、多数の孔４２Aの下の絶縁膜３１に、孔４２Aの開口幅よりも広い開口幅のエアギャップ３４が形成される。
自己組織化リソグラフィ技術（DSA）を用いたDSAランダムパターン７２に基づいて、第２の配線層１１Bの絶縁膜３１に、エアギャップ３４を形成するので、高精度なアライメントが不要であり、金属膜３２の形成位置を気にすることなく、任意の領域にエアギャップ３４を形成することができる。
すなわち、図１の半導体装置１の構造および製造方法によれば、金属配線のレイアウトに関係なく、任意の領域にエアギャップ構造を形成することができる。そして、エアギャップ構造を形成することにより、配線容量を低減させることができる。溝７５の幅方向の拡大量（リセス量）を調整することで、配線間のｋ値をコントロールすることもできる。
＜３．第２実施の形態＞
図７は、本技術を適用した半導体装置の第２実施の形態の構成例を示す断面図である。
図７の第２実施の形態において、図１に示した第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１実施の形態と異なる部分に注目して説明する。
図１に示した第１実施の形態では、第３の配線層１１Cの絶縁膜５１には、エアギャップが形成されていなかったが、図７の半導体装置１の第３の配線層１１Cの絶縁膜５１には、複数のエアギャップ（空洞）９１が形成されている。また、エアギャップ９１の内周面には、保護膜９２が形成されている。
また、図７の第２実施の形態では、第３の配線層１１Cの上面に、第３の配線層１１Cの金属膜５２の拡散を防止する拡散防止膜１３がさらに形成されている点が、第１実施の形態と異なる。
拡散防止膜１３は、第１の膜９３に形成された多数の孔９４Aに第２の膜９４が埋め込まれて構成されている。多数の孔９４Aに埋め込まれた第２の膜９４は、エアギャップ９１の内周面に形成された保護膜９２と同じ材料の膜で構成される。
即ち、図７の半導体装置１は、拡散防止膜１２を介して第２の配線層１１Bの上に積層された第３の配線層１１Cも、第２の配線層１１Bと同様に、平面方向に隣接する２つの金属膜５２の間の絶縁膜５１に、複数のエアギャップ９１を形成したエアギャップ構造を有する。
このように、金属膜の間の絶縁膜に多数のエアギャップを形成したエアギャップ構造は、１層の配線層（第２の配線層１１B）のみならず、複数の配線層（第２の配線層１１Bおよび第３の配線層１１C）に適用することができる。エアギャップ構造は、２つの配線層に限らず、３層以上の配線層に適用しても勿論よい。
＜４．第３実施の形態＞
図８は、本技術を適用した半導体装置の第３実施の形態の構成例を示す断面図である。
図８の第３実施の形態において、図１に示した第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１実施の形態と異なる部分に注目して説明する。
図１に示した第１実施の形態では、第２の配線層１１Bの金属膜３２の間の絶縁膜３１の全ての領域に、エアギャップ構造（エアギャップ３４および保護膜３５）が形成されていたが、図８の第３実施の形態では、絶縁膜３１の一部の領域には、エアギャップ構造が形成されていない点が、第１実施の形態と異なる。図８の半導体装置１のその他の構造は、図１の半導体装置１と同様である。
このように、エアギャップ構造（エアギャップ３４および保護膜３５）は、第２の配線層１１Bの絶縁膜３１の一部の領域のみに形成されてもよい。
第２の配線層１１Bの絶縁膜３１のうち、エアギャップ構造を形成しない領域としては、例えば、図９において破線で囲まれた領域のように、第２の配線層１１Bの金属膜３２と、それに接続される第３の配線層１１Cの金属膜５２との位置合わせ精度が厳しい領域、換言すれば、第３の配線層１１Cの金属膜５２のコンタクト部の一部が、金属膜３２から外れる可能性がある領域などが考えられる。
エアギャップ３４を形成しない領域をつくる場合には、図１０に示されるように、エアギャップ３４を形成しない領域にレジスト１０１をパターニングした後で、DSAランダムパターン７２を形成すればよい。
なお、図８の第３実施の形態において、第３の配線層１１Cの構造は、第１実施の形態と同様であるが、図７の第２実施の形態のように、第３の配線層１１Cの金属膜５２の間の全ての絶縁膜５１に、エアギャップ構造（エアギャップ９１および保護膜９２）をさらに形成してもよい。あるいはまた、第３実施の形態の第２の配線層１１Bのように、第３の配線層１１Cの金属膜５２の間の絶縁膜５１の一部の領域のみに、エアギャップ構造をさらに形成してもよい。
＜５．変形例＞
図１１は、上述した各実施の形態の第１の変形例を示す断面図である。
図１１に示される第１の変形例では、第２の配線層１１Bの絶縁膜３１と、第１の配線層１１Aの絶縁膜２１との間に保護膜１１１がさらに形成されている。第２の配線層１１Bの金属配線３６が形成されている場所では、保護膜１１１は、バリアメタル３３を覆うように、バリアメタル３３の外側、および、金属膜３２と拡散防止膜１２との間に形成されている。保護膜１１１の材料には、拡散防止膜１２と同様に、SiC、SiN、SiCN、SiCOなどを用いることができる。
このように、保護膜１１１を追加することによって、図６のAで説明した絶縁膜３１のエッチング工程、および、図６のBで説明した溝７５を幅方向に拡大するエアギャップ３４の形成工程において、絶縁膜３１のエッチングによってバリアメタル３３がむき出しになることを防止し、バリアメタル３３および金属膜３２へのダメージを防ぐことができる。
図１２は、上述した各実施の形態の第２の変形例を示す断面図である。
図１２に示される第２の変形例では、第２の配線層１１Bにおいて、図１１に示した第１の変形例と同様の保護膜１１１が追加されている他、隣接する金属配線３６どうしの間に、絶縁膜３１が存在しない点が、上述した各実施の形態と異なる。
換言すれば、第２の配線層１１Bにおいて、所定の金属配線３６を保護する保護膜１１１と、その隣に位置する金属配線３６を保護する保護膜１１１との間が、１つのエアギャップ３４と保護膜３５のみで構成されている。図６のBで説明した溝７５を幅方向に拡大するエアギャップ３４の形成工程において、それぞれの溝７５が、隣りの溝７５に到達するまで絶縁膜３１を除去することにより、図１２のエアギャップ３４を形成することができる。拡散防止膜１２は、第１の膜４１に形成された多数の孔４２Aに第２の膜４２が埋め込まれた膜であるが、孔４２Aの径は極めて小さいため、金属配線３６間の絶縁膜３１を除去し、エアギャップ３４のみとしても機械的強度は保たれる。
図１３を参照して、保護膜１１１を形成する場合の半導体装置１の製造方法を説明する。
初めに、図１３のAに示されるように、第１の配線層１１Aと、その上の第２の配線層１１Bが形成された後、図１３のBに示されるように、第２の配線層１１Bの絶縁膜３１が一旦除去される。
そして、図１３のCに示されるように、絶縁膜３１が除去された後の、第１の配線層１１Aおよび第２の配線層１１Bの表面、具体的には、第１の配線層１１Aの絶縁膜２１の上面と、第２の配線層１１Bの金属配線３６の上面および側面に、保護膜１１１が形成される。
その後、図１３のDに示されるように、第２の配線層１１Bの絶縁膜３１が、再び形成される。その後の工程は、図４乃至図６を参照して説明した方法と同様である。
以上のようにして、保護膜１１１を形成した半導体装置１を製造することができる。
＜６．固体撮像装置への適用例＞
半導体装置１は、少なくとも１層の配線層（配線層１１）において、上述したエアギャップ３４および保護膜３５のようなエアギャップ構造を備える装置であり、例えば、通信装置、制御装置、固体撮像装置など、配線層を有する任意の装置または電子機器として構成することができる。
以下では、上述したエアギャップ構造を固体撮像装置に適用した例について説明する。
（固体撮像装置の概略構成例）
図１４は、本技術を適用した固体撮像装置の概略構成を示している。
図１４の固体撮像装置２０１は、半導体として例えばシリコン（Si）を用いた半導体基板２１２に、画素２０２が２次元アレイ状に配列された画素領域２０３と、その周辺の周辺回路領域とを有して構成される。周辺回路領域には、垂直駆動回路２０４、カラム信号処理回路２０５、水平駆動回路２０６、出力回路２０７、制御回路２０８などが含まれる。
画素２０２は、光電変換素子としてのフォトダイオードと、転送トランジスタを備える。フローティングディフージョン（以下、FDと称する。）、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタは、複数の画素２０２で共有される。
すなわち、詳細は図１５を参照して後述するが、固体撮像装置２０１では、フォトダイオードと転送トランジスタについては画素毎に有し、FD、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタを複数画素で共有する共有画素構造が採用されるものとする。ただし、FD、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの各画素トランジスタについても画素毎に設ける構成でもよい。
制御回路２０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置２０１の内部情報などのデータを出力する。すなわち、制御回路２０８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路２０４、カラム信号処理回路２０５及び水平駆動回路２０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路２０８は、生成したクロック信号や制御信号を、垂直駆動回路２０４、カラム信号処理回路２０５及び水平駆動回路２０６等に出力する。
垂直駆動回路２０４は、例えばシフトレジスタによって構成され、所定の画素駆動配線２１０を選択し、選択された画素駆動配線２１０に画素２０２を駆動するためのパルスを供給し、行単位で画素２０２を駆動する。すなわち、垂直駆動回路２０４は、画素領域２０３の各画素２０２を行単位で順次垂直方向に選択走査し、各画素２０２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線２０９を通してカラム信号処理回路２０５に供給させる。
カラム信号処理回路２０５は、画素２０２の列ごとに配置されており、１行分の画素２０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路２０５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
水平駆動回路２０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路２０５の各々を順番に選択し、カラム信号処理回路２０５の各々から画素信号を水平信号線２１１に出力させる。
出力回路２０７は、カラム信号処理回路２０５の各々から水平信号線２１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路２０７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子２１３は、外部と信号のやりとりをする。
以上のように構成される固体撮像装置２０１は、CDS処理とAD変換処理を行うカラム信号処理回路２０５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
固体撮像装置２０１は、例えば、画素トランジスタが形成される半導体基板２１２の表面側と反対側の裏面側から光が入射される裏面照射型のMOS型固体撮像装置で構成される。
（共有画素構造の回路例）
図１５は、固体撮像装置２０１で採用されている共有画素構造の回路図を示している。
固体撮像装置２０１では、図１５に示されるような、縦４画素×横２画素の計８画素で一部の画素トランジスタを共有する共有画素構造が採用されている。
具体的には、各画素は、フォトダイオードPDと、フォトダイオードPDに蓄積された電荷を転送する転送トランジスタTGのみを個別に保有している。そして、FD２２１、リセットトランジスタ２２２、増幅トランジスタ２２３、及び選択トランジスタ２２４のそれぞれは、共有単位である８画素で共通に利用される。
なお、以下では、画素トランジスタのうち、共有単位である８画素で共通に利用されるリセットトランジスタ２２２、増幅トランジスタ２２３、及び選択トランジスタ２２４のそれぞれを、共有画素トランジスタとも称する。また、共有単位内の８画素の各々に配置されたフォトダイオードPDと転送トランジスタTGを区別するため、図１５に示されるように、フォトダイオードPD１乃至PD８及び転送トランジスタTG１乃至TG８と称する。
フォトダイオードPD１乃至PD８のそれぞれは、光を受光して光電荷を生成して蓄積する。
転送トランジスタTG１は、信号線TG１Aを介してゲート電極に供給される駆動信号がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードPD１に蓄積されている光電荷をFD２２１に転送する。転送トランジスタTG２は、信号線TG２Aを介してゲート電極に供給される駆動信号がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードPD２に蓄積されている光電荷をFD２２１に転送する。転送トランジスタTG３は、信号線TG３Aを介してゲート電極に供給される駆動信号がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードPD３に蓄積されている光電荷をFD２２１に転送する。転送トランジスタTG４は、信号線TG４Aを介してゲート電極に供給される駆動信号がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードPD４に蓄積されている光電荷をFD２２１に転送する。フォトダイオードPD５乃至PD８と転送トランジスタTG５乃至TG８についても、フォトダイオードPD１乃至PD４と転送トランジスタTG１乃至TG４と同様に動作する。
FD２２１は、フォトダイオードPD１乃至PD８から供給された光電荷を一時保持する。
リセットトランジスタ２２２は、信号線RSTを介してゲート電極に供給される駆動信号がアクティブ状態になるとこれに応答して導通状態になることで、FD２２１の電位を所定のレベル（リセット電圧VDD）にリセットする。
増幅トランジスタ２２３は、ソース電極が選択トランジスタ２２４を介して垂直信号線２０９に接続されることにより、垂直信号線２０９の一端に接続されている定電流源回路部の負荷MOS（図示せず）とソースフォロワ回路を構成する。
選択トランジスタ２２４は、増幅トランジスタ２２３のソース電極と垂直信号線２０９との間に接続されている。選択トランジスタ２２４は、信号線SELを介してゲート電極に供給される選択信号がアクティブ状態になるとこれに応答して導通状態となり、共有単位を選択状態として増幅トランジスタ２２３から出力される共有単位内の画素の画素信号を垂直信号線２０９に出力する。共有単位内の複数の画素は、垂直駆動回路２０４からの駆動信号に応じて、１画素単位で画素信号を出力することもできるし、複数画素単位で画素信号を同時出力することもできる。
図１６のAは、図１５に示した共有画素構造の画素レイアウトを示す平面図である。図１６のAにおいて、図１５と対応する部分については同一の符号を付してある。
共有画素構造の画素レイアウトは、例えば、図１６に示されるように、縦２×横２の配置でフォトダイオードPDと転送トランジスタTGを画素ごとに配置した構成を縦（列方向）に２つ並べ、その左側に、共有画素トランジスタを配置した構成とされている。
より詳しくは、上側の縦２×横２の配置領域には、フォトダイオードPD１乃至PD４が画素ごとに配置され、２×２のフォトダイオードPD１乃至PD４の中央にFD２２１Aが配置されている。また、各フォトダイオードPD１乃至PD４とFD２２１Aの近傍には、画素ごとに設けられている転送トランジスタTG１乃至TG４（のゲート電極）が配置されている。上側の縦２×横２の配置領域の左側に、共有画素トランジスタであるリセットトランジスタ２２２が配置されている。
下側の縦２×横２の配置領域には、フォトダイオードPD５乃至PD８が画素ごとに配置され、２×２のフォトダイオードPD５乃至PD８の中央にFD２２１Bが配置されている。また、各フォトダイオードPD５乃至PD８とFD２２１Bの近傍には、画素ごとに設けられている転送トランジスタTG５乃至TG８（のゲート電極）が配置されている。下側の縦２×横２の配置領域の左側に、共有画素トランジスタである増幅トランジスタ２２３及び選択トランジスタ２２４が配置されている。
上側の縦２×横２の配置領域中央のFD２２１Aと、下側の縦２×横２の配置領域中央のFD２２１Bは、金属配線２３１で接続されており、増幅トランジスタ２２３のゲート電極とも接続されている。図１５のFD２２１は、FD２２１AとFD２２１Bの２つに対応する。
図１６のBは、図１６のAの金属配線２３１、転送トランジスタTG１乃至TG８のゲート電極、および、共有画素トランジスタのゲート電極が形成される配線層に、上述したエアギャップ構造を適用した配線層と、その上の拡散防止膜の平面図である。
図１６のBには、第１の膜２５１に形成された多数の孔２５１Ａの内部に、第２の膜２５２が埋め込まれて構成された拡散防止膜２５３の下層に、一点鎖線で描かれた転送トランジスタTGのゲート電極、共有画素トランジスタのゲート電極、金属配線２３１が形成されている。金属配線２３１と孔２５１Ａが重なる領域には、エアギャップが形成されないので、エアギャップの周囲に形成される保護膜２６１も形成されない。保護膜２６１は、破線で示されており、その内側がエアギャップとなっている。
（固体撮像装置の基板構成例）
図１４の固体撮像装置２０１は、図１７のAに示されるように、１枚の半導体基板２１２に、複数の画素２０２が配列されている画素領域３２１と、画素２０２を制御する制御回路３２２と、画素信号の信号処理回路を含むロジック回路３２３とが形成された構成とされている。この場合、本技術のエアギャップ構造は、１枚の半導体基板２１２の配線層の全面に形成することができる。画素領域３２１は、図１４の画素領域２０３に対応する領域である。
また、固体撮像装置２０１は、図１７のBに示されるように、画素領域３２１と制御回路３２２が形成された第１の半導体基板３３１と、ロジック回路３２３が形成された第２の半導体基板３３２とを積層して構成することも可能である。第１の半導体基板３３１と第２の半導体基板３３２は、例えば、貫通ビア（TSV:Through Silicon Via）やCu-Cuの金属結合により電気的に接続される。この場合、本技術のエアギャップ構造は、第１の半導体基板３３１と第２の半導体基板３３２それぞれの配線層の全面に形成することができる。
あるいはまた、固体撮像装置２０１は、図１７のCに示されるように、画素領域３２１のみが形成された第１の半導体基板３４１と、制御回路３２２とロジック回路３２３が形成された第２の半導体基板３４２とを積層して構成することも可能である。第１の半導体基板３４１と第２の半導体基板３４２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。この場合、本技術のエアギャップ構造は、第１の半導体基板３４１と第２の半導体基板３４２それぞれの配線層の全面に形成することができる。
また、本技術のエアギャップ構造は、半導体基板の配線層の全面に形成してもよいが、図８を参照して説明した第３実施の形態のように、一部の領域には、エアギャップ構造を形成しない構成とすることもできる。
（エアギャップ非形成領域の例）
図１７のAに示した１枚の半導体基板２１２を用いた固体撮像装置２０１の例を用いて、配線層の一部の領域にエアギャップ構造を持たない例について説明する。
図１８は、固体撮像装置２０１において配線層の一部の領域にエアギャップ構造を形成しない場合のエアギャップ非形成領域の３つの例を示している。
図１８のAは、電極パッドが形成される領域をエアギャップ非形成領域とする例を示している。
即ち、図１８のAでは、１枚の半導体基板２１２が、複数の画素２０２が配列されている画素領域３２１と、制御回路３２２とロジック回路３２３とからなる周辺回路領域３２４で形成されている。周辺回路領域３２４内に形成された、複数の電極パッド３５１が形成された電極パッド領域３５２を、エアギャップ非形成領域とすることができる。
図１８のBは、貫通ビアが形成される領域をエアギャップ非形成領域とする例を示している。
即ち、図１８のBにおいても、１枚の半導体基板２１２が、複数の画素２０２が配列されている画素領域３２１と、制御回路３２２とロジック回路３２３とからなる周辺回路領域３２４で形成されている。周辺回路領域３２４内に形成された、複数の貫通ビア３６１が形成された貫通ビア領域３６２を、エアギャップ非形成領域とすることができる。
図１８のCは、ダイシング領域をエアギャップ非形成領域とする例を示している。
即ち、図１８のCにおいても、１枚の半導体基板２１２が、複数の画素２０２が配列されている画素領域３２１と、制御回路３２２とロジック回路３２３とからなる周辺回路領域３２４で形成されている。周辺回路領域３２４のうちの、半導体基板２１２をブレード等でダイシングした際に除去される領域であるダイシング領域３７１を、エアギャップ非形成領域とすることができる。
（固体撮像装置の詳細断面図）
図１９は、固体撮像装置が、図１７のBおよびCに示したように、２枚の半導体基板を接合して構成される場合の、固体撮像装置の詳細断面図である。
図１９の固体撮像装置５００は、第１の半導体基板５２１に形成された多層配線層５２２と、第２の半導体基板５３１に形成された多層配線層５３２の配線層どうしがウエハ接合により貼り合わされて構成される。
固体撮像装置５００への光入射面は、図１９において上側となる、第２の半導体基板５３１の多層配線層５３２が形成された面と反対側の面である。固体撮像装置５００の画素領域５４１には、画素５４２が行列状に並んで配列されている。
第２の半導体基板５３１の光入射面である上面には、例えば、R（赤）、G（緑）、またはB(青)のカラーフィルタ５５２とオンチップレンズ５５３が画素ごとに形成されている。カラーフィルタ５５２下の第２の半導体基板５３１には、PN接合による光電変換素子であるフォトダイオード（PD）５５１が、画素ごとに形成されている。
第２の半導体基板５３１の光入射面に形成されたオンチップレンズ５５３の上側には、固体撮像装置５００の構造物、特にオンチップレンズ５５３やカラーフィルタ５５２を保護するための保護基板５３５が、シール樹脂５３４を介して配置されている。保護基板５３５は、例えば透明なガラス基板である。
第２の半導体基板５３１の下面に形成された多層配線層５３２は、複数層の配線層５４３と、それらの間に形成された層間絶縁膜５４４とで構成される。多層配線層５３２と第２の半導体基板５３１との界面には、多数のトランジスタTr１が形成されている。これらのトランジスタTr１は、例えば、光電変換動作や光電変換された電気信号を読み出す動作を制御するトランジスタや、信号処理回路等を構成するトランジスタなどである。
一方、第２の半導体基板５３１の多層配線層５３２と向き合って接合される、第１の半導体基板５２１の多層配線層５２２は、複数層の配線層５６１と、それらの間に形成された層間絶縁膜５６２とで構成される。多層配線層５２２と第１の半導体基板５２１との界面にも、ロジック回路を構成する多数のトランジスタTr２が形成されている。
図１９において下側となる、第１の半導体基板５２１の多層配線層５２２が形成された面と反対側の面には、外部端子５７１が複数形成されており、外部端子５７１は、第１の半導体基板５２１を貫通する貫通ビア５７２を介して、多層配線層５２２の所定の配線層５６１と接続されている。外部端子５７１は、例えば、はんだボールで構成され、外部から電源供給を受けたり、信号の入出力を行う。
第１の半導体基板５２１に形成された多層配線層５２２のうち、向き合う多層配線層５３２に最も近い配線層５６１と、第２の半導体基板５３１に形成された多層配線層５３２のうち、向き合う多層配線層５２２に最も近い配線層５４３とが、例えばCu-Cuの金属結合により接合されている。
以上のような２枚の半導体基板（第１の半導体基板５２１と第２の半導体基板５３１）を接合して構成される固体撮像装置５００の多層配線層５２２の１層以上の配線層５６１や、多層配線層５３２の１層以上の配線層５４３に対して、上述したエアギャップ構造が採用される。なお、図１９の固体撮像装置５００では、２枚の半導体基板の電気的接続をCu-Cuの金属結合を用いたが、貫通ビア等を用いてもよい。
＜７．内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図２０は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図２０では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図２１は、図２０に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、撮像部１１４０２として、上述したエアギャップ構造を備える固体撮像装置２０１または５００を適用することができる。撮像部１１４０２に本開示に係る技術を適用することにより、配線層の配線容量を低減させることができ、高速かつ高品質な術部画像を得ることができる。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜８．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２３は、撮像部１２０３１の設置位置の例を示す図である。
図２３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、上述したエアギャップ構造を備える固体撮像装置２０１または５００を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、配線層の配線容量を低減させることができ、高速かつ高品質な撮影画像を得ることができる。また、得られた撮影画像を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、
前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、
少なくとも前記第１の配線層は、前記金属膜と、エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された保護膜とを有し、
前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成された
半導体装置。
（２）
前記第１の配線層は、隣接する２つの前記金属膜の間に、複数の前記エアギャップを有する
前記（１）に記載の半導体装置。
（３）
前記第１の配線層は、隣接する２つの前記エアギャップの間に絶縁膜をさらに有する
前記（１）または（２）に記載の半導体装置。
（４）
前記第１の配線層は、隣接する２つの前記金属膜の間の全ての領域に、前記エアギャップを有する
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
前記第１の配線層は、隣接する２つの前記金属膜の間に、前記エアギャップが形成されず、絶縁膜が形成された領域を有する
前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）
前記第１の配線層は、前記金属膜と前記絶縁膜との間、および、前記金属膜と前記拡散防止膜との間に、保護膜をさらに有する
前記（３）または（５）に記載の半導体装置。
（７）
前記第１の配線層は、隣接する２つの前記金属膜の間に、１つの前記エアギャップと、前記エアギャップの内周面に前記第２の膜で成膜された保護膜とを有する
前記（１）、（４）、または（６）に記載の半導体装置。
（８）
前記第２の配線層も、前記エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された前記保護膜とを有する
前記（１）乃至（７）のいずれかに記載の半導体装置。
（９）
前記第１の膜と前記第２の膜は、同じ材料の膜である
前記（１）乃至（８）のいずれかに記載の半導体装置。
（１０）
金属膜が形成された配線層の上面に、前記金属膜の拡散を防止する拡散防止膜としての第１の膜を形成し、
前記第１の膜に、多数の孔を形成し、
前記多数の孔の下の前記配線層に、前記孔の開口幅よりも広い開口幅のエアギャップを形成し、
前記エアギャップの内周面に第２の膜を形成するとともに、前記多数の孔を前記第２の膜で埋め込む
半導体装置の製造方法。
（１１）
前記第１の膜の上面に自己組織化膜を塗布し、パターニングすることにより、前記多数の孔を形成する
前記（１０）に記載の半導体装置の製造方法。
（１２）
前記多数の孔が形成された前記第１の膜をマスクとして前記配線層の絶縁膜をエッチングすることにより、前記多数の孔の下の前記絶縁膜に前記エアギャップを形成する
前記（１０）または（１１）に記載の半導体装置の製造方法。
（１３）
前記多数の孔が形成された前記第１の膜をマスクとして前記絶縁膜をエッチングすることにより前記孔の開口幅と同一の溝を形成した後、さらに幅方向にエッチングすることにより、前記エアギャップの開口幅を、前記孔の開口幅よりも広く形成する
前記（１２）に記載の半導体装置の製造方法。
（１４）
金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、
前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、
少なくとも前記第１の配線層は、エアギャップと、前記エアギャップの内周面に前記第２の膜で成膜された保護膜とを有し、
前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成された
半導体装置
を備える電子機器。
１ 半導体装置， １１（１１A乃至１１C） 配線層， １２，１３ 拡散防止膜， ２１ 絶縁膜， ２２ 金属膜， ２３ バリアメタル， ２４ 金属配線， ３１ 絶縁膜， ３２ 金属膜， ３３ バリアメタル， ３４ エアギャップ， ３５ 保護膜， ３６ 金属配線， ４１ 第１の膜， ４２A 孔， ４２ 第２の膜， ５１ 絶縁膜， ５２ 金属膜， ５３ バリアメタル， ５４ 金属配線， ７１ ハードマスク， ７２ DSAランダムパターン， ７５ 溝， ９１ エアギャップ， ９２ 保護膜， １１１ 保護膜， ２０１ 固体撮像装置， ２３１ 金属配線， ２５１A 孔， ２５１ 第１の膜， ２５２ 第２の膜， ２５３ 拡散防止膜， ２６１ 保護膜

Claims (14)

  1. 金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、
    前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、
    少なくとも前記第１の配線層は、前記金属膜と、エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された保護膜とを有し、
    前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成された
    半導体装置。
  2. 前記第１の配線層は、隣接する２つの前記金属膜の間に、複数の前記エアギャップを有する
    請求項１に記載の半導体装置。
  3. 前記第１の配線層は、隣接する２つの前記エアギャップの間に絶縁膜をさらに有する
    請求項１に記載の半導体装置。
  4. 前記第１の配線層は、隣接する２つの前記金属膜の間の全ての領域に、前記エアギャップを有する
    請求項１に記載の半導体装置。
  5. 前記第１の配線層は、隣接する２つの前記金属膜の間に、前記エアギャップが形成されず、絶縁膜が形成された領域を有する
    請求項１に記載の半導体装置。
  6. 前記第１の配線層は、前記金属膜と前記絶縁膜との間、および、前記金属膜と前記拡散防止膜との間に、保護膜をさらに有する
    請求項３に記載の半導体装置。
  7. 前記第１の配線層は、隣接する２つの前記金属膜の間に、１つの前記エアギャップと、前記エアギャップの内周面に前記第２の膜で成膜された保護膜とを有する
    請求項１に記載の半導体装置。
  8. 前記第２の配線層も、前記エアギャップと、前記エアギャップの内周面に前記第２の膜で形成された前記保護膜とを有する
    請求項１に記載の半導体装置。
  9. 前記第１の膜と前記第２の膜は、同じ材料の膜である
    請求項１に記載の半導体装置。
  10. 金属膜が形成された配線層の上面に、前記金属膜の拡散を防止する拡散防止膜としての第１の膜を形成し、
    前記第１の膜に、多数の孔を形成し、
    前記多数の孔の下の前記配線層に、前記孔の開口幅よりも広い開口幅のエアギャップを形成し、
    前記エアギャップの内周面に第２の膜を形成するとともに、前記多数の孔を前記第２の膜で埋め込む
    半導体装置の製造方法。
  11. 前記第１の膜の上面に自己組織化膜を塗布し、パターニングすることにより、前記多数の孔を形成する
    請求項１０に記載の半導体装置の製造方法。
  12. 前記多数の孔が形成された前記第１の膜をマスクとして前記配線層の絶縁膜をエッチングすることにより、前記多数の孔の下の前記絶縁膜に前記エアギャップを形成する
    請求項１０に記載の半導体装置の製造方法。
  13. 前記多数の孔が形成された前記第１の膜をマスクとして前記絶縁膜をエッチングすることにより前記孔の開口幅と同一の溝を形成した後、さらに幅方向にエッチングすることにより、前記エアギャップの開口幅を、前記孔の開口幅よりも広く形成する
    請求項１２に記載の半導体装置の製造方法。
  14. 金属膜を含む第１の配線層と第２の配線層が、前記金属膜の拡散を防止する拡散防止膜を介して積層されており、
    前記拡散防止膜は、第１の膜に形成された多数の孔に第２の膜を埋め込んで構成され、
    少なくとも前記第１の配線層は、エアギャップと、前記エアギャップの内周面に前記第２の膜で成膜された保護膜とを有し、
    前記エアギャップの開口幅が、前記第１の膜に形成された前記孔の開口幅と同じか、または、前記孔の開口幅より大きく構成された
    半導体装置
    を備える電子機器。
JP2019564646A 2018-01-11 2018-12-28 半導体装置およびその製造方法、並びに電子機器 Active JP7158415B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022163098A JP7419476B2 (ja) 2018-01-11 2022-10-11 半導体装置およびその製造方法、並びに電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018002368 2018-01-11
JP2018002368 2018-01-11
PCT/JP2018/048419 WO2019138924A1 (ja) 2018-01-11 2018-12-28 半導体装置およびその製造方法、並びに電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022163098A Division JP7419476B2 (ja) 2018-01-11 2022-10-11 半導体装置およびその製造方法、並びに電子機器

Publications (2)

Publication Number Publication Date
JPWO2019138924A1 true JPWO2019138924A1 (ja) 2021-01-07
JP7158415B2 JP7158415B2 (ja) 2022-10-21

Family

ID=67218305

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019564646A Active JP7158415B2 (ja) 2018-01-11 2018-12-28 半導体装置およびその製造方法、並びに電子機器
JP2022163098A Active JP7419476B2 (ja) 2018-01-11 2022-10-11 半導体装置およびその製造方法、並びに電子機器

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022163098A Active JP7419476B2 (ja) 2018-01-11 2022-10-11 半導体装置およびその製造方法、並びに電子機器

Country Status (4)

Country Link
US (2) US11264272B2 (ja)
JP (2) JP7158415B2 (ja)
CN (1) CN111602236A (ja)
WO (1) WO2019138924A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508615B2 (en) * 2020-07-30 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
FR3134478A1 (fr) * 2022-04-06 2023-10-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Substrat comprenant des vias et procédés de fabrication associés

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521617A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH1126575A (ja) * 1997-06-30 1999-01-29 Asahi Chem Ind Co Ltd 半導体装置およびその製造方法
JPH11243145A (ja) * 1997-12-19 1999-09-07 Texas Instr Inc <Ti> 集積回路に導電層を形成する方法及び半導体集積回路
JP2004072018A (ja) * 2002-08-09 2004-03-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP2004214648A (ja) * 2002-12-27 2004-07-29 Internatl Business Mach Corp <Ibm> ブリッジ後メタライゼーション形成手順を用いた強固な超低誘電率の相互接続構造
JP2009302545A (ja) * 2008-06-16 2009-12-24 Applied Materials Inc パターン形成キャップを用いるエアギャップ形成と一体化

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136152A (ja) 2003-10-30 2005-05-26 Renesas Technology Corp 半導体装置の製造方法
JP2009094378A (ja) 2007-10-11 2009-04-30 Panasonic Corp 半導体装置及びその製造方法
JP2009123743A (ja) * 2007-11-12 2009-06-04 Panasonic Corp 半導体装置の製造方法
JP2009123776A (ja) 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009123775A (ja) 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2012134422A (ja) 2010-12-24 2012-07-12 Panasonic Corp 半導体装置及びその製造方法
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2014175525A (ja) 2013-03-11 2014-09-22 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP2015167153A (ja) 2014-02-12 2015-09-24 株式会社東芝 集積回路装置及びその製造方法
US9496169B2 (en) * 2015-02-12 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure having an air gap and structure thereof
KR102449199B1 (ko) * 2015-12-14 2022-09-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521617A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH1126575A (ja) * 1997-06-30 1999-01-29 Asahi Chem Ind Co Ltd 半導体装置およびその製造方法
JPH11243145A (ja) * 1997-12-19 1999-09-07 Texas Instr Inc <Ti> 集積回路に導電層を形成する方法及び半導体集積回路
JP2004072018A (ja) * 2002-08-09 2004-03-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP2004214648A (ja) * 2002-12-27 2004-07-29 Internatl Business Mach Corp <Ibm> ブリッジ後メタライゼーション形成手順を用いた強固な超低誘電率の相互接続構造
JP2009302545A (ja) * 2008-06-16 2009-12-24 Applied Materials Inc パターン形成キャップを用いるエアギャップ形成と一体化

Also Published As

Publication number Publication date
WO2019138924A1 (ja) 2019-07-18
JP7419476B2 (ja) 2024-01-22
CN111602236A (zh) 2020-08-28
US20200350198A1 (en) 2020-11-05
JP2022179641A (ja) 2022-12-02
US11264272B2 (en) 2022-03-01
US20220230907A1 (en) 2022-07-21
JP7158415B2 (ja) 2022-10-21

Similar Documents

Publication Publication Date Title
CN110914993B (zh) 固态摄像装置
JP7037547B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
JP7291148B2 (ja) 半導体装置
CN110494962B (zh) 半导体器件、制造半导体器件的方法和电子设备
JP7419476B2 (ja) 半導体装置およびその製造方法、並びに電子機器
US11901392B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI831883B (zh) 固體攝像元件、電子機器及固體攝像元件之製造方法
US20230052040A1 (en) Semiconductor device, imaging device, and manufacturing apparatus
US20220139853A1 (en) Semiconductor device and manufacturing method of semiconductor device
WO2020179494A1 (ja) 半導体装置および撮像装置
JPWO2020137285A1 (ja) 撮像素子および撮像素子の製造方法
TW202137532A (zh) 半導體元件和電子設備
WO2024101204A1 (ja) 光検出装置及び積層基板
WO2024101203A1 (ja) 光検出装置及び積層基板
WO2024095751A1 (ja) 光検出装置及び電子機器
WO2024024573A1 (ja) 撮像装置及び電子機器
WO2023112520A1 (ja) 半導体装置、電子機器、及びウエハ
TW202410687A (zh) 攝像裝置及電子機器
WO2020116040A1 (ja) 半導体装置及び電子機器
TW202333370A (zh) 受光裝置
TW202339237A (zh) 受光裝置
JP2022096892A (ja) 半導体装置、半導体装置の製造方法、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221011

R150 Certificate of patent or registration of utility model

Ref document number: 7158415

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150