JPS59139648A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置の製造方法に関し、特に多層配線構
造において凹凸の低減、従って歩留り及び信頼性の向上
を可能とし、層間接続部の微小化、従って高集積密度化
を可能とする製造方法に関する０ （ｂ）　　従来技術と問題点 多層配線構造を有する半導体装置、特に集積回路におい
て、製造歩留シ及び信頼性の向上のためには配線の交差
部等における凹凸を減らし、平担な構造にすることが重
要である。平坦化のための技法は種々提案されているが
、実用性の高い方法の１つとして、配線層を被覆する層
間絶縁膜をバイアススパッタ法によシ被着形成する技法
が注目されている。この方法は例えば米国特許第３８０
４７３８号明細書に開示されている。バイアススパッタ
では、被処理基板上でターゲット物質の堆積とイオン衡
機によるエツチングとが競合的に生じ、傾斜面でのエツ
チング速度は平坦面より大となる結果、下地の凹凸面が
次第に消失して平坦面を持つ堆積層が得られることは既
知である。

上記バイアススパッタ法によｐ層間絶縁膜を形成する場
合の問題点は、下層配線層直上に狭幅の凸部が残存する
傾向があり、層間接続窓（ピアホール又はスルーホール
とも称される）を形成する際にこの凸部が完全にエツチ
ング除去されるよう十分深くエツチングを行なうと、下
層配線の外側にまで窓が拡がってしまい、大きな段差を
生じたり、極端な場合下地絶縁膜までエツチングされる
といった不良を発生する。上記凸部が完全に消失するよ
うバイアススパッタの条件を設定することは可能である
けれども、それにより必要な厚みの膜を堆積するには非
常に長時間を要する。上記米国特許明細書に記載された
発明では、上記問題点解決のため、層間接続窓形成時に
窓の拡大が問題を引起し得るような狭幅の配線パターン
上では上記の如き凸部が残らないよう、しかし幅広の配
線パターン上では凸部残を許容し得る程度に、再スパツ
タ（エツチング）比全かなυ大として層間絶縁膜の被着
形成を行なうと°いう妥協的方法を採っている。それで
も、層間絶縁膜の被着形成は、低被着レートで行なわね
ばならず、相当の長時間を要する欠点がある。

層間接続窓形成時に、下層配線パターン外にまで窓が拡
大して、或いは位置ずれによって下地絶縁膜まで窓開き
エツチングが及んでしまうのを回避するために、従来か
ら普通に用いられて来ているのは、層間接続窓部の下層
配線パターン幅全太として接続パッドを設けておく方法
であるが、これは集積密度の点では著しく不利である。

（ｃ）　　発明の目的 本発明は以上の点に鑑み、バイアススパッタ法を利用し
て平坦な眉間絶縁膜を形成し多層配線構造を作成する技
術において、層間接続窓を形成する際に窓の拡大や下地
絶縁膜に達する不所望なエツチングを生じる問題を解消
し、しかも下層配線には接続パッドを設けることも不要
にして、製造歩留シと信頼性並びに集積密度を向上でき
る製造方法を提供することを目的とする。

（ｄ）　　発明の構成 本発明による半導体装置の製造方法は、基板上に設けら
れた配線層をバイアススパッタ法による被着絶縁膜で被
覆し、該絶縁膜上に該絶縁膜とはエツチング性の異なる
第２の絶縁膜を被着形成した後、前記配線層上において
、前記両絶縁膜を順次選択エツチングすることＫよシ接
続窓を形成する工程を含むことを特徴とするものである
。

（ｅ）　　発明の実施例 第１図（４）〜（ト）は本発明実施例の製造工程に沿っ
た基板断面構造を示す図である。

先ず第１図（ロ）のように、通常の製法に従って素子が
作シ込まれた半導体基板１ｆ、覆う下地絶縁膜２　（５
ｉｆｔ膜〕上に下層ＡＩＪ配線層３を形成する。

この基板上にバイアススパッタ法により第１図（１３）
の如く、２０００〜５０００Ａ厚の５ｉＯｚ膜４とその
上に５０００〜１００００　Ａ程の厚さのｐｓｃ（燐シ
リケートガラス）膜５を被着形成する。バイアススパッ
タ装置は前述の米国特許明細書に記載の如き公知のもの
でよく、ターゲツト材を始めにＳｉＯ２＋　次いでＰＳ
Ｇとして被着を行なえばよい。本発明では、バイアスス
パッタ膜４，５に下地配線３上において狭幅の凸部６が
第１図ＣＢ）の如く形成されてもよく、従ってバイアス
スパッタ時の被着レートは高くすることができる。勿論
この凸部６は、ＣＶＤ膜形成時に下地配線端の段部上に
形成される急峻な（多くの場合オーバーハング状をなす
〕段差と比べればずっとなだらかなものである。

次に層間接続窓形成のためレジ、スト膜パターン７全形
成し、ＨＦ系のエツチング液にてＰ　Ｓ、Ｇ膜５のウェ
ットエツチングを行なう。Ｓ１０．膜４のエツチングレ
ートはＰＳＧ膜５に比べて十分小いから、第１図（Ｑの
ように５ｉｎ２膜４露出後は実質的にエツチングを停止
した状態となし得る。それ故、下地絶縁膜２へまでエツ
チングが進行してしまう惧れはない。ＰＳＧ膜５に対し
ては、第１図（Ｑに示したように、等方性エツチングに
よシある程度サイドエツチングを生じるようにしておけ
ば、少々の位置ずれがあっても凸部６を完全に除去でき
、層間接続窓部に大きな段差を形成してしまう心配が無
くなる。ただその場合層間接続窓自体が不所望に拡大し
てしまうのを避けることが望ましい。そこで本実施例で
はＰＳＧ膜５のエツチング終了後、基板にベーキング処
理を施し、レジスト７を軟化させだれさせて、サイドエ
ツチング部をカバーする工程を採った。この後、Ｓｉｎ
、膜４を第１図０の如くエツチングして窓開きすると、
所望の微細窓開きが可能である。レジスト軟化処理をせ
ずに単に異方性ドライエツチングによ、ＱＳｉＯｚ膜４
をエツチングし窓開きしてもよい。

次にレジスト除去後基板上に上層配線用Ａｌｉ蒸着し、
パターニングして第１図（ト）に示す構造を得る。８は
上ｍ　Ａｌ配線層である。層間接続部では大きな段差は
無く、高信頼性の平坦構造が実現されている。この後は
従来通シの工程で半導体装置を完成できる。

以上の実施例において、バイアススパッタ膜４゜５の材
料としては、下層４をＡｌ２Ｏ５膜、上層５を５ｉ０２
膜にするといった組合せが可能であシ、゛エツチング性
の異なる種々の材料の組合せが使用可能であることは勿
論である。

第２図囚〜■は本発明の他の実施例工程を示す図である
。半導体基板１１上の下地絶縁膜１２上に第１層目のＡ
ｌ配線１３を形成し、この上へバイアススパッタＳｉＯ
２膜１４を被着形成する（第２図囚晃　本実施例ではバ
イアススパッタＳｉｎ。

膜１４はＡｌ配線層１３と同等以上の厚み、例えば１μ
ｍに被着形成する。但し、前記実施例同様凸部１６の存
在は許容でき、よって高被着レートでバイアススパッタ
処理を行ない得る。

ここで第２図（Ｂ）の如く基板上にレジスト２０を表面
平坦に塗布形成し、イオンミリンダ、或いはＣＦ、等の
フレオン系ガスと酸素の混合ガスによるプラズマエツチ
ングによシレジスト２０とＳｔｏｗ膜１４とを略同−エ
ツチングレートでエツチングし、第２図（Ｑの如く、表
面が大略平坦となった時点でエツチングを停止する。こ
の平坦化テクニック自体は公知のものであるので詳述は
省略する。

次に第２図（２）の如＜ＣＶＤ法によシ厚さ５０００〜
１００００　Ａ程のＰＳＧ膜１５を基板上に形成する。

上記平坦化工程で基板表面は略々平坦となっているので
、ＣＶＤ膜を形成しても急峻な凹凸やオーバーハングが
生じたシすることはない。次いで層間接続窓開き用レジ
ストパターン１７全形成し、第２図■の如く、ＰＳＧ膜
１５及び５ｉｆｔ膜１４を順次エツチングして窓開きす
る。エツチング方法は前述の実施例と同様でもよく、或
いは異方性ドライエツチングで図示の如く略垂直に窓開
きしてもよい。ＰＳＧ膜１５はエツチングレート犬のた
め、Ｓｉｎ、露出時以降はエツチングを停止状態とする
ことができる。その後ＡＡ配線１３上のＳｉＯ２膜１４
膜厚４分だけ軽＜Ｓｔｏｗエッチすれば、下地にまでエ
ツチングが及ぶ心配なしに窓開きを行々える。この場合
、旧来用いられて来ている層間接続部での下層Ａｌｌ配
線の接続パッド（拡幅部）を設ける必要もなく、集積密
度向上の点で有利である。この後の工程は前記実施例と
同様なので説明は省略する。

（ｆ）　　発明の効果 本発明によれば、バイアススパッタ法を利用して平坦な
層間絶縁膜を形成し多層配線構造を作成する際に、バイ
アススパッタ被着レートを極端に低くする（従って長大
な処理時間をかける）必要をなくシ、層間接続窓形成時
に窓の拡大や下地絶縁膜に達する不所望なエツチングを
生じる問題を解消でき、下層配線に接続パッド部を形成
する必要も無くなるので、製造歩留Ｑ、信頼性、及び集
積密度の向上という効果が得られる。

【図面の簡単な説明】

第１図囚〜（ト）は本発明実施例の製造工程を示す基板
断面図、第２図囚〜■は本発明の他の実施例を示す基板
断面図である。 ３、８．１３　　・・Ａｌ配線層。 ４、５．１４　　　バイアススパッタ絶縁膜。 １５　・　　・・ＣＶＤ絶縁膜。 ７、１７．２０　　レジスト膜。

Claims (1)

【特許請求の範囲】
1. 基板上に設けられた配線層をバイアススパッタ法による
   被着絶縁膜で被覆−し、該絶縁膜上に該絶縁膜とはエツ
   チング性の異なる第２の絶縁膜を被着形成した後、前記
   配線層上において、前記両絶縁膜を順次選択エツチング
   することによシ接続窓を形成する工程を含むことを特徴
   とする半導体装置の製造方法。