CN1795553A - 制造具有多孔电介质层和气隙的衬底的方法以及衬底 - Google Patents

制造具有多孔电介质层和气隙的衬底的方法以及衬底 Download PDF

Info

Publication number
CN1795553A
CN1795553A CNA2004800143809A CN200480014380A CN1795553A CN 1795553 A CN1795553 A CN 1795553A CN A2004800143809 A CNA2004800143809 A CN A2004800143809A CN 200480014380 A CN200480014380 A CN 200480014380A CN 1795553 A CN1795553 A CN 1795553A
Authority
CN
China
Prior art keywords
layer
dielectric layer
substrate
diffusion impervious
metal wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800143809A
Other languages
English (en)
Inventor
罗埃尔·大门
格雷亚·J·A·M·费尔海吉登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1795553A publication Critical patent/CN1795553A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明涉及在金属线(8(i))之间和在电介质中形成气隙的方法。该方法由以下步骤组成:获得双镶嵌结构,直接在平坦化的表面上施加扩散阻挡层(10)并且进行光刻步骤,因此保护(shield)扩散阻挡层下面的金属线。可选择地,还可以保护金属线(8(i))之间的某些大电介质区域(6)的部分。蚀刻暴露出的扩散阻挡层部分和下部电介质。涂覆可以通过通常加热到150-450℃之间的温度而分解为可挥发成分的材料层,并且通过蚀刻或者CMP来平坦化。淀积可渗透分解产物的电介质层(20),随后加热该衬底。然后,该可处理的层分解并通过可渗透的电介质层消失,在金属线(8(i))和大电介质区域之间留下气隙(22)。

Description

制造具有多孔电介质层和气隙的衬底的方法以及衬底
本发明涉及衬底的制造方法,该方法包括在该衬底上提供双镶嵌(damascene)结构,该衬底包括其上存在带有通孔(via)的第一电介质层的金属层,设置在第一电介质层上并带有互连槽的第二电介质层,在该通孔和互连槽中存在金属,其形成具有上端的金属线。在后面的工艺步骤中,除去第二电介质层,并且在之前由第二电介质层占据的空间内提供气隙,以减小相邻的金属线之间的电容。
从WO 02/19416可以知道这种方法。为了更好地理解本发明,图1示出根据WO 02/19416的方法的结果。
图1示出在半导体器件上的双镶嵌结构。该结构包括在电介质层内的金属层1。电介质层2设置在金属层1上。电介质层2包括用金属填充的通孔5。该金属还在该电介质层2的顶部上延伸并形成金属线8。在电介质2的顶部,可以提供图案化的硬掩模4,以用于形成通孔5,如WO 02/19416中详细描述的那样。
该结构包括由金属线8支撑的多孔电介质层20。在该多孔电介质层和电介质层之间,提供气隙22。通过该多孔电介质层除去平坦化的可处理的层来形成气隙22,该可处理的层在淀积该多孔电介质层20之前已经淀积在该结构上。该可处理的层可以是能通过例如在400℃下组合的固化(cure)和烘烤步骤除去的聚合物。由于加热,该聚合物分解,并如箭头15所示通过多孔电介质层20挥发。
如图1所示,铜扩散阻挡层11覆盖金属线8并位于该气隙22的底部和侧壁。铜扩散阻挡层11在根据现有技术的方法中的中间步骤形成,并且防止铜离子从金属线8扩散到位于图1所示结构顶部的其它层。这种铜离子从金属线8的扩散会导致其它电介质层中的短路。然而,由于在气隙22内具有相对高k值的铜扩散阻挡层11占据了气隙空间22一定的体积,所以整个电容不是最佳的,由此限制了由气隙引起的电容减小。
因此,本发明的主要目的是提供一种现有技术已知的衬底,但是,在其中可以使气隙具有更大的体积,以便进一步减小相邻金属线之间的电容。
为了实现该目的,如开篇所述的,根据本发明的方法包括:
(a)在第二电介质层顶部和该金属线上端淀积扩散阻挡层;
(b)除去第二电介质层和扩散阻挡层的预定部分,同时使位于该金属线上端的扩散阻挡层保持完好;
(c)在第一电介质层和扩散阻挡层保持完好的部分上提供可分解层;
(d)将该可分解层平坦化,基本上降到该阻挡层保持完好的部分;
(e)在该可分解层上提供多孔电介质层;并且
(f)通过该多孔电介质层除去该可分解层,以便形成至少一个气隙。
由此,通过使用附加的掩模操作,该结构可以制成为使得扩散阻挡层基本上仅仅存在于该金属线的顶部。气隙基本上不具有扩散阻挡层。因此,可以使气隙的体积更大,由此进一步减小相邻的金属线之间的电容。
观察到(d)中限定的步骤可以包括对可分解层进行平坦化,使得其上表面在该阻挡层上表面的下面,甚至有可能和金属线的上表面一样低。
在一个实施例中,本发明的另一个目的是防止宽气隙上的多孔电介质层下陷。
为了实现该目的,在一个实施例中,本发明提出在阶段(b),第二电介质层和扩散阻挡层的至少一个其它部分保持完好,以便在气隙内形成至少一个支撑结构。
在另一个实施例中,本发明提供在其上具有双镶嵌结构的衬底,包括其上存在带有通孔(via)的电介质层的金属层,部分在该电介质层的上表面延伸并且部分在该通孔中延伸的金属线,在该金属线外表面上的扩散阻挡层,至少由金属线支撑并且在该多孔电介质层和该电介质层之间至少限定一个气隙的多孔电介质层,其特征在于,该扩散阻挡层基本上仅仅覆盖金属线的上表面。
该衬底具有上面对于根据本发明的方法所述的优点。
这种衬底可以具有至少一个气隙,该气隙包括至少一个支撑结构以进一步支撑该扩散阻挡层。
最后,本发明涉及包括上述衬底的半导体器件。
现在将参考一些附图进一步解释本发明,这些附图仅仅旨在说明本发明,而不是限定本发明的范围。
本发明的范围仅由本说明书附加的权利要求和要求的特征的所有等价物来限定。
图1示出根据现有技术的双镶嵌结构;
图2到9示出制造图1所示结构的可替代结构的几个步骤。
图2示出双镶嵌结构。这种结构通过已知的方式(例如参见WO-A-00/19523)制造,并且包括一层或者多层金属层1(i)(i=1、2、…)。第一电介质层2位于金属层1(i)上。该层2优选包括低k电介质,例如胶粒模板化(micelle templated)的,可渗透的有机硅酸盐或者聚芳撑醚,例如SiLK(Dow Chemical)。该金属层1(i)在与本发明没有更多相关性的电介质层中获得。图案化的硬掩模4设置在第一电介质层2上。
例如,硬掩模4包括SiC或者Si3N4,并且用作蚀刻停止层。第二电介质层6设置在该蚀刻停止层4上。第二电介质层6优选包括容易涂覆和除去的氧化物,例如SOG或者Nanoglass(Allied),但是可选择地可以包括聚合物,例如SiLK。而且,可以使用CVD型氧化物。
借助第二电介质层6上的硬掩模(未示出)和在第二电介质层6与第一电介质层2之间的图案化蚀刻停止层4,分别在第二和第一电介质层6和2中蚀刻出槽3(i)和通孔5(i)。可以不利用蚀刻停止层4来形成这种结构,只要第二和第一电介质层6和2可以相对于彼此被选择性地蚀刻。随后用金属填充槽3(i)和通孔5(i),从而形成金属线8(i)。具有金属线8(i)的槽3(i)和通孔5(i)形成双镶嵌结构,在该双镶嵌结构上淀积例如TaN阻挡线和随后的Cu籽晶层。根据本发明的方法在其中铜用作金属线8(i)的金属的工艺中尤其有用。正如本领域技术人员已知的那样,金属线8(i)用于互连的目的。可以使用其它的金属例如铝来代替铜。
在通过例如Cu电镀或者无电镀的Cu淀积方法填充该槽3(i)和通孔5(i)之后,以通常的方式(例如通过使用CMP)来对铜进行平坦化。以这种方式使金属线8(i)具有上端。
图3示出在根据本发明制造衬底的工艺中的下一个步骤。向图2所示的结构施加扩散阻挡层10。扩散阻挡层10可以由例如SiC、Si3N4形成。然而,其它合适的金属也是可以的。
然后,在图4中,进行光刻步骤。即,使用掩模12,其具有不能透射预定辐射19的第一部分14和能透射辐射19的其他部分16。掩模12布置成使得辐射19不能侵害金属线8(i)。而且,可选择的,可以在掩模12中提供附加的部分14′以防止辐射19侵害第二电介质层6的预定部分。
如图5所示,扩散阻挡层10和第二电介质层6的暴露部分被蚀刻,并且,潜在地剥离到第二电介质层6的底部。如果存在蚀刻停止层4,该底部与所述蚀刻停止层4一致。但是,如果没有施加蚀刻停止层4,该底部就与第一电介质层2的上表面一致。
可选择地,掩模12的某些第一部分14比相应的金属线8(i)更宽。于是,在图5中用虚线表示的包括第二电介质层6的材料和一部分扩散阻挡层10的侧壁支撑体17可以保持完好。这些侧壁支撑体17随后可以提供与这个步骤中没有被蚀刻掉的第二电介质层的部分6相同的功能。
图6示出在下一个步骤中,在图5所示结构的顶部设置可分解材料层18。该可分解材料层18可以用旋涂法来施加。可分解材料18例如通过通常加热到150-450℃的温度而分解为挥发性成分。这种可分解材料可以是例如抗蚀剂、PMMA(聚甲基丙烯酸甲酯)、聚苯乙烯、或聚乙烯醇或者其它适合的聚合物。该抗蚀剂可以是UV光刻胶。
图7示出对可分解材料层18进行平坦化以后的器件。如果聚合物用作气隙材料,那么可以通过用适当的干法蚀刻等离子体回刻聚合物或者回抛光来进行平坦化,直到在金属线8(i)的上端暴露出不导电的阻挡层10。或者,可分解材料层18可以被平坦化到刚好在阻挡层10的上表面下面这个水平或者甚至和金属线8(i)的上表面一样低。
在图8中,在可分解材料层18和不导电的阻挡层10上设置多孔电介质层20。多孔电介质层20优选包括以旋涂工艺提供的低k可渗透电介质,例如SiLK。如果可以在层18的分解温度以下发生淀积,则也可以使用等离子CVD(化学气相淀积)层作为多孔电介质层20。
图9示出通过根据本发明的方法制造的器件。紧邻金属线8(i)已经形成气隙22。如果聚合物用于可分解材料层18,则可以通过优选在400℃下的组合的固化和烘烤工艺获得气隙22。气隙聚合物受热分解,而且在多孔电介质层20下面形成气隙22。气隙22的形成由箭头15象征性地表示。包括SiLK的多孔电介质层20可以毫无问题地旋涂成相应于双镶嵌结构20中通孔5(i)高度的厚度,例如0.5μm。这种厚度的SiLK对于除去可分解材料层18的所有聚合物材料来说仍然是足以渗透的。
可以在图9所示的结构上设置多个类似的结构。于是,在图9结构上的结构中的金属线可以通过通孔与一条或者多条金属线8(i)接触。
由此,根据图9的结构仅仅包括金属线8(i)的顶部上的扩散阻挡层10。在气隙22内部不再存在扩散阻挡材料。因此,提供更有效的空间,并且可以进一步减小相邻的金属线8(i)之间的电容。
而且,图4的光刻步骤提供在气隙内部限定部分第二介质层6保持完好的选择。第二电介质层6的这些保留的部分和它们顶部的扩散阻挡层10的部分一起具有较好地限定的高度,并且支撑多孔电介质层20,以便防止该多孔电介质层20在尺寸相对较大的气隙22中下陷。第二电介质层6的保留部分可以具有任何适当的横截面,例如圆形、矩形等。

Claims (8)

1、一种制造衬底的方法,包括在所述衬底上提供双镶嵌结构,该衬底包括其上存在带有通孔(5(i))的第一电介质层(2)的金属层(1(i))、设置在该第一电介质层(2)上并带有互连槽(3(i))的第二电介质层(6),在该通孔(5(i))和互连槽(3(i))中存在金属以形成具有上端的金属线(8(i)),该方法包括:
(a)在该第二电介质层顶部和该金属线上端淀积扩散阻挡层;
(b)除去该第二电介质层和该扩散阻挡层的预定部分,同时使位于该金属线的上端的该扩散阻挡层保持完好;
(c)在该第一电介质层和该扩散阻挡层保持完好的部分上提供可分解层;
(d)将该可分解层平坦化,基本上降到该扩散阻挡层保持完好部分;
(e)在该可分解层上提供多孔电介质层;并且
(f)通过该多孔电介质层除去该可分解层,以便形成至少一个气隙。
2、根据权利要求1所述的方法,其中在该第一电介质层(2)和该第二电介质层(6)之间设置蚀刻停止层(4)。
3、根据权利要求1或2所述的方法,其中使用的该金属是Cu。
4、根据前面权利要求中的任何一项所述的方法,其中,在(b)阶段中,所述第二电介质层(6、17)和所述扩散阻挡层(10)的至少一个其他部分保持完好,以便在所述气隙(22)内形成至少一个支撑结构。
5、根据前面权利要求中的任何一项所述的方法,其中所述衬底是半导体器件。
6、一种衬底,在其上设置有双镶嵌结构,该衬底包括其上存在带有通孔(5(i))的电介质层(2)的金属层(1(i))、部分在所述电介质层(2)的上表面延伸并且部分在所述通孔(5(i))中延伸的金属线(8(i))、在该金属线外表面上的扩散阻挡层(10)、至少由所述金属线(8(i))支撑并且在所述多孔电介质层(20)和所述电介质层(2)之间限定至少一个气隙(22)的多孔电介质层(20),其特征在于,所述扩散阻挡层(10)基本上仅仅覆盖所述金属线(8(i))的上表面。
7、根据权利要求6所述的衬底,其中所述至少一个气隙(22)包括至少一个支撑结构(6、17),以进一步支撑所述扩散阻挡层(10)。
8、包括根据权利要求6或7所述的衬底的半导体器件。
CNA2004800143809A 2003-05-26 2004-05-17 制造具有多孔电介质层和气隙的衬底的方法以及衬底 Pending CN1795553A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03101507.6 2003-05-26
EP03101507 2003-05-26

Publications (1)

Publication Number Publication Date
CN1795553A true CN1795553A (zh) 2006-06-28

Family

ID=33462211

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800143809A Pending CN1795553A (zh) 2003-05-26 2004-05-17 制造具有多孔电介质层和气隙的衬底的方法以及衬底

Country Status (7)

Country Link
US (1) US20070035816A1 (zh)
EP (1) EP1631985A1 (zh)
JP (1) JP2007523465A (zh)
KR (1) KR20060014425A (zh)
CN (1) CN1795553A (zh)
TW (1) TW200511498A (zh)
WO (1) WO2004105122A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
CN101604683B (zh) * 2008-06-11 2011-04-06 和舰科技(苏州)有限公司 一种用于互连的气隙结构及其制造方法
CN101373733B (zh) * 2007-08-21 2011-11-30 中芯国际集成电路制造(上海)有限公司 集成电路器件结构形成方法及相应结构
CN102768986A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种大马士革工艺空气间隔的制作方法
TWI470736B (zh) * 2008-08-26 2015-01-21 He Jian Technology Suzhou Co Ltd 一種用於互連的氣隙結構及其製造方法
CN109328395A (zh) * 2016-08-25 2019-02-12 索尼半导体解决方案公司 半导体装置、摄像装置及半导体装置制造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263316B2 (en) 2004-10-01 2012-09-11 Rohm And Haas Electronic Materials Llc Electronic device manufacture
JP4679193B2 (ja) * 2005-03-22 2011-04-27 株式会社東芝 半導体装置の製造方法及び半導体装置
KR100652317B1 (ko) * 2005-08-11 2006-11-29 동부일렉트로닉스 주식회사 반도체 소자의 금속 패드 제조 방법
WO2007119188A2 (en) * 2006-04-13 2007-10-25 Koninklijke Philips Electronics N. V. Micro device with microtubes
US7691712B2 (en) * 2006-06-21 2010-04-06 International Business Machines Corporation Semiconductor device structures incorporating voids and methods of fabricating such structures
KR100772835B1 (ko) * 2006-07-12 2007-11-01 동부일렉트로닉스 주식회사 에어갭을 포함하는 반도체 소자 및 그 제조방법
EP2082421A1 (en) * 2006-10-09 2009-07-29 Nxp B.V. Method of forming an interconnect structure
KR100853789B1 (ko) * 2006-11-27 2008-08-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100861839B1 (ko) * 2006-12-28 2008-10-07 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100843233B1 (ko) * 2007-01-25 2008-07-03 삼성전자주식회사 배선층의 양측벽에 인접하여 에어갭을 갖는 반도체 소자 및그 제조방법
JP2009123775A (ja) * 2007-11-12 2009-06-04 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US8310053B2 (en) 2008-04-23 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a device with a cavity
KR101382564B1 (ko) 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
KR102002815B1 (ko) 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101998788B1 (ko) 2013-04-22 2019-07-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102037830B1 (ko) 2013-05-20 2019-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102154112B1 (ko) 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
CN107004601B (zh) * 2014-12-22 2021-05-14 英特尔公司 受益于气隙集成电容的过孔自对准和短路改善
US9812353B2 (en) 2015-12-03 2017-11-07 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102334736B1 (ko) * 2015-12-03 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10861739B2 (en) * 2018-06-15 2020-12-08 Tokyo Electron Limited Method of patterning low-k materials using thermal decomposition materials
KR102634459B1 (ko) * 2018-12-24 2024-02-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
TWI227043B (en) * 2000-09-01 2005-01-21 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
JP2002110785A (ja) * 2000-09-27 2002-04-12 Sony Corp 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373733B (zh) * 2007-08-21 2011-11-30 中芯国际集成电路制造(上海)有限公司 集成电路器件结构形成方法及相应结构
CN101604683B (zh) * 2008-06-11 2011-04-06 和舰科技(苏州)有限公司 一种用于互连的气隙结构及其制造方法
TWI470736B (zh) * 2008-08-26 2015-01-21 He Jian Technology Suzhou Co Ltd 一種用於互連的氣隙結構及其製造方法
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
CN102768986A (zh) * 2012-07-04 2012-11-07 上海华力微电子有限公司 一种大马士革工艺空气间隔的制作方法
CN109328395A (zh) * 2016-08-25 2019-02-12 索尼半导体解决方案公司 半导体装置、摄像装置及半导体装置制造方法
US11621283B2 (en) 2016-08-25 2023-04-04 Sony Semiconductor Solutions Corporation Semiconductor device, image pickup device, and method for manufacturing semiconductor device
CN109328395B (zh) * 2016-08-25 2024-02-13 索尼半导体解决方案公司 半导体装置、摄像装置及半导体装置制造方法

Also Published As

Publication number Publication date
JP2007523465A (ja) 2007-08-16
WO2004105122A1 (en) 2004-12-02
EP1631985A1 (en) 2006-03-08
KR20060014425A (ko) 2006-02-15
US20070035816A1 (en) 2007-02-15
TW200511498A (en) 2005-03-16

Similar Documents

Publication Publication Date Title
CN1795553A (zh) 制造具有多孔电介质层和气隙的衬底的方法以及衬底
CN1295777C (zh) 光刻支撑空桥结构和制造一组互连结构的方法
US6562732B2 (en) Method of manufacturing a semiconductor device
JP4864307B2 (ja) エアーギャップを選択的に形成する方法及び当該方法により得られる装置
JP4590450B2 (ja) 感光性誘電体層を分解することによる相互接続構造の形成
US7301107B2 (en) Semiconductor device having reduced intra-level and inter-level capacitance
US7589425B2 (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
CN1261989C (zh) 由二种旋涂式介电材料组成的混合式低k互连结构
US20100105202A1 (en) Method of forming an interconnect structure
US7510959B2 (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
JP5147751B2 (ja) 半導体装置の製造方法
KR100641546B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
EP1577939A2 (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
EP1577940B1 (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
KR100759256B1 (ko) 감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법
US7049246B1 (en) Method for selective fabrication of high capacitance density areas in a low dielectric constant material
KR20050122643A (ko) 반도체 소자의 금속 배선 형성 방법
KR20090069541A (ko) Mim 커패시터 및 mim 커패시터 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication