JP2005203779A - 犠牲無機ポリマ金属間誘電体を用いたダマシン配線およびビア・ライナ - Google Patents

犠牲無機ポリマ金属間誘電体を用いたダマシン配線およびビア・ライナ Download PDF

Info

Publication number
JP2005203779A
JP2005203779A JP2005003396A JP2005003396A JP2005203779A JP 2005203779 A JP2005203779 A JP 2005203779A JP 2005003396 A JP2005003396 A JP 2005003396A JP 2005003396 A JP2005003396 A JP 2005003396A JP 2005203779 A JP2005203779 A JP 2005203779A
Authority
JP
Japan
Prior art keywords
dielectric
low
metal
rigid
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005003396A
Other languages
English (en)
Other versions
JP4162241B2 (ja
Inventor
Jeffrey P Gambino
ジェフリー・ピー・ガンビーノ
Anthony K Stamper
アンソニー・ケイ・スタンパー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005203779A publication Critical patent/JP2005203779A/ja
Application granted granted Critical
Publication of JP4162241B2 publication Critical patent/JP4162241B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】機械的剛性のある低ｋ層間誘電層及び低ｋ層間誘電層内に低抵抗な相互接続構造を形成する方法を提供する。
【解決手段】下側低ｋ誘電体３２内に位置する第１の金属線２６を有する下側金属配線層を提供するステップと、下側金属配線層の上に上側低ｋ誘電体６を堆積させるステップと、上側低ｋ誘電体の少なくとも一部分をエッチングして、第１の金属線までの少なくとも１つのビア２４を形成するステップと、上側低ｋ誘電体の少なくとも１つのビアの中に剛性誘電体側壁スペーサ１２を形成するステップと、上側低ｋ誘電体の少なくとも一部分の中に第２の金属線２５を形成するステップとを含む方法を提供する。
【選択図】図２

Description

本発明は一般に半導体デバイスの製造に関し、より具体的には、低誘電率（ｋ）誘電体材料を用いた相互接続ビア（via）を形成する方法に関する。
マイクロエレクトロニクス・デバイスの製造では、集積回路は、複数のデバイス内で複数の領域を相互接続し、複数の集積回路内で１つまたは複数のデバイスを相互接続するために多層配線構造を利用する。従来は、相互接続構造を形成する際には、まず下層（level）の配線を形成し、その後、層間（interlevel）誘電体層を堆積させ、次いで第２の配線層を形成する。第１の配線層と第２の配線層とは１つまたは複数の金属充填ビアで接続することができる。
従来の相互接続構造では、１つまたは複数の金属層を用いる。各金属層は、通常はアルミニウム合金またはタングステンで構成される。二酸化シリコン（ＳｉＯ２）などの層間誘電体および層内誘電体（ＩＬＤ:intralevel dielectric）を使用して、能動素子および様々な相互接続信号経路を互いに電気的に分離する。様々な相互接続層間の電気的接続は、ＩＬＤ層に形成されたビアを介して形成される。通常は、ビアは、タングステンなどの金属で充填されている。
近年、相互接続構造における層間誘電体および／または層内誘電体として、ＳｉＯ２の代わりに低誘電率（「低ｋ」）材料を用いることに大きな関心が集まっている。低ｋ誘電体の例としては、ポリマーを含むことも含まないこともあるポリマー系（polymer-based）低ｋ誘電材料や、低誘電率の炭素ドープ酸化物がある。低ｋでＢ段階（b-staged）ポリマーの一例として、９５％の炭素の含有の組成を有するＳｉＬＫ（商標）（DowChemical Companyの商標）がある。低誘電率炭素ドープ酸化物の一例としてはＳｉＣＯＨがある。低ｋ材料は相互接続の静電容量を低下させるので、ＩＣの相互接続において低ｋ材料を絶縁体として利用することが望ましい。したがって、これらの低ｋ材料は、信号伝播速度を増大し、一方相互接続内のクロストーク・ノイズおよび電力損失を低減する。
低ｋ材料に関する主な問題は、機械的剛性に欠け、熱応力および機械的応力がかかったときに破損しやすいことである。従来の方法では、ビア加工の際に、層間誘電体層をエッチングして開口（opening）を形成し、その後その開口中に金属相互接続を形成して、金属層どうしを連結する手段を形成する。低ｋ材料は相互接続の静電容量を低下させることができるが、機械的強度の低い複数の低ｋ層間誘電体を貫くビア相互接続を形成すると、いくつかの欠点が生じる。例えば、誘電体が屈曲した場合、または誘電体に機械的応力がかかった場合には、相互接続金属がビア内で破損することがある。さらに、金属相互接続と低ｋ層間誘電体および／または低ｋ層内誘電体との間の熱膨張係数の差によって更なる応力が発生し、これがビアの破損およびチップの欠陥の一員となる。
上記の欠点を克服しようとする試みにより、さらに別の難点が生じた。例えば、図１を参照すると、厚い耐熱（refractory）金属ライナ（liner）２２を利用して低ｋ層間誘電体３５および相互接続ビア２４を補強する試みがなされている。ビア相互接続２４は、通常は、銅などの低抵抗相互接続金属で構成される。高抵抗率の耐熱金属ライナ２２は、ビア相互接続２４および配線２５、２６に使用される低抵抗の銅よりもはるかに大きな抵抗を有する。したがって、ビア開口２４内に耐熱金属を導入することにより、相互接続構造１０の抵抗が増大してしまうという欠点がある。
さらに、Ｔａなどの耐熱金属は、化学的気相堆積法で堆積させることが困難である。したがって、耐熱金属ライナ２２は、通常は、スパッタを用いて堆積させる。スパッタによる堆積では、低ｋＩＬＤ誘電体３５のビア２４の側壁に沿って金属を十分に堆積させることができない。ビア２４の側壁に沿って必要な厚さの金属を堆積させるためには、非常に厚い耐熱金属２２の層を側面上にスパッタで堆積させなければならない。耐熱金属ライナ２２を厚くすることにより、より多量の高抵抗耐熱金属がビア開口中に導入されることになる。さらに、高抵抗耐熱金属をビア開口２４内に導入することにより、ビア相互接続２４の低抵抗構成要素の直径が小さくなり、その抵抗がさらに増大する。
上記に鑑みて、複数の薄い機械的剛性誘電体層を有する低抵抗率のビア相互接続が必要とされている。
本発明の目的は、機械的剛性のある低ｋ層間誘電体層および／または低ｋ層内誘電体層を含む、低抵抗率の相互接続構造を形成する方法を提供することである。本発明の別の目的は、熱機械特性が改善された低ｋ誘電体材料を含む、剛性のある相互接続構造を提供することである。本明細書では、「低ｋ」という用語は、好ましくは約３．５未満の誘電率を有する誘電体材料を示すものとして使用している。本明細書では、「低抵抗率」という用語は、２．０μΩ・ｃｍ以下の抵抗率を示すものとして使用している。
本発明は、複数の低ｋ誘電体層を通る剛性ビア相互接続を形成する方法であって、ビア開口の側壁上に位置する１組の薄い剛性絶縁側壁スペーサによって構造剛性が得られる方法を提供するので有利である。一般に、本発明の方法は、
下側低ｋ誘電体内に位置する第１の金属線を有する下側金属配線層を準備するステップと、
下側金属配線層の上に上側低ｋ誘電体を堆積するステップと、
上側低ｋ誘電体の少なくとも一部分をエッチングして、第１の金属線への少なくとも１つのビアを形成するステップと、
上側低ｋ誘電体の少なくとも１つのビアの中に剛性誘電体側壁スペーサを形成するステップと、
上側低ｋ誘電体の少なくとも一部分の中に第２の金属線を形成するステップとを含む。
より詳細には、剛性誘電体側壁スペーサは、最初に、ビアの中および上側低ｋ誘電体の上に、共形（conformal）堆積プロセスを用いて共形な剛性誘電体ライナを堆積させることによって形成することができる。その後、異方性エッチング・プロセスで共形剛性誘電体ライナの水平表面をエッチングする。このとき、ビア側壁上の剛性誘電体ライナの残りの部分が、剛性誘電体スペーサを形成する。剛性誘電体スペーサは、ＳｉＣＨ、ＳｉＣ、ＳｉＮＨ、ＳｉＮまたはＳｉＯ２など（ただしこれらに限定されない）の任意の剛性絶縁材料で構成することができる。剛性誘電体側壁スペーサは、通常は、約１０ｎｍから約１００ｎｍの範囲の厚さを有する。「剛性」という用語は、弾性率（elasticmodulus）が１０ＧＰａ超、好ましくは５０ＧＰａ超であることを示すものとする。
一般に、上記の方法で形成される相互接続構造は、
下側低ｋ誘電体内に位置する第１の金属線を含む下側金属配線層と、
下側金属配線層の上に位置する、上側低ｋ誘電体内に位置する第２の金属線を含む上側金属配線層と、
上側低ｋ誘電体の一部分を通って下側金属配線層と上側金属配線層とを電気的に接続する複数のビアとを含み、該複数のビアは、１組の剛性誘電体側壁スペーサを含む。
より詳細には、上記相互接続構造の剛性誘電体側壁スペーサは、通常は、約１０ｎｍから約１００ｎｍの範囲の厚さを有し、ＳｉＣＨ、ＳｉＣ、ＳｉＣＯＨ、ＳｉＮＨ、ＳｉＮまたはＳｉＯ２を含むことができる。
本発明の別の態様は、低ｋ誘電体層の剛性を高め、熱機械的強度を改善した相互接続構造を形成する方法である。剛性および熱機械的強度の向上は、ビア金属と実質的に一致する熱膨張係数（ＣＴＥ:coefficient of thermal expansion）を有する剛性誘電体層によって得ることができる。一般に、本発明の方法は、
下側低ｋ誘電体内に位置する第１の金属線を有する下側金属配線層を準備するステップと、
下側金属配線層の上に機械的剛性誘電体を堆積するステップと、
機械的剛性誘電体を通して第１の金属線の一部分まで少なくとも１つのビアを形成するステップと、
上側低ｋ誘電体内に位置する、ビアを介して第１の金属線と電気的に接続された第２の金属線を有する上側金属配線層を形成するステップとを含む相互接続構造を形成する方法であって、ビアが、機械的剛性誘電体と実質的に一致する熱膨張係数を有する金属を含む。
より詳細には、機械的剛性誘電体は、ＳｉＯ２、ＳｉＣＯＨ、またはフッ素ドープ・ガラスを含むことができ、通常は約１００ｎｍから約１０００ｎｍの範囲の厚さ、好ましくは３００ｎｍの厚さを有することができる。機械的剛性誘電体は、約０．１ｐｐｍ／℃から約５．０ｐｐｍ／℃の範囲の熱膨張係数を有することができる。機械的剛性誘電体の熱膨張係数は、ビア金属の熱膨張係数と実質的に一致させることができる。ビア金属と機械的剛性誘電体の間の熱膨張係数の差を減少させることにより、ビアと機械的剛性誘電体との界面で発生する可能性のある熱機械応力を低減することができる。
一般に、上記方法で形成される相互接続構造は、
下側低ｋ誘電体内に位置する第１の金属線を含む下側金属配線層と、
下側金属配線層上に位置する機械的剛性誘電体であり、複数の金属ビアを含み、該複数の金属ビアが該機械的剛性誘電体と実質的に一致する熱膨張係数を有する機械的剛性誘電体と、
機械的剛性誘電体の上に位置する、上側低ｋ誘電体内に位置する第２の金属線を含む上側金属配線層とを含み、該複数の金属ビアは、下側金属配線層と上側金属配線層とを電気的に接続する。
詳細には、機械的剛性誘電体は、ＳｉＯ２、ＳｉＣＯＨ、またはドープしたケイ酸塩ガラス（silicate glass）を含むことができる。
以下、相互接続構造および相互接続構造を形成する方法について、本発明の添付の図面を参照しながら詳細に説明する。添付の図面では、同じ要素および対応する要素は同じ参照番号で示してあることに留意されたい。これらの図面では２層の配線層が存在するものとして示してあるが、本発明は配線層が２層のみの低抵抗相互接続構造に限定されるものではない。本発明は、上下に重なった複数の配線層を有し、ライナ材料によって低ｋ誘電体の剛性を高めている相互接続構造にも同様に有効である。
本発明は、剛性の低ｋ層間誘電体層および低ｋ層内誘電体層を貫く低抵抗ビア相互接続を提供する。本発明の１実施形態では、低ｋ誘電体内のビア開口の側壁を薄い機械的剛性ライナで裏張りすることによって、相互接続構造内の低ｋ誘電体層の剛性を高める。従来技術の方法では、高抵抗耐熱金属、すなわちＴａＮをスパッタで堆積させて、デバイス加工中に低ｋ誘電体層のビア側壁を保護し、ビア相互接続を形成する低ｋ誘電体領域を補強していた。スパッタ堆積には、スパッタ速度が遅いこと、およびビア側壁に堆積させた耐熱金属が不均一であることなどの要因による問題がある。
１実施形態では、本発明では、好ましくはＳｉＣを含む剛性誘電体ライナ１１を、プラズマ強化化学的気相堆積法で低ｋ誘電体層６のビア２４の側壁に堆積させ、その後、図２に示すようにこの剛性誘電体ライナ１１を剛性誘電体側壁スペーサ１２（その上にビア相互接続２４が形成される）に加工することによって、低ｋ誘電体相互接続領域を補強する。剛性誘電体側壁スペーサ１２は、低い相互接続の静電容量を維持しながら、低ｋ誘電体層のビア相互接続２４の領域の剛性を高める。さらに、剛性誘電体側壁スペーサ１２の堆積は化学的気相堆積法で均一に行われるので、高抵抗率の金属支持構造の堆積が不均一になるスパッタ堆積を利用した従来の方法の欠点を克服する。
図２を参照すると、相互接続構造１０は、上側低ｋ誘電体層６によって第２の金属線２５から分離された第１の金属線２６を含むことができ、第１の金属線２５と第２の金属線２６の間の電気的コンタクト（contact）は、上側低ｋ誘電体層６内の少なくとも１つのビア相互接続２４によって確立されている。ビア相互接続２４の側壁は、約１０ｎｍから約１００ｎｍ、好ましくは３０ｎｍの厚さを有する剛性誘電体側壁スペーサ１２によって補強されている。誘電体側壁スペーサ１２は、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）、または二酸化シリコン（ＳｉＯ２）で構成することができる。金属ライナ２９を利用して、ビア相互接続２４内の金属と第１の金属線２６との間の接着を強固にすることもできる。金属ライナ２９は、拡散バリヤ（diffusionbarrier）として機能することもできる。剛性誘電体側壁スペーサ１２を機械的支持体（support）として薄い低ｋ誘電体層に適用することにより、厚い金属製支持ライナは不要となる。したがって、５０ｎｍ未満、好ましくは１０ｎｍ未満の厚さの金属ライナで十分となる。次に、図２に示す相互接続構造１０を形成する方法について、図３から図１２を参照してより詳細に説明する。
図３を参照すると、第１の金属線２６を含む下側配線層３１、下側低ｋ誘電体３２、下側剛性絶縁層３３、下側エッチ・ストップ層３４、上側低ｋ誘電体層６、上側剛性誘電体層３６、上側エッチ・ストップ層７、および誘電体キャップ層３７を含む初期構造５が形成されている。
下側低ｋ誘電体３２は、化学的気相堆積法（ＣＶＤ）、プラズマ強化化学的気相堆積法（ＰＥＣＶＤ）、物理的気相堆積法（ＰＶＤ）、高密度プラズマＣＶＤ、スピン・オン・グラス式プロセスなど（ただしこれらに限定されない）、適当な堆積プロセスを用いて形成される従来の誘電体材料で構成することができる。下側低ｋ誘電体３２は、約１０ｎｍから約１０００ｎｍ、好ましくは３００ｎｍの厚さを有する低ｋ誘電体を含むことが好ましい。下側低ｋ誘電体３２の誘電率は、約３．５未満にすることができ、約１．０から約３．０の範囲であることが好ましい。
低ｋ誘電体としては、低誘電率ポリマー誘電体などの有機誘電体や、低誘電率炭素ドープ酸化物などがある。低ｋポリマー誘電体の一例としては、ＳｉＬＫ（商標）（Dow Chemical Companyの商標）がある。詳細には、ＳｉＬＫ（商標）は、約９５％の炭素を含む組成を有するＢ段階ポリマーを含むポリマー系低ｋ誘電体材料の一種である。低誘電率炭素ドープ酸化物の一例としては、ＳｉＣＯＨがある。
剛性誘電体層３３を組み込んで、その下の低ｋ誘電体層３２を補強することができる。剛性誘電体層３３は、従来の堆積技術を用いて堆積させることができ、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）および二酸化シリコン（ＳｉＯ２）で構成することができるが、炭化シリコン（ＳｉＣ）であることが最も好ましい。剛性誘電体層３３は、約５ｎｍから約１００ｎｍの厚さを有することができ、好ましくは３０ｎｍの厚さを有する。
下側エッチ・ストップ層３４は、従来の化学的気相堆積法プロセスによって、第１の金属線２６、剛性誘電体層３３および下側低ｋ誘電体３２の上に堆積させることができる。下側エッチ・ストップ層３４は、約１０ｎｍから約１００ｎｍ、好ましくは約５０ｎｍの厚さを有する窒化シリコン、酸窒化物、またはカーバイド材料、すなわち窒化シリコン（ＳｉｘＮｙ）、酸窒化シリコン（ＳｉＯｘＮｙ）、または炭化シリコン系材料（ＳｉＣｘＯｙＮｚ）で構成することができる。
上側低ｋ誘電体層６は、化学的気相堆積法（ＣＶＤ）、プラズマ強化化学的気相堆積法（ＰＥＣＶＤ）、物理的気相堆積法（ＰＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、またはスピン・オン・プロセスなど従来のプロセスを用いて、下側エッチ・ストップ層３４の上に堆積させることができる。１実施形態では、上側低ｋ誘電体３２は、約１０ｎｍから約１０００ｎｍの厚さを有することができ、好ましくは３００ｎｍの厚さを有する。上側低ｋ誘電体層６および下側低ｋ誘電体３２の材料は、同じであっても同じでなくてもよい。上側低ｋ誘電体層６は、上述のように、ＳｉＬＫ（商標）であることが好ましい。さらに、上側低ｋ誘電体層６は、約３．５未満の誘電率を有することができ、好ましくは約１．０から約３．０の誘電率を有する。
さらに図３を参照して、上側低ｋ誘電体層６の上に上側剛性誘電体層３６を配置することができる。上側剛性誘電体層３６は、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）、または二酸化シリコン（ＳｉＯ２）など（ただしこれらに限定されない）、機械的剛性誘電体材料で構成される。上側剛性誘電体層３６は、約１０ｎｍから約１００ｎｍの厚さを有することができ、好ましくは３０ｎｍの厚さを有する。上側剛性誘電体層３６および下側剛性誘電体層３３の材料は、同じであっても同じでなくてもよい。上側剛性誘電体層３６は、約３０ｎｍの厚さを有するＳｉＣで構成されることが好ましい。
上側剛性誘電体層３６を堆積させた後で、従来の化学的気相堆積法プロセスによって上側エッチ・ストップ層７を堆積させることができる。上側エッチ・ストップ層７は、約１０ｎｍから約１００ｎｍ、好ましくは約５０ｎｍの厚さを有する窒化物材料または酸窒化物材料、すなわち窒化シリコン（Ｓｉ３Ｎ４）または酸窒化シリコン（ＳｉＯｘＮｙ）で構成することができる。上側エッチ・ストップ層７は、窒化シリコン（Ｓｉ３Ｎ４）で構成することが最も好ましい。
次いで、上側エッチ・ストップ層７の上に、誘電体キャップ層３７を堆積させる。誘電体キャップ層３７は、従来の堆積法、すなわち化学的気相堆積法を用いて形成することもできるし、あるいは熱成長プロセス、すなわち熱酸化または熱窒化物形成法を用いて形成することもできる。誘電体キャップ層３７は、酸化物材料、窒化物材料または酸窒化物材料のいずれであってもよいが、二酸化シリコン（ＳｉＯ２）であることが好ましい。誘電体キャップ層３７は、約１０ｎｍから約２００ｎｍの厚さを有することができ、好ましくは５０ｎｍの厚さを有する。
さらに図３を参照して、次いで、これら初期構造５を、従来のフォトリソグラフィおよびエッチングを使用してパターン形成し、エッチングする。最初に、初期構造５の上側表面に反射防止コーティング（ＡＲＣ）９をスピン塗布し、焼成（bake）する。あるいは、反射防止コーティング（ＡＲＣ）は省略することもできる。次いで、ａ）エッチングすべき表面にフォトレジストの層を塗布し、ｂ）フォトレジスト層を放射パターンで露光し、ｃ）通常のレジスト現像液を用いて現像してフォトレジストにパターン形成をすることにより、誘電体キャップ３７のエッチングのためにパターン形成されたレジスト８を形成する。フォトレジストのパターン形成が完了すると、フォトレジストで覆われた部分は保護され、露出した領域は、保護されていない領域を除去する選択的エッチング・プロセスによって除去される。
図４を参照すると、フォトレジストのパターン形成および現像に続いて、上側エッチ・ストップ層７に対して選択的に方向性エッチング・プロセス、すなわち反応性イオン・エッチングを用いて、反射防止コーティング９および誘電体キャップ層３７の露出部分をエッチングする。次いで、従来の化学的剥離（strip）により、レジスト８を除去する。
図５を参照すると、任意選択の第２の反射防止コーティング１４の堆積に続いて、誘電体キャップ層３７の残りの部分の上に別のフォトレジスト層を堆積させる。次いで、従来のフォトリソグラフィおよび現像プロセスを用いて、フォトレジスト層からビアの形にパターン形成されたレジスト３９を形成する。ビア・パターン・レジスト３９の下にある部分は、その後のエッチング工程の間も保護されるが、露出した領域はエッチングされ、ビア・パターンがその下の層に転写される。
図６を参照すると、次いで、反応性イオン・エッチングなどの方向性エッチング・プロセスを用いて、任意選択の第２の反射防止層１４、上側エッチ・ストップ７および上側剛性誘電体層３６の露出部分を、ビア・パターン・レジスト３９および低ｋ誘電体層６に対して選択的にエッチングする。エッチング化学反応（etch chemistry）は、上側エッチ・ストップ７のＳｉ３Ｎ４および低ｋ誘電体層６のＳｉＣを選択的に除去し、ポリマー材料または炭素ドープ酸化物で構成された上側低ｋ誘電体層６は実質的にエッチングしないことが好ましい。次いで、化学的剥離プロセスにより、ビア・パターン・レジスト３９を除去する。
図７を参照すると、上側低ｋ誘電体層６の露出部分を選択的に除去する方向性エッチング・プロセス中に、誘電体キャップ層３７および上側エッチ・ストップ層７の残りの部分をハード・マスクとして使用して、低ｋ誘電体層６を通してビア・パターンを部分的に拡張する（extend）ことができる。低ｋ誘電体のエッチング・プロセスにかかる時間は、エンド・ポイント（end point）を検出することにより決定することができる。エッチング化学反応（薬品）は、誘電体キャップ３７の残りの部分のＳｉＯ２は実質的にエッチングせず、かつＳｉ３Ｎ４上側エッチ・ストップ層３４の露出部分も実質的にエッチングせずに、低ｋ誘電体層６のポリマー材料または炭素ドープ酸化物を選択的に除去できることが好ましい。好ましい実施形態では、低ｋ誘電体エッチング・プロセスの後、図７に示すように、低ｋ誘電体材料６の一部分が下側エッチ・ストップ３４の上に残る。
次に図８を参照すると、次の工程で、低ｋ誘電体層６およびキャップ誘電体層３７の残りの部分に対して選択的方向性エッチング・プロセス、すなわち反応性イオン・エッチングにより、エッチ・ストップ層７および上側剛性誘電体層３６の露出部分を除去する。このとき、キャップ誘電体層３７の残りの部分はハード・マスクとして機能する。エッチング化学反応は、ＳｉＯ２キャップ誘電体層３７の残りの部分、および上側低ｋ誘電体層６のポリマー材料または炭素ドープ酸化物の残りの部分に対して選択的に、Ｓｉ３Ｎ４上側エッチ・ストップ７の露出部分を除去し、かつＳｉＣ上側剛性誘電体層３６の露出した部分をエッチングすることが好ましい。
次に図９を参照すると、上側低ｋ誘電体６に陥凹部を形成（recess）し、第１の金属線２６の上面から下側エッチ・ストップ３４を除去する方向性エッチングの間に、第１の金属線２６の上面を露出させる。最初に、第１のエッチング化学反応を用いた方向性エッチングを利用して、上側低ｋ誘電体材料６を選択的に除去し、その下にある下側エッチ・ストップ３４を露出させることができる。その後、第２のエッチング化学反応を用いた再度の方向性エッチングにより、第１の金属線２６、誘電体キャップ３７の残りの部分および上側低ｋ誘電体層６の露出部分を実質的にエッチングすることなく、下側エッチ・ストップ３４の露出部分を選択的に除去する。あるいは、誘電体キャップ３７の残りの部分を実質的にエッチングすることなく上側低ｋ誘電体層６に陥凹部を形成し、その下にある下側エッチ・ストップ層３４を除去する単一のエッチング・プロセスの間に、第１の金属線２６の上面を露出させることもできる。
図１０を参照すると、次いで、プラズマ化学的気相堆積法を用いて、共形な剛性誘電体ライナ１１を堆積させる。あるいは、物理的気相堆積法（ＰＶＤ）、プラズマ強化化学的気相堆積法（ＰＥＣＶＤ）、高密度プラズマ化学的気相堆積法（ＨＤＰＣＶＤ）、熱化学的気相堆積法（ＴＨＣＶＤ）、および低圧化学的気相堆積法（ＬＰＣＶＤ）など（ただしこれらに限定されない）の化学的気相堆積プロセスを用いて、剛性誘電体ライナ１１を堆積させることもできる。共形剛性絶縁ライナ１１は、約１０ｎｍから約１００ｎｍの厚さを有することができ、好ましくは約３０ｎｍの厚さを有する。共形剛性誘電体ライナ１１は、図９に示す構造の垂直面および水平面の両方に均一に堆積させることができる。剛性誘電体ライナ１１は、ＳｉＣ、ＳｉＯ２、Ｓｉ３Ｎ４またはそれらの組合せにすることができる。
次に図１１を参照すると、次いで、方向性エッチング・プロセスにより、共形剛性誘電体ライナ１１の水平表面を除去する。このとき，この構造の垂直表面上に位置する共形剛性誘電体ライナ１１の残りの部分が、低ｋ誘電体層６のビア２４の側壁上に位置する剛性誘電体側壁スペーサ１２を形成する。共形剛性絶縁層１１が第１の金属線２６の水平表面から除去されて、第１の金属線２６の上側表面が露出することに留意されたい。剛性絶縁側壁スペーサ１２は、機械的に弱い低ｋ誘電体層６のビア２４の領域を補強する。さらに、剛性誘電体側壁スペーサ１２は、従来の後工程（ＢＥＯＬ）処理中に破損したり侵食されたりしないように上側低ｋ誘電体層６を保護することにも留意されたい。
代替の実施形態では、共形剛性絶縁ライナ１１を、ビア２４内および下側エッチ・ストップ３４の水平表面上に堆積させることができる。この実施形態では、共形剛性絶縁ライナ１１は、第１の金属線２６の上面から下側エッチ・ストップ層３４をエッチングする前に形成される。共形剛性絶縁層１１を堆積させた後で、選択的エッチング・プロセスを行い、剛性絶縁側壁スペーサ１２を構成する共形剛性絶縁層１１の水平表面を除去し、下側エッチ・ストップ層３４を除去して、第１の金属線２６の上側表面を露出させる。
図１２を参照すると、剛性絶縁側壁スペーサ１２の形成に続いて、第１の金属線２６の露出した上側表面および剛性絶縁側壁スペーサ１２も含めて図１１に示す構造の水平表面および垂直表面の上に、金属ライナ１３を堆積させる。金属ライナ１３は、Ｔａ、ＴａＮ、ＷまたはＷＮで構成することができる。金属ライナ１３は、約２ｎｍから約５０ｎｍの厚さを有することができ、好ましくは１０ｎｍの厚さを有する。上記の厚さを有する金属ライナ１３は、スパッタで堆積させることができる。
この実施形態では、剛性絶縁側壁スペーサ１２によって相互接続構造１０に剛性が付与される。したがって、金属ライナ１３がこの構造に剛性を付与する必要がないので、厚い金属ライナ１３を堆積させる必要もない。金属ライナ１３は、第１の金属配線層のその後に堆積させる金属に対する付着性を高めることができる。また、金属ライナ１３は、下側金属配線２６とその後に堆積させる材料との間の拡散バリヤとして働くこともできる。
金属ライナ１３の形成に続いて、金属を堆積させることによって第２の金属線２５および金属ビア１６を形成する。この金属は、銅、アルミニウム、銀、金およびそれらの合金にすることができるが、銅であることが好ましい。この金属は、スパッタまたは電気めっきで堆積させることができる、好ましくは、スパッタで銅シード層（seed layer）を形成した後で銅シード層（図示せず）の上に銅を電気めっきする２段階プロセスで、銅を堆積させる。金属堆積に続いて、この堆積させた金属を、化学機械的研磨技術または同様の平坦化方法を用いて平坦化し研磨する。上側剛性層３６まで構造を平坦化し、キャップ誘電体層３７および上側エッチ・ストップ層７の残りの部分を除去する。
本発明の別の実施形態では、図１３に示すように、機械的剛性誘電体層３５は、下側金属配線層３１と上側金属配線層４５の間に位置し、第１の金属配線層と第２の金属配線層とは、機械的剛性誘電体層３５を通って延びる相互接続ビアによって電気的に連結している。
図１３を参照すると、ビア２４の周囲の機械的剛性誘電体３５は、低ｋ誘電体層２３、３２より高い機械的強度を有する誘電体材料にすることができる。さらに、機械的剛性誘電体層３５に用いられる誘電体は、ビア２４に用いられる金属に匹敵する熱膨張係数を有することができる。好ましくは、機械的剛性誘電体層３５は、ＳｉＯ２などの酸化物、フッ化ケイ酸塩ガラスなどのドープしたケイ酸塩ガラス、またはＳｉＣＯＨなどの炭素ドープ酸化物で構成することができるが、熱膨張係数は、相互接続金属すなわち銅と一致している。
機械的剛性誘電体層３５は、図２から図１２に示す第１の実施形態の場合より大きな剛性を相互接続構造に付与することができるが、機械的剛性誘電体３５は、低ｋポリマーまたは低ｋ炭素ドープ酸化物で構成された誘電体層より大きな誘電率を有する。したがって、機械的剛性誘電体層３５は、図２から図１２に示す実施形態と比較すると、デバイスの相互接続の静電容量を増大させることがある。以下、図１３に示す相互接続構造１０を形成する方法について、図１４から図２３を参照してさらに詳細に説明する。
図１４を参照すると、第１の金属層２６、下側低ｋ誘電体３２および下側剛性絶縁層３３を含む下側配線層３１と、下側エッチ・ストップ層３４と、機械的剛性誘電体３５と、上側低ｋ誘電体２３と、上側剛性絶縁層３６と、キャップ誘電体層３７とを含む初期構造５が形成されている。
下側低ｋ誘電体３２は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、高密度プラズマＣＶＤ、またはスピン・オン・グラス・プロセスなどの適当なプロセスを用いて形成することができる。下側低ｋ誘電体３２は、約１０ｎｍから約１０００ｎｍ、好ましくは３００ｎｍの厚さを有する低ｋ誘電体で構成される。好ましくは、下側低ｋ誘電体３２は、約３．５未満、好ましくは１．０から３．０の範囲の誘電率を有する。
低ｋ誘電体としては、低誘電率ポリマー誘電体などの有機誘電体や、低誘電率炭素ドープ酸化物などがある。低ｋポリマー誘電体の一例としては、ＳｉＬＫ（商標）（Dow Chemical Companyの商標）がある。詳細には、ＳｉＬＫ（商標）は、約９５％の炭素を含む組成を有するＢ段階ポリマーを含むポリマー系低ｋ誘電体材料の一種である。低誘電率炭素ドープ酸化物の一例としては、ＳｉＣＯＨがある。
剛性誘電体層３３を組み込んで、その下の低ｋ誘電体層３２を補強することができる。剛性誘電体層３３は、従来の堆積技術を用いて堆積させることができ、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）および二酸化シリコン（ＳｉＯ２）で構成することができるが、炭化シリコン（ＳｉＣ）であることが最も好ましい。剛性誘電体層は、約１０ｎｍから約１００ｎｍの厚さを有することができ、好ましくは３０ｎｍの厚さを有する。
第１の金属層２６は、フォトレジストを塗布、フォトリソグラフィによるパターン形成、パターン現像、下側剛性誘電体層３３および下側低ｋ誘電体３２の選択的エッチング、パターン除去、金属スパッタ堆積、および平坦化を含む（ただしこれらに限定されない）従来の方法で、下側低ｋ誘電体３２内に形成することができる。第１の金属線２６は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、金（Ａｕ）および銀（Ａｇ）ならびにそれらの合金など（ただしこれらに限定されない）の従来の配線金属で構成することができる。第１の金属線は、銅で構成することが好ましい。
下側エッチ・ストップ層３４は、従来の化学的気相堆積プロセスによって第１の金属線２６、剛性誘電体層３３および下側低ｋ誘電体３２の上に堆積させることができる。下側エッチ・ストップ層３４は、約１０ｎｍから約１００ｎｍ、好ましくは約５０ｎｍの厚さを有する窒化物材料または酸窒化物材料、すなわち窒化シリコン（Ｓｉ３Ｎ４）または酸窒化シリコン（ＳｉＯｘＮｙ）で構成することができる。下側エッチ・ストップ層は、Ｓｉ３Ｎ４で構成することが好ましい。
機械的剛性誘電体３５は、従来の化学的気相堆積プロセスを用いて下側エッチ・ストップ層３４の上に形成することができるが、ここで、機械的剛性誘電体３５は、約１００ｎｍから約１０００ｎｍ、好ましくは３００ｎｍの厚さを有する。機械的剛性誘電体層３５は、ＳｉＯ２などの酸化物、フッ化ケイ酸塩ガラスなどのドープしたケイ酸塩ガラス、またはＳｉＣＯＨなどの炭素ドープ酸化物で構成することができる。あるいは、機械的剛性誘電体３５は、窒化物、酸窒化物およびその他の低ｋ誘電体など、その他の誘電体材料であってもよい。機械的剛性誘電体３５は、相互接続金属に匹敵する熱膨張係数を有することもできる。機械的剛性誘電体３５の熱膨張係数は、約０．１ｐｐｍ／℃から約５ｐｐｍ／℃の範囲とすることができ、好ましくは１ｐｐｍ／℃である。機械的剛性誘電体３５の誘電率は、２．５から約４．２の範囲とすることができ、好ましくは３．２である。
上側低ｋ誘電体層２３は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、高密度プラズマＣＶＤ、またはスピン・オン・プロセスなどの従来のプロセスを用いて機械的剛性誘電体３５上に堆積させることができる。１実施形態では、下側低ｋ誘電体３２は、約１０ｎｍから約１０００ｎｍ、好ましくは３００ｎｍの厚さを有する低ｋ誘電体で構成される。上側低ｋ誘電体層２３および下側低ｋ誘電体３２の材料は、同じであっても同じでなくてもよい。上側低ｋ誘電体層２３は、上述のように、ＳｉＬＫ（商標）で構成されることが好ましい。上側低ｋ誘電体２３は、約３．５未満、好ましくは１．０から３．０の範囲の誘電率を有する。
さらに図１４を参照すると、上側低ｋ誘電体層２３の上に上側剛性誘電体層３６を配置することができる。上側剛性誘電体層３６は、炭化シリコン（ＳｉＣ）、窒化シリコン（Ｓｉ３Ｎ４）、または二酸化シリコン（ＳｉＯ２）を含む（ただしこれらに限定されない）機械剛性絶縁層を含む。上側剛性誘電体層３６は、約１０ｎｍから約１００ｎｍの範囲の厚さを有することができ、好ましくは３０ｎｍの厚さを有する。上側剛性誘電体層３６および下側剛性誘電体層３３の材料は、同じであっても同じでなくてもよい。上側剛性誘電体層３６は、約３０ｎｍの厚さを有する炭化シリコン（ＳｉＣ）で構成されることが好ましい。
次いで、上側剛性誘電体層３６の上に誘電体キャップ層３７を堆積させる。誘電体キャップ層３７は、従来の堆積法、すなわち化学的気相堆積法を用いて形成することもできるし、あるいは熱成長プロセス、すなわち熱酸化または熱窒化物形成法を用いて形成することもできる。誘電体キャップ層３７は、酸化物材料、窒化物材料または酸窒化物材料のいずれであってもよいが、二酸化シリコン（ＳｉＯ２）であることが好ましい。誘電体キャップ層３７は、約１０ｎｍから約２００ｎｍの厚さを有することができ、好ましくは５０ｎｍの厚さを有する。
図１４を参照すると、次いで、この初期構造５を、従来のフォトリソグラフィおよびエッチング・プロセスを使用してパターン形成し、エッチングする。最初に、初期構造５の上側表面上に反射防止コーティング（ＡＲＣ）３８を形成する。あるいは、反射防止コーティング（ＡＲＣ）３８は省略することもできる。次いで、エッチングすべき表面にフォトレジストを塗布し、フォトレジスト層を放射パターンで露光し、従来のレジスト現像液を用いてこのパターンを現像することにより、ビア・パターン・レジスト３９を生成する。フォトレジストのパターン形成が完了すると、フォトレジストで覆われた部分は保護され、露出した領域は、保護されていない領域を除去する選択的エッチング・プロセスによって除去される。
図１５を参照すると、レジストのパターン形成および現像に続いて、機械的剛性誘電体３５に対して選択的に方向性エッチング・プロセス、すなわち反応性イオン・エッチングを用いて、その下にある誘電体キャップ層３７、上側剛性誘電体層３６および上側低ｋ誘電体２３の露出部分をエッチングする。エッチング・プロセスでは、当業者には既知のフッ化物エッチング液を用いることができる。次いで、従来の化学的剥離を用いて、ビア・パターン・レジスト３９を除去する。
図１６を参照すると、次の工程で、物理的気相堆積法（ＰＶＤ）、プラズマ強化化学的気相堆積法（ＰＥＣＶＤ）、高密度プラズマ化学的気相堆積法（ＨＤＰＣＶＤ）、および低圧化学的気相堆積法（ＬＰＣＶＤ）など（ただしこれらに限定されない）の化学的気相堆積法プロセスを用いて、共形な剛性ライナ２７を堆積させる。共形剛性ライナ２７は、炭化シリコン、窒化シリコン、二酸化シリコンなど（ただしこれらに限定されない）の任意の剛性絶縁材料にすることができる。共形剛性ライナ２７は、約１０ｎｍから約１００ｎｍの厚さを有することができ、好ましくは約３０ｎｍの厚さを有する。最も好ましくは、共形剛性ライナ２７は、３０ｎｍ程度の厚さを有する炭化シリコンである。
図１７を参照すると、次いで、選択的方向性エッチング、すなわち反応性イオン・エッチングにより、共形剛性ライナ２７の水平表面を除去する。このとき、共形剛性ライナ２７が、誘電体キャップ３７、上側剛性誘電体層３６および上側低ｋ誘電体２３の側壁に沿って残り、犠牲剛性側壁スペーサ２８を形成する。方向性エッチング・プロセスは、機械的剛性誘電体３５に対して選択的に行われる。エンド・ポイントを検出することにより、共形ライナ２７のエッチング中に機械的剛性誘電体３５の保全性が損なわれないようにすることができる。あるいは、エッチング・プロセスの時間を測ることもできる。
図１８を参照すると、次いで、その後に上述のように従来のフォトリソグラフィ・プロセスおよび現像プロセスでパターン形成されるフォトレジスト層から、金属線のパターンを有するレジスト４０を形成する。１実施形態では、金属線パターン・レジスト４０はその下の部分をビア・パターン・レジスト３９によって露出する初期構造５の部分よりも広く露出する。
図１９を参照すると、次いで、金属線パターン・レジスト４０をエッチング・マスクとして使用して、方向性エッチング・プロセス、すなわち反応性イオン・エッチングをもう一度行い、誘電体キャップ層３７、共形剛性ライナ２７の水平表面、および上側剛性誘電体３６の露出部分を、上側低ｋ誘電体２３に対して選択的に除去する。その上の金属線パターン・レジスト４０で保護されないこの構造の露出部分については、ＳｉＬＫ（商標）であることが好ましい上側低ｋ誘電体２３のポリマー材料はエッチングせずに誘電体キャップ層３７のＳｉＯ２、上側剛性誘電体層３６のＳｉＣおよび共形剛性ライナ２７のＳｉＣを選択的に除去するエッチング化学反応を用いて除去することが好ましい。犠牲剛性側壁スペーサ２８の垂直高さは、この方向性エッチングで低くすることができる。エッチング材料は、フッ化物（fluorinated species）を含むことができる。機械的剛性誘電体３５のオーバーエッチングを確実に防止するために、選択的エッチング・プロセスの時間を測る、またはエンド・ポイント検出を利用してエッチング・プロセスを監視することもできる。
図２０を参照すると、この金属線パターン・レジスト４０を利用して、機械的剛性誘電体３５に対して選択的方向性エッチング、すなわち反応性イオン・エッチングにより、エッチ・ストップ層３４上で止まるビア２４を形成する。このエッチング工程では、ビア・パターン・レジスト３９で最初に形成したパターンを、機械的剛性誘電体３５を通して延長することに留意されたい。１実施形態では、この方向性エッチングでは、その上の金属線パターン・レジスト４０で保護されていない機械的剛性誘電体３５から酸化物材料、すなわちＳｉＯ２を選択的に除去する。エッチング化学反応は、Ｓｉ３Ｎ４エッチ・ストップ層３４に対して選択的であることが好ましい。酸化物のエッチングに続いて追加のエッチングを行い、剛性犠牲側壁スペーサ２８を除去することもできる。
図２１を参照すると、次いで、機械的剛性誘電体３５およびエッチ・ストップ層３４に対する選択的エッチング化学反応を用いた方向性エッチングにより、上側低ｋ誘電体２３のエッチングを行う。エッチング化学反応は、機械的剛性誘電体３５のＳｉＯ２およびＳｉ３Ｎ４エッチ・ストップ層３４を実質的にエッチングすることなく低ｋ誘電体層２３のポリマー、すなわちＳｉＬＫ（商標）を除去することが好ましい。この低ｋ誘電体のエッチングの間に、金属線パターン・レジスト４０は剥離される。
図２２を参照すると、次いで、方向性エッチングを用いて、下側エッチ・ストップ・バリヤ３４の露出部分を除去する。この方向性エッチングは、このエッチ・ストップ・バリヤ３４のエッチング中にその下にある第１の金属線２６の保全性が損なわれないように、時間を測って行うことができる。このエッチ・ストップ・バリヤのエッチングでは、誘電体キャップ３７の材料すなわちＳｉＯ２、および第１の金属線２６に対して選択的なエッチング化学反応を用いることが好ましい。また、エンド・ポイント検出方法を利用して、その下の金属線２６がエッチングされないようにすることもできる。エッチ・ストップ・バリヤ３４のエッチングの終了時に、第１の金属線２６の上側表面が露出する。
次に図２３を参照すると、次いで、下側金属配線２６の露出した上面も含めて、図２２に示す構造の上面に、金属ライナ１３を堆積させる。この金属ライナ１３は、２ｎｍから約５０ｎｍの範囲の厚さ、好ましくは約５ｎｍの厚さを有する、Ｔａ、ＴａＮ、Ｗ、ＴｉＮまたはＷＮの薄層にすることができる。金属ライナ１３は、スパッタ堆積、原子層堆積、化学的気相堆積法など（ただしこれらに限定されない）、当技術分野で周知の従来の堆積プロセスを用いて堆積させることができる。この実施形態では、機械的剛性誘電体３５によって相互接続構造１０に剛性が付与される。したがって、金属ライナ１３がこの構造に剛性を付与する必要がないので、厚い金属ライナ１３を堆積させる必要もない。金属ライナ１３は、その後に堆積させる金属の、その下にある第１の金属配線２６に対する付着性を高め、かつ／またはバリヤ層として機能することができる。
次の工程で、金属ライナ１３の上に高導電性金属を堆積させる。高導電性金属は、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）およびそれらの合金を含むことができる。高導電性金属は、めっき、化学的気相堆積法、スパッタ堆積など（ただしこれらに限定されない）、当技術分野で周知の従来の金属堆積プロセスによって堆積させることができる。好ましくは、スパッタ堆積で銅シード層（図示せず）を形成した後で銅シード層の上に銅を電気めっきする２段階プロセスで、銅を堆積させる。金属堆積に続いて、この堆積させた金属を、化学機械的研磨技術または同様の平坦化方法を用いて平坦化し研磨する。その結果得られる構造は、図２３に示すように第２の金属線２５である。
好ましい実施形態に関連して、本発明について具体的に図示および説明したが、本発明の趣旨および範囲を逸脱することなく形態および詳細における前述その他の変更を加えることができることは、当業者なら理解するであろう。したがって、本発明は、説明し図示した通りの形態および詳細に限定されるものではなく、添付の特許請求の範囲によってその範囲を規定されるものとする。
厚く不均一なＴａＮライナを有する従来技術のビア相互接続を示す断面図である。 低ｋ誘電体層内に位置するビア内に剛性絶縁側壁スペーサを含む本発明の相互接続構造の１実施形態を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 図２に示す相互接続構造を形成するプロセス工程を示す断面図である。 低ｋ誘電体層を含む相互接続構造のビア領域を補強する機械的剛性誘電体を含む本発明の別の実施形態を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。 図１３に示す相互接続構造を形成するプロセス工程を示す断面図である。
符号の説明
５ 初期構造
６ 低ｋ誘電体層
７ 上側エッチ・ストップ層
８ レジスト
９ 反射防止コーティング層
１０ 相互接続構造
１１ 剛性誘電体ライナ
１２ 剛性誘電体側壁スペーサ
１３ 金属ライナ
１６ 金属ビア
２３ 上側低ｋ誘電体層
２４ ビア相互接続
２５ 第２の金属線
２６ 第１の金属線
２７ 共形剛性ライナ
２８ 犠牲剛性側壁スペーサ
３１ 下側金属配線層
３２ 低ｋ誘電体層
３３ 剛性誘電体層
３４ 下側エッチ・ストップ層
３５ 機械的剛性誘電体層
３６ 上側剛性絶縁層
３７ 誘電体キャップ層
３８ 反射防止コーティング
３９ ビア・パターン・レジスト
４０ 金属線パターン・レジスト
４５ 上側金属配線層

Claims (24)

  1. 相互接続構造を形成する方法であって、
    下側低ｋ誘電体内に位置する第１の金属線を有する下側金属配線層を準備するステップと、
    前記下側金属配線層の上に上側低ｋ誘電体を堆積するステップと、
    前記上側低ｋ誘電体の少なくとも一部分をエッチングして、前記第１の金属線への少なくとも１つのビアを形成するステップと、
    前記上側低ｋ誘電体の前記少なくとも１つのビアの中に剛性誘電体側壁スペーサを形成するステップと、
    前記上側低ｋ誘電体の前記少なくとも一部分の中に第２の金属線を形成するステップとを含む方法。
  2. 前記上側低ｋ誘電体および前記下側低ｋ誘電体が、約１．０から約３．５の範囲の誘電率を有する材料を含む、請求項１に記載の方法。
  3. 前記上側低ｋ誘電体および前記下側低ｋ誘電体が、低ｋポリマーまたは低ｋ炭素ドープ酸化物を含む、請求項１に記載の方法。
  4. 前記剛性誘電体側壁スペーサが、ＳｉＣＨ、ＳｉＣ、ＳｉＮＨ、ＳｉＮまたはＳｉＯ２を含む、請求項１に記載の方法。
  5. 剛性誘電体側壁スペーサを形成する前記ステップが、
    前記上側低ｋ誘電体の上および前記少なくとも１つのビアの中に共形剛性誘電体ライナを堆積するステップと、
    前記共形剛性誘電体ライナの水平表面をエッチングして、前記少なくとも１つのビアの垂直側壁上に位置する前記剛性誘電体スペーサを形成するステップとをさらに含む、請求項４に記載の方法。
  6. 共形剛性誘電体ライナを堆積する前記ステップが、物理的気相堆積法（ＰＶＤ）、プラズマ強化化学的気相堆積法（ＰＥＣＶＤ）、高密度プラズマ化学的気相堆積法（ＨＤＰＣＶＤ）、または低圧化学的気相堆積法（ＬＰＣＶＤ）をさらに含む、請求項５に記載の方法。
  7. 前記共形剛性誘電体ライナが、約１０ｎｍから約１００ｎｍの範囲の厚さを有する、請求項６に記載の方法。
  8. 前記共形剛性誘電体ライナの水平表面をエッチングする前記ステップが、異方性エッチング・プロセスをさらに含む、請求項７に記載の方法。
  9. 前記下側金属配線層が、前記下側低ｋ誘電体の上に堆積される剛性絶縁層をさらに含み、前記剛性絶縁層の材料が、ＳｉＣ、ＳｉＯ２およびＳｉ３Ｎ４からなる群から選択される、請求項８に記載の方法。
  10. 下側低ｋ誘電体内に位置する第１の金属線を有する下側金属配線層を準備するステップと、
    前記下側金属配線層の上に機械的剛性誘電体を堆積するステップと、
    前記機械的剛性誘電体を通して前記第１の金属線の一部分まで少なくとも１つのビアを形成するステップと、
    上側低ｋ誘電体内に位置する、前記ビアを介して前記第１の金属線と電気的に接続された第２の金属線を有する上側金属配線層を形成するステップと
    を含む相互接続構造を形成する方法であって、前記ビアが、前記機械的剛性誘電体と実質的に一致する熱膨張係数を有する金属を含む方法。
  11. 前記機械的剛性誘電体が、約０．１ｐｐｍ／℃から約５．０ｐｐｍ／℃の範囲の熱膨張係数を有する、請求項１０に記載の方法。
  12. 前記機械的剛性誘電体が、ＳｉＯ２、ＳｉＣＯＨ、またはドープしたケイ酸塩ガラスを含む、請求項１０に記載の方法。
  13. 前記機械的剛性誘電体が、約１００ｎｍから約１０００ｎｍの範囲の厚さを有する、請求項１０に記載の方法。
  14. 前記上側低ｋ誘電体および前記下側低ｋ誘電体が、約３．５未満の誘電率を有する材料を含む、請求項１０に記載の方法。
  15. 前記上側低ｋ誘電体および前記下側低ｋ誘電体が、低ｋポリマーまたは低ｋ炭素ドープ酸化物を含む、請求項１４に記載の方法。
  16. 前記低ｋポリマーが、炭素を約９５％含むＢ段階ポリマーである、請求項１５に記載の方法。
  17. 前記低ｋ炭素ドープ酸化物がＳｉＣＯＨである、請求項１５に記載の方法。
  18. 前記第２の金属線、前記第１の金属線、または前記第２の金属線と前記第１の金属線の組合せが、銅、アルミニウム、銀、金またはそれらの合金を含む、請求項１０に記載の方法。
  19. 下側低ｋ誘電体内に位置する第１の金属線を含む下側金属配線層と、
    前記下側金属配線層の上に位置する、上側低ｋ誘電体内に位置する第２の金属線を含む上側金属配線層と、
    前記上側低ｋ誘電体の一部分を通って前記下側金属配線層と前記上側金属配線層とを電気的に接続する複数のビアとを含み、前記複数のビアが１組の剛性誘電体側壁スペーサを含む、相互接続構造。
  20. 前記１組の剛性誘電体側壁スペーサが、ＳｉＣＨ、ＳｉＣ、ＳｉＮＨ、ＳｉＮまたはＳｉＯ２を含む、請求項１９に記載の相互接続構造。
  21. 前記１組の剛性誘電体側壁スペーサがそれぞれ、約１０ｎｍから約１００ｎｍの範囲の厚さを有する、請求項２０に記載の相互接続構造。
  22. 下側低ｋ誘電体内に位置する第１の金属線を含む下側金属配線層と、
    前記下側金属配線層上に位置する、複数の金属ビアを含む機械的剛性誘電体と、
    前記機械的剛性誘電体の上に位置する、上側低ｋ誘電体内に位置する第２の金属線を含む上側金属配線層とを含み、前記複数の金属ビアが前記下側金属配線層と前記上側金属配線層とを電気的に接続する、相互接続構造。
  23. 前記機械的剛性誘電体が、ＳｉＯ２、ＳｉＣＯＨ、またはドープしたケイ酸塩ガラスを含む、請求項２２に記載の相互接続構造。
  24. 前記複数の金属ビアが、前記機械的剛性誘電体と一致する熱膨張係数を有する、請求項２２に記載の相互接続構造。
JP2005003396A 2004-01-14 2005-01-11 犠牲無機ポリマ金属間誘電体を用いたダマシン配線およびビア・ライナ Expired - Fee Related JP4162241B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/707,811 US7169698B2 (en) 2004-01-14 2004-01-14 Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner

Publications (2)

Publication Number Publication Date
JP2005203779A true JP2005203779A (ja) 2005-07-28
JP4162241B2 JP4162241B2 (ja) 2008-10-08

Family

ID=34738989

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005003396A Expired - Fee Related JP4162241B2 (ja) 2004-01-14 2005-01-11 犠牲無機ポリマ金属間誘電体を用いたダマシン配線およびビア・ライナ

Country Status (3)

Country Link
US (4) US7169698B2 (ja)
JP (1) JP4162241B2 (ja)
CN (1) CN100375266C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294040A (ja) * 2007-05-22 2008-12-04 Rohm Co Ltd 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217663B2 (en) * 2005-01-18 2007-05-15 Taiwan Semiconductor Manufacturing Company Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7435676B2 (en) * 2006-01-10 2008-10-14 International Business Machines Corporation Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity
KR100880312B1 (ko) * 2006-07-25 2009-01-28 주식회사 하이닉스반도체 반도체 메모리 소자의 금속 배선 형성 방법
JP4740083B2 (ja) * 2006-10-05 2011-08-03 株式会社東芝 半導体装置、およびその製造方法
JP2009081420A (ja) * 2007-09-07 2009-04-16 Nec Electronics Corp 半導体装置の製造方法
US7709878B2 (en) * 2007-09-20 2010-05-04 United Microelectronics Corp. Capacitor structure having butting conductive layer
DE102007046846A1 (de) * 2007-09-29 2009-04-09 Advanced Micro Devices, Inc., Sunnyvale Seitenwandschutzschicht
JP5396065B2 (ja) * 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
US8105947B2 (en) * 2008-11-07 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Post etch dielectric film re-capping layer
US8597531B2 (en) 2009-04-02 2013-12-03 Infineon Technologies Ag Method for manufacturing a device on a substrate
JP2010287831A (ja) * 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
CN102148189B (zh) * 2010-02-09 2016-02-03 中芯国际集成电路制造(上海)有限公司 一种形成接触孔的方法
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
US8872344B2 (en) * 2010-06-09 2014-10-28 Texas Instruments Incorporated Conductive via structures for routing porosity and low via resistance, and processes of making
US8999179B2 (en) * 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
US8835324B2 (en) * 2011-07-01 2014-09-16 United Microelectronics Corp. Method for forming contact holes
US9059263B2 (en) 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
KR20170124621A (ko) 2011-12-20 2017-11-10 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US9105628B1 (en) * 2012-03-29 2015-08-11 Valery Dubin Through substrate via (TSuV) structures and method of making the same
US9076736B2 (en) * 2013-03-14 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device fabrication
US10170396B2 (en) * 2014-02-14 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure extending to metallization layer
US9305832B2 (en) * 2014-06-26 2016-04-05 Globalfoundries Inc. Dimension-controlled via formation processing
US9263325B1 (en) * 2014-08-20 2016-02-16 Globalfoundries Inc. Precut metal lines
US9613862B2 (en) 2015-09-02 2017-04-04 International Business Machines Corporation Chamferless via structures
US9685366B1 (en) 2016-04-21 2017-06-20 International Business Machines Corporation Forming chamferless vias using thermally decomposable porefiller
CN108122820B (zh) * 2016-11-29 2020-06-02 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US10629478B2 (en) 2017-08-22 2020-04-21 International Business Machines Corporation Dual-damascene formation with dielectric spacer and thin liner
US10777452B2 (en) 2017-09-14 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
US11367684B2 (en) * 2018-05-21 2022-06-21 Intel Corporation Recessed metal interconnects to mitigate EPE-related via shorting
CN111384237B (zh) * 2018-12-27 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
KR20210018650A (ko) 2019-08-07 2021-02-18 삼성전자주식회사 반도체 장치
US11195792B2 (en) * 2020-01-10 2021-12-07 International Business Machines Corporation Top via stack
JP7475903B2 (ja) 2020-03-10 2024-04-30 株式会社東芝 アイソレータ

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
TW383462B (en) * 1998-05-29 2000-03-01 United Semiconductor Corp Manufacturing method for via
US6043146A (en) * 1998-07-27 2000-03-28 Motorola, Inc. Process for forming a semiconductor device
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6066557A (en) * 1998-12-09 2000-05-23 Advanced Micro Devices, Inc. Method for fabricating protected copper metallization
US6211069B1 (en) * 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
US6362093B1 (en) * 1999-08-20 2002-03-26 Taiwan Semiconductor Manufacturing Company Dual damascene method employing sacrificial via fill layer
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6858937B2 (en) * 2000-03-02 2005-02-22 Micron Technology, Inc. Backend metallization method and device obtained therefrom
US6444557B1 (en) * 2000-03-14 2002-09-03 International Business Machines Corporation Method of forming a damascene structure using a sacrificial conductive layer
TW486801B (en) * 2000-04-07 2002-05-11 Taiwan Semiconductor Mfg Method of fabricating dual damascene structure
US6380078B1 (en) * 2000-05-11 2002-04-30 Conexant Systems, Inc. Method for fabrication of damascene interconnects and related structures
US6380084B1 (en) * 2000-10-02 2002-04-30 Chartered Semiconductor Manufacturing Inc. Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
CN1163956C (zh) * 2000-10-30 2004-08-25 联华电子股份有限公司 形成多重内连线与内金属介电质的连接构造的改良方法
TW471134B (en) * 2001-02-27 2002-01-01 United Microelectronics Corp Manufacturing method for multilevel interconnects
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
US6492270B1 (en) * 2001-03-19 2002-12-10 Taiwan Semiconductor Manufacturing Company Method for forming copper dual damascene
US7132363B2 (en) * 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US20020197852A1 (en) * 2001-06-21 2002-12-26 Ming-Shi Yeh Method of fabricating a barrier layer with high tensile strength
US6410426B1 (en) * 2001-07-09 2002-06-25 Texas Instruments Incorporated Damascene cap layer process for integrated circuit interconnects
US20030060037A1 (en) * 2001-09-27 2003-03-27 Joseph Wu Method of manufacturing trench conductor line
US6440840B1 (en) * 2002-01-25 2002-08-27 Taiwan Semiconductor Manufactoring Company Damascene process to eliminate copper defects during chemical-mechanical polishing (CMP) for making electrical interconnections on integrated circuits
US6812140B2 (en) * 2002-03-26 2004-11-02 Winbond Electronics Corporation Method for contact profile improvement
TWI278962B (en) * 2002-04-12 2007-04-11 Hitachi Ltd Semiconductor device
JP4052868B2 (ja) * 2002-04-26 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4159824B2 (ja) * 2002-08-19 2008-10-01 富士通株式会社 半導体装置及びその製造方法
US7727892B2 (en) * 2002-09-25 2010-06-01 Intel Corporation Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
DE10250889B4 (de) * 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US6974768B1 (en) * 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US6958540B2 (en) * 2003-06-23 2005-10-25 International Business Machines Corporation Dual damascene interconnect structures having different materials for line and via conductors
US6987059B1 (en) * 2003-08-14 2006-01-17 Lsi Logic Corporation Method and structure for creating ultra low resistance damascene copper wiring
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect
US7176571B2 (en) * 2004-01-08 2007-02-13 Taiwan Semiconductor Manufacturing Company Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US7052932B2 (en) * 2004-02-24 2006-05-30 Chartered Semiconductor Manufacturing Ltd. Oxygen doped SiC for Cu barrier and etch stop layer in dual damascene fabrication
KR100641362B1 (ko) * 2005-01-13 2006-10-31 삼성전자주식회사 이중 확산방지막을 갖는 배선구조 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294040A (ja) * 2007-05-22 2008-12-04 Rohm Co Ltd 半導体装置

Also Published As

Publication number Publication date
US7288475B2 (en) 2007-10-30
US20070087551A1 (en) 2007-04-19
US7847409B2 (en) 2010-12-07
US8053901B2 (en) 2011-11-08
US20110042826A1 (en) 2011-02-24
CN100375266C (zh) 2008-03-12
US20080036092A1 (en) 2008-02-14
CN1641856A (zh) 2005-07-20
US7169698B2 (en) 2007-01-30
US20050153505A1 (en) 2005-07-14
JP4162241B2 (ja) 2008-10-08

Similar Documents

Publication Publication Date Title
JP4162241B2 (ja) 犠牲無機ポリマ金属間誘電体を用いたダマシン配線およびビア・ライナ
US6187672B1 (en) Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US7541276B2 (en) Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
US7300867B2 (en) Dual damascene interconnect structures having different materials for line and via conductors
JP4169150B2 (ja) 犠牲ハードマスクを用いて金属パターンを形成する方法
JP4486303B2 (ja) 半導体装置の相互接続構造においてバイアとトレンチの間に生じ得るミスアライメントに起因する影響を回避するための方法
US6657304B1 (en) Conformal barrier liner in an integrated circuit interconnect
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US8110342B2 (en) Method for forming an opening
US20070085209A1 (en) Anchored damascene structures
US20070001306A1 (en) Dual damascene interconnect in hybrid dielectric
US7202162B2 (en) Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US20150318207A1 (en) Back-end-of-line (beol) interconnect structure
US6339029B1 (en) Method to form copper interconnects
US7169701B2 (en) Dual damascene trench formation to avoid low-K dielectric damage
US7662711B2 (en) Method of forming dual damascene pattern
US8048799B2 (en) Method for forming copper wiring in semiconductor device
US7459388B2 (en) Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
JP2004296620A (ja) 半導体装置の製造方法
KR100702803B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080514

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080514

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20080514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080717

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20080717

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080718

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110801

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4162241

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120801

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130801

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees