JP2006523954A - 超小型電子相互接続構造の多層キャップ障壁 - Google Patents

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Abstract

【課題】超小型電子相互接続構造の多層キャップ障壁を提供すること。
【解決手段】本明細書には、少なくとも1つの低kサブレイヤと少なくとも1つの空気障壁サブレイヤとを有する低k多層誘電拡散障壁層を有する構造が記載される。多層誘電拡散障壁層は金属の拡散に対する障壁であり、かつ空気の透過に対する障壁である。この構造の生成に関連した方法および組成物も記載される。これらの低k多層誘電拡散障壁層を利用する利点は、導電性金属フィーチャ間のキャパシタンスの低下によるチップ性能の増大、および多層誘電拡散障壁層が空気を通さず金属拡散を防ぐことによる信頼性の増大である。

Description

本発明は、低い合成誘電率(composite dielectric constant)を有し、金属の拡散および空気の透過に対する障壁特性を有する多層キャップ障壁層の利用に関する。より詳細には本発明は、集積回路および超小型電子デバイスの一部である金属相互接続構造における多層キャップ障壁層の使用に関する。本発明によって提供される第1の利点は、チップ全体の性能向上をもたらす導電性金属フィーチャ間、例えば銅線間のキャパシタンスの低減である。利用のための方法、組成物、および障壁膜を実現する構造も記載される。
集積回路および超小型電子デバイスの一部である金属相互接続構造中の金属の拡散障壁として機能する材料の利用は一般に、低k層間誘電体が金属拡散を妨げないときに信頼性の高いデバイスを生み出すために必要となる。相互接続構造中のこれらの材料の配置は、材料の品質および材料が付着され処理される手段によって異なり、これらの品質および手段に左右される。相互接続構造では一般に、金属からなる障壁層と誘電体からなる障壁層の両方が利用される。
例えばタンタル、タングステン、ルテニウム、窒化タンタル、窒化チタン、TiSiNなどを含む、金属からなる拡散障壁層および金属を含む材料からなる拡散障壁層がしばしばライナとして用いられ、これらはそれによって金属導電性構造と共形の界面を形成する。これらの材料は通常、化学蒸着(CVD)、プラズマ化学蒸着(PECVD)、原子層付着(ALD:atomic layer deposition)、スパッタリング、熱蒸着および他の関連方法によって付着される。これらの材料を障壁層として利用するためには、金属障壁層が導電性金属線と共形でなければならず、この金属障壁層を、金属線間の導電経路として機能すると考えられるブランケット層として配置することはできない。これらの障壁層に対する1つの制限基準は、導電性金属線の抵抗率に対するそれらの寄与が極端に大きくてはならないことであり、さもなければ、導電性金属構造の総抵抗の増大によって性能が低下するであろう。
超小型電子デバイスでは、例えば窒化シリコン、炭化シリコンおよび炭窒化シリコンを含む誘電体からなる拡散障壁層も利用される。これらの材料は通常、化学蒸着(CVD)法およびプラズマ化学蒸着(PECVD)法によって付着され、これらの材料は、連続膜、例えばキャップ障壁層として付着させることができる。金属からなる拡散障壁層とは違い、この誘電層はブランケット膜として付着させることができ、導電性金属線間に配置することができる。そうすることでこれらの誘電層は金属線間のキャパシタンスに寄与する。これらの系の制約は、金属線間の有効誘電率の相当な増大をもたらし、デバイス性能の低下につながるその比較的に高い誘電率(k=4.5〜7)である。これらの障壁層の膜厚を薄くすることによって有効誘電率を低下させることができるが、厚さが不十分な層は信頼性に欠けることがあり、にもかかわらずこのような層は有効誘電率に対する重大な寄与を有する可能性がある。
スピン・コーティングまたは他の溶媒ベースの方法によって生み出され銅の拡散を妨げる障壁層膜も提案されている。これらの系は、高温で硬化させて、400℃超の温度に対して熱的に安定な架橋された堅い系を生み出すことができる重合体である。これらの多くの系の第1の利点は、これらの材料が示す低い誘電率であり、誘電率2.6が測定されている。このような系の例には、ポリシラザン、ポリカルボシラン、ポリシルセスキアザン、ポリカルボシラザンなどが含まれる。
銅拡散障壁特性に加え、空気の透過に対する障壁特性は障壁層膜にとって非常に望ましい。障壁層膜を通した空気の透過は、不都合な導電性金属フィーチャの酸化につながり、信頼性または性能あるいはその両方の低下をもたらす。CVDおよび関連法によって付着させたいくつかの誘電銅拡散障壁は、それらの高い密度に起因する空気障壁特性を示すことが観察されている。しかし、溶媒ベースの方法によって適用された低k銅拡散障壁の多くは、かなりの空隙または自由体積部分を含むことができるその比較的開いた構造のため、空気の透過に対して障壁の役目を果たさない。
本発明は、低い誘電率を有し、金属の拡散および空気の透過に対して障壁の働きをする多層誘電拡散障壁層を含む相互接続構造を提供することを目的とする。
本発明の多層誘電拡散障壁層は複数のサブレイヤ(sublayer)からなり、少なくとも1つの空気障壁サブレイヤが、CVDまたは関連プロセスによって付着させた誘電体であり、少なくとも1つの低kサブレイヤが、溶媒ベースの方法によって付着させた障壁誘電体である。両方のタイプの誘電体を利用する利点は、多層誘電拡散障壁層が、CVDによって付着させた障壁誘電体よりもかなり低い合成誘電率を示し、同時に、溶媒付着低k障壁誘電体単独では得ることができない空気の透過に対する障壁特性を維持する点である。
本発明は、金属相互接続構造を利用する、例えば高速マイクロプロセッサ、特定用途向けIC(ASIC)およびメモリ記憶装置を含む任意の超小型電子デバイスで使用することができる。導電性金属線間のキャパシタンスの低下によって性能が向上し、同時に信頼できる構造の生成に資する特性を維持した超小型電子デバイスが得られるので、本発明の多層誘電拡散障壁層の利用は、従来技術の方法に比べて極めて有利である。
本発明の構造は、基板上に形成された少なくとも1つの導電性金属フィーチャからなることができ、基板はさらに、導電性金属フィーチャを取り囲む少なくとも1つの絶縁層を含むことができる。この絶縁層は、少なくとも1つの導電性金属フィーチャの下面、上面および側面を取り囲むことができる。本発明の構造はさらに、この絶縁層と少なくとも1つの導電性金属フィーチャの間の少なくとも1つの界面に配置された少なくとも1つの導電性障壁層を含むことができる。この少なくとも1つの導電性金属フィーチャと絶縁層の組合せを繰り返して、マルチレベル相互接続スタックを形成することができる。
この構造は、超小型電子デバイスを含むシリコン・ウェハ、セラミック・チップ・キャリヤ、有機チップ・キャリア、ガラス基板、ガリウムヒ素ウェハ、炭化シリコン・ウェハ、ガリウム・ウェハおよび他の半導体ウェハのうちの1つとすることができる。
基板は、電子デバイスを含むシリコン・ウェハとすることができる。この基板は、部分的にまたはその全体が、Si、SiO、SiGe、Ge、Ga、GaAs、Hg、HgTd、InP、In、Alあるいは他の実質的な無機または有機半導体材料からなる。
本発明の第1の実施形態では、金属拡散障壁特性を示す2つ以上の誘電サブレイヤからなる多層誘電拡散障壁層を含む相互接続構造が記述される。これらのサブレイヤの少なくとも1つのサブレイヤは、空気の拡散に対して不透過性のCVD付着誘電体とすることができる空気障壁サブレイヤである。これらのサブレイヤの少なくとも1つの他のサブレイヤは、溶媒ベースの任意の方法(例えばスピン・コーティング)によって適用された3.0未満の誘電率を有する低kサブレイヤである。この低kサブレイヤは、空気障壁サブレイヤの上または下あるいは上下に配置することができる。任意選択で、多層誘電拡散障壁層の任意の界面またはサブレイヤ間の界面に接着促進剤を適用してもよい。
第1の実施形態の第1の例では、多層誘電拡散障壁層がキャップ障壁層として利用される。相互接続構造の残りの誘電体は、バイア・レベル誘電体、ライン・レベル誘電体(バイア・レベル誘電体と同一の組成とすることができる)、任意選択のハードマスク層、および任意選択の埋込みエッチング・ストップ層からなることができる。
第1の実施形態の第2の例では、多層誘電拡散障壁層が、キャップ障壁層およびバイア・レベル誘電体として同時に利用される。相互接続構造の残りの誘電体は、ライン・レベル誘電体、任意選択のハードマスク層、および任意選択の埋込みエッチング・ストップ層からなることができる。
第1の実施形態の第3の例では、多層誘電拡散障壁層がキャップ障壁層として利用され、多層誘電拡散障壁層が、金属線の下のバイア・レベル誘電体が他の領域の誘電体とは化学的に異なる少なくとも2つの誘電体からなる層間誘電体を有する相互接続構造の上にある。
本発明の多層誘電拡散障壁層は、4.0未満の合成誘電率を有し、金属の拡散を妨げ、空気の透過に対する障壁の役目を果たし、400℃超の温度に対して熱的に安定である。本発明の多層誘電拡散障壁層はさらに、誘電率をさらに低下させるポロシティ(porosity)を含むことができる。ポロシティは、重合体とすることができる犠牲部分の除去によって生み出すことができる。ポロシティは、高沸点溶媒の除去を含むプロセスによって生み出すこともできる。ポロシティは、0.5〜20ナノメートルのサイズ・スケールおよび独立気泡(closedcell)の形態を有することができる。
本発明の第2の実施形態では、多層誘電拡散障壁層を生み出す方法が記述される。本発明の多層誘電拡散障壁層は、露出した金属および誘電体フィーチャを有する相互接続構造の上に生み出される。次いで、化学蒸着(または関連法)あるいは溶媒ベースのプロセス(例えばスピン・コーティング)によって、それぞれのサブレイヤを付着させる。それぞれの付着ステップの後、後続のサブレイヤを付着させる前に、この膜を高温(100℃〜500℃)でアニールし、電子ビームに暴露し、または紫外光を照射し、あるいはこれらを組み合わせて実施することができる。任意選択で、多層誘電拡散障壁層の任意の界面、またはサブレイヤ間の界面に接着促進剤を適用してもよい。
本発明の第3の実施形態では、多層誘電拡散障壁層、そのサブレイヤ、およびこれらの層を生み出すために使用される前駆物質の組成が記述される。化学蒸着ベースのプロセスによって少なくとも1つの空気障壁サブレイヤが生み出され、このプロセスによって空気障壁サブレイヤは窒化シリコン、炭窒化シリコン、または全体組成Siを有する誘電体からなる。ただし0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である。溶液に溶解させた重合体プレセラミック前駆物質(polymeric preceramic precursor)を利用する溶媒ベースの方法によって、少なくとも1つの他のサブレイヤが付着される。膜形成の後、重合体プレセラミック前駆物質は、全体組成Siを有する不溶性の低kサブレイヤに転化される。ただし0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である。
本発明の他の目的、利点および特徴、ならびに追加の目的、利点および特徴は、以下の明細書および添付図面を参照することによって理解されるであろう。図面中、同様の部分には同様の符号が付されている。
本発明の第1の実施形態に従って、少なくとも1つの導電性金属フィーチャを含み、さらに、ライン・レベル誘電体とバイア・レベル誘電体とからなり導電性金属フィーチャを取り囲む層間誘電層を含む相互接続構造を説明する。それによって金属の拡散および空気の透過に対する障壁である多層誘電拡散障壁層を含む相互接続構造が提供される。
本発明の多層誘電拡散障壁層は4.0未満の合成誘電率を有し、300℃を超える温度で熱的に安定であり、10から500nmの厚さを有し、少なくとも2つのサブレイヤからなり、少なくとも1つのサブレイヤが空気障壁サブレイヤであり、少なくとも1つの他のサブレイヤが低kサブレイヤである。本発明の多層誘電拡散障壁層は、例えば空気障壁サブレイヤの上に低kサブレイヤがある2重層、低kサブレイヤの上に空気障壁サブレイヤがある2重層、または2つの低kサブレイヤ間に空気障壁サブレイヤが配置された3重層を含む、様々な構成をとることができる。
空気障壁サブレイヤは、空気を通さず、3.4〜7.2の誘電率を有し、5から100nmの厚さを有し、金属拡散に対する障壁であってもよく、例えば化学蒸着、プラズマ化学蒸着、物理蒸着または任意の関連プロセスを含む蒸着ベースのプロセスによって付着された誘電体である。空気障壁サブレイヤは、組成Siを有し、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である誘電体とすることができる。空気障壁サブレイヤの例には、例えば窒化シリコン、炭窒化シリコン、酸窒化シリコン、二酸化シリコン、炭化シリコンおよびフッ化ガラスが含まれる。
低kサブレイヤは、3.3未満の誘電率を有し、金属の拡散に対する障壁であり、5から500nmの厚さを有し、スピン・コーティング、スプレー・コーティング、スキャン・コーティングおよびディップ・コーティングを含む、これらの方法に限定されない溶媒ベースの方法によって生み出された誘電体である。低kサブレイヤは、Siからなり、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である誘電体とすることができる。低kサブレイヤはポロシティを含むことができ、このポロシティは、0.5〜20nmのサイズ・スケールおよび独立気泡の形態を有することができる。
本発明の相互接続構造はさらに少なくとも1つの低誘電率材料からなる。この低誘電率材料は、例えばポリシロキサン、ポリシルセスキオキサン、ポリアリーレン、ポリ(アリーレンエーテル)などのスピンオン系、または組成Siを有することができ、0.05≦v≦0.8、0≦w≦0.9、0.05≦x≦0.8、0≦y≦0.8、0.05≦z≦0.8、v+w+x+y+z=1である、蒸着法によって生み出された誘電膜を含む当技術分野で知られている任意の誘電体とすることができる。さらに、この本発明の低誘電率材料は多孔質材料とすることができる。最後に、この低誘電率材料は空気または不活性ガスとすることができる。
これに加えて、本発明の相互接続構造はさらに、銅、銀、金、アルミニウムおよびこれらの合金からなることができる導電性金属フィーチャからなる。この導電性金属線は、相互接続構造のエレクトロマイグレーション特性を低減させる、コバルト、タングステン、リンおよびこれらの組合せを含む組成物からなることができる金属を上面に有することができる。この導電性金属線は、金属線の酸化する傾向を低減させる部分を上面に有することができる。このような部分の例には、ベンゾトリアゾール、アミン、アミド、イミド、チオエステル、チオエーテル、尿素、ウレタン、ニトリル、イソシアナート、チオール、スルホン、ホスフィン、ホスフィンオキシド、ホスホンイミド、ピリジン、イミダゾール、イミド、オキサゾール、ベンゾオキサゾール、チアゾール、ピラゾール、トリアゾール、チオフェン、オキサジアゾール、チアジン、チアゾール、キノキサリン、ベンゾイミダール、オキシインドールおよびインドリンが含まれる。
その上、本発明の相互接続構造はさらに、金属拡散を防ぐために使用されるライニング金属含有障壁層からなる。ライニング金属含有障壁層は、タンタル、窒化タンタル、タングステン、チタン、窒化チタン、ルテニウム、TiSiNおよびこれらの組合せからなることができる。
最後に、本発明の構造中に任意選択のハードマスク誘電層および誘電エッチング・ストップ層が存在してもよい。このような誘電材料の例示的な例には、ポリシロキサン、ポリシルセスキオキサン、または組成Siを有する任意のCVD付着誘電体が含まれ、0.05≦v≦0.8、0≦w≦0.9、0.05≦x≦0.8、0≦y≦0.8、0.05≦z≦0.8、v+w+x+y+z=1である。
図1を参照すると、それぞれがバイア・レベル1100とライン・レベル1200とからなることができる複数のレベル1000からなる、第1の実施形態の相互接続構造40の一例が示されている。この相互接続構造はこの構造を横切る導電性金属フィーチャ33を含み、導電性金属フィーチャ33はライニング金属含有障壁34との界面を有することができる。導電性金属フィーチャおよびライニング金属含有障壁は誘電体によって取り囲まれている。バイア・レベルの誘電体は低誘電率材料32と本発明の多層誘電拡散障壁層39とを含み、多層誘電拡散障壁層39は少なくとも2つのサブレイヤ、すなわち空気障壁サブレイヤ36と低kサブレイヤ38とからなる。ライン・レベル1200の誘電体は、低誘電率材料31と任意選択のハードマスク誘電体41とを含む。任意選択で、バイア・レベル低誘電率材料とライン・レベル低誘電率材料(32と31)の間に誘電エッチング・ストップ層37を配置してもよい。バイア・レベル低誘電率材料とライン・レベル低誘電率材料(それぞれ32、31)の組成は同一でも、または化学的に異なっていてもよい。
図2を参照すると、それぞれがバイア・レベル1100とライン・レベル1200とからなることができる複数のレベル1000からなる、第1の実施形態の他の相互接続構造40の一例が示されている。この相互接続構造はこの構造を横切る導電性金属フィーチャ33を含み、導電性金属フィーチャ33はライニング金属含有障壁34との界面を有することができる。導電性金属フィーチャおよびライニング金属含有障壁は誘電体によって取り囲まれている。バイア・レベルの誘電体は本発明の多層誘電拡散障壁層39を含み、多層誘電拡散障壁層39は少なくとも2つのサブレイヤ、すなわち空気障壁サブレイヤ36と低kサブレイヤ38とからなる。ライン・レベルの誘電体は、低誘電率材料31と任意選択のハードマスク誘電体41とを含む。任意選択で、ライン・レベルの低誘電率材料31と多層誘電拡散障壁層39の間に誘電エッチング・ストップ層37を配置してもよい。
図3を参照すると、それぞれがバイア・レベル1100とライン・レベル1200とからなることができる複数のレベル1000からなる、第1の実施形態の相互接続構造40の他の例が示されている。この相互接続構造はこの構造を横切る導電性金属フィーチャ33を含み、導電性金属フィーチャ33はライニング金属含有障壁34との界面を有することができる。導電性金属フィーチャおよびライニング金属含有障壁は誘電体によって取り囲まれている。ライン・レベルの誘電体は低誘電率材料43を含む。バイア・レベルの誘電体は、導電性金属線の直下以外の領域にある同一の低誘電率材料43と、導電性金属線の下に存在する化学的に異なる低誘電率材料42と、本発明の多層誘電拡散障壁層とを含む。任意選択で、低誘電率材料42とその上にあるライニング金属含有障壁34との間に誘電エッチング・ストップ層37を配置することができる。
多層誘電拡散障壁層とその上の誘電層との間、または多層誘電拡散障壁層とその下の誘電層との間、あるいは多層誘電拡散障壁層とその上下の誘電層との間に、接着促進剤が存在してもよい。さらに、多層誘電拡散障壁層のサブレイヤ間に接着促進剤が存在してもよい。接着促進剤は、Siからなるグループから選択することができ、Lは、ヒドロキシ、メトキシ、エトキシ、アセトキシ、アルコキシ、カルボキシ、アミン、ハロゲンからなるグループから選択され、Rは、水素化物、メチル、エチル、ビニルおよびフェニル(任意のアルキルまたはアリール)からなるグループから選択され、aは0.25から0.5、bは0.1から0.8、cは0から0.7であり、和a+b+cは1である。本発明において使用することができる接着促進剤の例には、ヘキサメチルジシラザン、ビニルトリアセトキシシラン、アミノプロピルトリメトキシシランおよびビニルトリメトキシシランが含まれる。
本発明の第2の実施形態に従って、多層誘電拡散障壁層を生み出す方法であって、溶媒ベースの方法によって重合体プレセラミック前駆物質のコーティングを適用すること、この重合体プレセラミック前駆物質を低kサブレイヤに転化させること、および空気障壁サブレイヤのコーティングを適用することを含む方法を説明する。
この溶媒ベースの方法は、溶液から重合体プレセラミック前駆物質を付着させて膜を生み出すために使用され、当技術分野で知られている任意のプロセスによって実行することができ、この方法は、スピン・コーティング、スプレー・コーティング、スキャン・コーティングおよびディップ・コーティングのうちの1つとすることができる。重合体プレセラミック前駆物質膜の低kサブレイヤへの転化は、例えば熱硬化、電子照射、イオン照射、および紫外光もしくは可視光またはその両方を用いた照射を含む適当な任意のプロセスのうちの1つあるいはこれらのプロセスの組合せの使用によって実行される。熱硬化は、不活性雰囲気下で、または400℃超の温度で、あるいはこの両方の条件で実行することができる。重合体プレセラミック前駆物質の低kサブレイヤへの転化中に架橋機構が働く可能性がある。
低kサブレイヤ中にポロシティを生み出すために使用される方法を利用することができる。ポロシティは、重合体プレセラミック前駆物質を含む溶液に犠牲部分を共溶解する(to codissolve)ことによって形成することができる。犠牲部分は、重合体プレセラミック前駆物質の低kサブレイヤへの転化時に低分子量の副生物に分解し、膜から放出される重合体材料とすることができる。あるいはポロシティは、重合体プレセラミック前駆物質の低kサブレイヤへの転化中に膜から放出される高沸点溶媒を利用する方法によって生み出すこともできる。
空気障壁サブレイヤは、例えば化学蒸着、プラズマ化学蒸着および物理蒸着を含む当技術分野で知られている蒸気ベースの任意の付着プロセスによって適用される。この空気障壁サブレイヤを、例えば熱硬化、電子照射、イオン照射、および紫外光もしくは可視光またはその両方を用いた照射を含む適当な任意のプロセスのうちの1つあるいはこれらのプロセスの組合せの使用によってアニールしてもよい。熱硬化は、不活性雰囲気下で、または400℃超の温度で、あるいはこの両方の条件で実行することができる。アニール・プロセス中に空気障壁サブレイヤの更なる高密度化が生じる可能性がある。
空気障壁サブレイヤのアニールと重合体プレセラミック前駆物質の低kサブレイヤへの転化は同時に実行することができる。さらに、これらのアニール・ステップを、低誘電率材料、ハードマスクまたは埋込みエッチング・ストップあるいはこれらの任意の組合せを含む他の層のアニール・プロセスと同時に実施することもできる。
他のサブレイヤへのサブレイヤの接着および隣接する層へのサブレイヤの接着を強化するために多数のステップを適用することができる。一例は、前述の接着促進剤の使用である。任意のサブレイヤの付着前または付着後に接着促進剤を基板上に適用することができる。低kサブレイヤに対しては、重合体プレセラミック前駆物質を含む溶液に接着促進剤を共溶解し、この溶液の適用中または重合体プレセラミック前駆物質の低kサブレイヤへの転化中に、接着促進剤を膜界面に偏析させることができる。あるいは、重合体プレセラミック前駆物質の低kサブレイヤへの転化の前に、重合体プレセラミック前駆物質からなる膜に接着促進剤を適用してもよい。最後に、露出した膜の表面を改変し接着を強化するために、反応性プラズマを使用するドライ・エッチング・プロセスを、任意のサブレイヤ、サブレイヤの下の層および重合体プレセラミック前駆物質からなる膜に適用することができる。
さらに、他のプロセスの残留化学物質をクリーニングないし除去するために使用される方法を、多層誘電拡散障壁層の付着の前に基板に適用することができる。このクリーニングは、酸、塩基または有機溶媒、あるいはこれらの任意の組合せに基板を暴露することを含むことができる。このクリーニングはさらにドライ・エッチング・プロセスを含むことができる。
本発明の第3の実施形態に従って、溶媒ベースの方法によって低kサブレイヤを適用するための溶媒と、低kサブレイヤに転化される重合体プレセラミック前駆物質と、空気障壁サブレイヤとを有する多層誘電拡散障壁層を生み出すための組成物を説明する。
重合体プレセラミック前駆物質はシリコンを含む系とすることができ、重合体プレセラミック前駆物質は以下のものからなることができる:ポリシラザン、ポリカルボシラン、ポリシラシラザン、ポリシラン、ポリシラカルボシラン、ポリシロキサザン、ポリカルボシラザン、ポリシリルカルボジイミド、ポリシルセスキアザンおよびポリシラカルボシラザン。非常に好ましい重合体前駆物質は、ポリ尿素メチルビニルシラザン(KiON)である。重合体プレセラミック前駆物質は、ポリシロキサンまたはポリシルセスキオキサンのある成分を含むことができる。重合体プレセラミック前駆物質は、主鎖に結合した、ヒドリド、ビニル、アリル、アルコキシ、シリルおよびアルキル基を含むペンダント官能基を有することができる。重合体プレセラミック前駆物質は、アミン、アミド、イミド、チオエステル、チオエーテル、尿素、ウレタン、窒化物、イソシアナート、チオール、スルホン、ホスフィン、ホスフィンオキシド、ホスホンイミド、ベンゾトリアゾール、ピリジン、イミダゾール、イミド、オキサゾール、ベンゾオキサゾール、チアゾール、ピラゾール、トリアゾール、チオフェン、オキサジアゾール、チアジン、チアゾール、キノキサリン、ベンゾイミダゾール、オキシインドールおよびインドリンを含む、金属結合特性を有してもよい、主鎖に結合したペンダント官能基を有することができる。重合体プレセラミック前駆物質の分子量は500から1,000,000ダルトンとすることができる。重合体プレセラミック前駆物質は単独重合体、ランダム共重合体、ブロック共重合体またはポリマー・ブレンドとすることができ、線状、網目、分枝および樹状(dendrimeric)を含む任意の鎖構造を有することができる。重合体プレセラミック前駆物質は組成Siを有することができ、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である。
この溶媒ベースの方法は、有機溶媒に溶解させた重合体プレセラミック前駆物質の溶液を含む。有機溶媒は、以下の溶媒のうちの1つまたは組合せとすることができる:プロピレングリコールモノメチルエーテルアセタート(PGMEA)、プロピレングリコールモノメチルエーテル(PGME)、トルエン、キシレン、アニソール、メシチレン、ブチロラクトン、シクロヘキサノン、ヘキサノン、乳酸エチルおよびヘプタノン。この溶液は、均一性の高い膜を生み出すために重合体プレセラミック前駆物質と共溶解させたアンチストライエーション剤(antistriationagent)を含むことができる。アンチストライエーション剤の量は、重合体プレセラミック前駆物質を含む溶液の1%未満とすることができる。重合体プレセラミック前駆物質を含む溶液にはさらに接着促進剤を共溶解させてもよい。接着促進剤は、Siからなるグループから選択することができ、Lは、ヒドロキシ、メトキシ、エトキシ、アセトキシ、アルコキシ、カルボキシ、アミン、ハロゲンからなるグループから選択され、Rは、水素化物、メチル、エチル、ビニルおよびフェニル(任意のアルキルまたはアリール)からなるグループから選択され、aは0.25から0.5、bは0.1から0.8、cは0から0.7であり、和a+b+cは1である。接着促進剤は、ヘキサメチルジシラザン、ビニルトリアセトキシシラン、アミノプロピルトリメトキシシラン、ビニルトリメトキシシランおよびこれらの組合せとすることができる。接着促進剤は、重合体プレセラミック前駆物質を含む溶液の2%未満とすることができる。
重合体プレセラミック前駆物質を含む溶液に、ポロシティを生み出すための犠牲部分を共溶解させてもよい。この犠牲部分は、重合体プレセラミック前駆物質の低kサブレイヤへの転化中に低分子量の副生物に分解し、膜から放出される犠牲ポリマー材料とすることができる。犠牲ポリマー材料は、以下のうちの1つ、これらの組合せまたはこれらの共重合体とすることができる:ポリ(スチレン)、ポリ(エステル)、ポリ(メタクリラート)、ポリ(アクリラート)、ポリ(グリコール)、ポリ(アミド)およびポリ(ノルボルネン)。犠牲部分は高沸点溶媒とすることができる。
重合体プレセラミック前駆物質の低kサブレイヤへの転化後、低kサブレイヤは組成Siを有することができ、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である。低kサブレイヤのより好ましい組成はSi、v=0.16±0.05、w=0.17±0.05、x=0.17±0.05、y=0、z=0.5±0.1、v+w+x+y+z=1である。
空気障壁サブレイヤは、組成Siを有することができ、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である。空気障壁サブレイヤの好ましい組成はSi、v=0.28±0.05、w=0.12±0.05、x=0.28±0.05、y=0、z=0.32±0.05、v+w+x+y+z=1である。空気障壁サブレイヤの他の好ましい組成はSi、v=0.28±0.05、w=0、x=0.32±0.05、y=0、z=0.4±0.10、v+w+x+y+z=1である。
特にその好ましい実施形態に関して本発明を示し説明したが、本発明の趣旨および範囲から逸脱することなく形態および詳細の以上の変更およびその他の変更を実施することができることを当業者は理解しよう。したがって本発明は、説明し示した正確な形態および詳細には限定されず、本発明は添付の特許請求の範囲に含まれる。
本発明に基づく半導体デバイスの断面図である。 本発明に基づく他の半導体デバイスの断面図である。 本発明に基づく他の半導体デバイスの断面図である。

Claims (43)

  1. 少なくとも1つの導電性金属フィーチャと、
    前記導電性金属フィーチャを取り囲む層間誘電層と、
    金属拡散に対する障壁である多層誘電拡散障壁層であって、少なくとも2つのサブレイヤからなり、少なくとも1つのサブレイヤが空気の透過を妨げる空気障壁サブレイヤであり、少なくとも1つの他のサブレイヤが低kサブレイヤである多層誘電拡散障壁層と、
    ライン・レベル誘電体とバイア・レベル誘電体とからなる層間誘電体と
    を含む相互接続構造。
  2. 前記多層誘電拡散障壁層が4.0未満の合成誘電率を有する、請求項1に記載の構造。
  3. 前記空気障壁サブレイヤが、窒化シリコン、炭窒化シリコン、酸窒化シリコン、二酸化シリコン、炭化シリコンまたはフッ化ガラスからなる誘電体である、請求項1に記載の構造。
  4. 前記空気障壁サブレイヤが組成Siを有する誘電体であり、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である、請求項1に記載の構造。
  5. 前記低kサブレイヤがSiからなる誘電体であり、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である、請求項1に記載の構造。
  6. 前記低kサブレイヤがポロシティを含む、請求項1に記載の構造。
  7. 前記ポロシティが独立気泡の形態を有する、請求項6に記載の構造。
  8. 前記多層誘電拡散障壁層が、前記空気障壁サブレイヤの上に前記低kサブレイヤがある2重層である、請求項1に記載の構造。
  9. 前記多層誘電拡散障壁層が、前記低kサブレイヤの上に前記空気障壁サブレイヤがある2重層である、請求項1に記載の構造。
  10. 前記多層誘電拡散障壁層が、2つの低kサブレイヤ間に前記空気障壁サブレイヤが配置された3重層である、請求項1に記載の構造。
  11. 少なくとも1つの低誘電率材料をさらに含み、前記低誘電率材料が、ポリシロキサン、ポリシルセスキオキサン、ポリアリーレン、ポリ(アリーレンエーテル)、および組成Siを有する膜を生み出す蒸着法によって生み出された誘電体のうちの少なくとも1つからなり、0.05≦v≦0.8、0≦w≦0.9、0.05≦x≦0.8、0≦y≦0.8、0.05≦z≦0.8、v+w+x+y+z=1である、請求項1に記載の構造。
  12. 前記低誘電率材料が多孔質材料である、請求項11に記載の構造。
  13. 前記バイア・レベル誘電体が、少なくとも1つの低誘電率材料および前記多層誘電拡散障壁層からなる、請求項1に記載の構造。
  14. 誘電前記バイア・レベルが前記多層誘電拡散障壁層だけからなる、請求項1に記載の構造。
  15. 前記層間誘電体が、1つの組成のライン・レベル誘電体と2つの異なる組成を有するバイア・レベル誘電体とからなり、導電性金属フィーチャの直下の前記バイア・レベル誘電体が1つの組成の誘電体であり、導電性金属フィーチャの直下以外の前記バイア・レベル誘電体が、前記ライン・レベル誘電体と同一の組成を有する、請求項1に記載の構造。
  16. 前記導電性金属フィーチャが、この相互接続構造のエレクトロマイグレーション特性を低減させる金属を上面に含む、請求項1に記載の構造。
  17. 前記導電性金属フィーチャが、酸化する前記金属線の傾向を低減させる部分を上面に含み、前記部分が、ベンゾトリアゾール、アミン、アミド、イミド、チオエステル、チオエーテル、尿素、ウレタン、ニトリル、イソシアナート、チオール、スルホン、ホスフィン、ホスフィンオキシド、ホスホンイミド、ピリジン、イミダゾール、イミド、オキサゾール、ベンゾオキサゾール、チアゾール、ピラゾール、トリアゾール、チオフェン、オキサジアゾール、チアジン、チアゾール、キノキサリン、ベンゾイミダゾール、オキシインドールおよびインドリンのうちの1つである、請求項1に記載の構造。
  18. 前記ライン・レベル誘電体が、前記ライン・レベル誘電体とは組成が異なるハードマスク誘電体を含む、請求項1に記載の構造。
  19. 前記ハードマスク誘電体が、ポリシロキサン、ポリシルセスキオキサンまたは組成Siを有する任意のCVD付着誘電体を含み、0.05≦v≦0.8、0≦w≦0.9、0.05≦x≦0.8、0≦y≦0.8、0.05≦z≦0.8、v+w+x+y+z=1である、請求項18に記載の構造。
  20. 前記ライン・レベル誘電体とバイア・レベル誘電体とが誘電エッチング・ストップ層によって分離されている、請求項1に記載の構造。
  21. 前記誘電エッチング・ストップ層が、ポリシロキサン、ポリシルセスキオキサンまたはSiからなる組成を有する任意のCVD付着誘電体を含み、0.05≦v≦0.8、0≦w≦0.9、0.05≦x≦0.8、0≦y≦0.8、0.05≦z≦0.8、v+w+x+y+z=1である、請求項20に記載の構造。
  22. 前記多層誘電拡散障壁層とその上の誘電層との間、または前記多層誘電拡散障壁層のその下の誘電層との間、あるいは前記多層誘電拡散障壁層とその上下の誘電層との間に少なくとも1つの接着促進剤が存在する、請求項1に記載の構造。
  23. 前記多層誘電拡散障壁層の前記サブレイヤ間に少なくとも1つの接着促進剤が存在する、請求項1に記載の構造。
  24. 多層誘電拡散障壁層を生み出す方法であって、
    溶媒ベースの方法によって重合体プレセラミック前駆物質のコーティングを適用すること、
    前記重合体プレセラミック前駆物質を前記低kサブレイヤに転化させること、および
    空気障壁サブレイヤのコーティングを適用すること
    を含む方法。
  25. 前記重合体プレセラミック前駆物質を前記低kサブレイヤに転化させることが、熱硬化、電子照射、イオン照射、紫外光もしくは可視光またはその両方を用いた照射、あるいはこれらの任意の組合せを含む、請求項24に記載の方法。
  26. 前記重合体プレセラミック前駆物質の前記適用の前に接着促進剤が適用される、請求項24に記載の方法。
  27. 前記接着促進剤が、前記重合体プレセラミック前駆物質を含む溶液に共溶解され、適用の間、または前記重合体プレセラミック前駆物質の前記低kサブレイヤへの前記転化の間に、前記接着促進剤が膜界面に偏析する、請求項26に記載の方法。
  28. 前記重合体プレセラミック前駆物質の前記適用の後、前記重合体プレセラミック前駆物質の前記低kサブレイヤへの前記転化の前に、接着促進剤が適用される、請求項24に記載の方法。
  29. 前記重合体プレセラミック前駆物質の前記低kサブレイヤへの前記転化の後に接着促進剤が適用される、請求項24に記載の方法。
  30. ポロシティを生み出す犠牲部分が、前記重合体プレセラミック前駆物質を含む溶液に共溶解される、請求項24に記載の方法。
  31. 前記空気障壁サブレイヤの前記適用が、化学蒸着プロセス、プラズマ化学蒸着または物理蒸着による、請求項24に記載の方法。
  32. 前記空気障壁サブレイヤが、熱硬化、電子照射、イオン照射、紫外光もしくは可視光またはその両方を用いた照射、あるいはこれらの任意の組合せによってアニールされる、請求項24に記載の方法。
  33. 他の層への接着を強化するために前記空気障壁サブレイヤに接着促進剤が適用される、請求項24に記載の方法。
  34. 他の層への接着を強化するために、前記空気障壁サブレイヤを反応性プラズマに暴露して、前記空気障壁サブレイヤの表面を改変させる、請求項24に記載の方法。
  35. 他の層への接着を強化するために、前記低kサブレイヤを反応性プラズマに暴露して、前記低kサブレイヤの表面を改変させる、請求項24に記載の方法。
  36. 多層誘電拡散障壁層を生み出すための組成物であって、
    溶媒ベースの方法によって低kサブレイヤを適用するための溶媒と、
    低kサブレイヤに転化される重合体プレセラミック前駆物質と、
    空気障壁サブレイヤと
    を含む組成物。
  37. 前記重合体プレセラミック前駆物質が、ポリシラザン、ポリカルボシラン、ポリシラシラザン、ポリシラン、ポリシラカルボシラン、ポリシロキサザン、ポリカルボシラザン、ポリシリルカルボジイミド、ポリシルセスキアザンまたはポリシラカルボシラザンを含む、請求項36に記載の組成物。
  38. 前記重合体プレセラミック前駆物質が、主鎖に結合されたペンダント官能基を含み、前記ペンダント官能基が、アミン、アミド、イミド、チオエステル、チオエーテル、尿素、ウレタン、ニトリル、イソシアナート、チオール、スルホン、ホスフィン、ホスフィンオキシド、ホスホンイミド、ベンゾトリアゾール、ピリジン、イミダゾール、イミド、オキサゾール、ベンゾオキサゾール、チアゾール、ピラゾール、トリアゾール、チオフェン、オキサジアゾール、チアジン、チアゾール、キノキサリン、ベンゾイミダゾール、オキシインドール、インドリン、水素化物、ビニル、アリル、アルコキシ、シリルおよびアルキルからなるグループから選択される、請求項36に記載の組成物。
  39. 前記重合体プレセラミック前駆物質が組成Siを有し、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である、請求項36に記載の組成物。
  40. 均一性の高い膜を生み出すために、前記重合体プレセラミック前駆物質を含む溶液にアンチストライエーション剤が共溶解された、請求項36に記載の組成物。
  41. 前記重合体プレセラミック前駆物質を含む溶液に接着促進剤が共溶解された、請求項36に記載の組成物。
  42. 前記重合体プレセラミック前駆物質を含む溶液に、ポロシティを生み出す犠牲部分が共溶解された、請求項36に記載の組成物。
  43. 前記低kサブレイヤが組成Siを有し、0.1≦v≦0.8、0≦w≦0.8、0.05≦x≦0.8、0≦y≦0.3、0.05≦z≦0.8、v+w+x+y+z=1である、請求項36に記載の組成物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091349A (ja) * 2009-09-28 2011-05-06 Tokyo Ohka Kogyo Co Ltd 表面処理剤及び表面処理方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503163A (en) * 2003-07-11 2005-01-16 Nanya Technology Corp Bit line contact structure and manufacturing method thereof
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US7420275B1 (en) 2003-09-24 2008-09-02 Novellus Systems, Inc. Boron-doped SIC copper diffusion barrier films
JP4178241B2 (ja) * 2004-02-12 2008-11-12 富士通マイクロエレクトロニクス株式会社 配線容量抽出用の容量値ルールテーブルを生成する方法および容量値ルールファイル生成プログラム
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
TWI338171B (en) * 2005-05-02 2011-03-01 Au Optronics Corp Display device and wiring structure and method for forming the same
US20070117377A1 (en) * 2005-11-23 2007-05-24 Chih-Chao Yang Conductor-dielectric structure and method for fabricating
KR100798247B1 (ko) * 2006-08-31 2008-01-24 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7749892B2 (en) * 2006-11-29 2010-07-06 International Business Machines Corporation Embedded nano UV blocking and diffusion barrier for improved reliability of copper/ultra low K interlevel dielectric electronic devices
FR2911432A1 (fr) * 2007-01-11 2008-07-18 Stmicroelectronics Crolles Sas Interconnexions d'un circuit electronique integre
US7871923B2 (en) * 2007-01-26 2011-01-18 Taiwan Semiconductor Maufacturing Company, Ltd. Self-aligned air-gap in interconnect structures
US7915166B1 (en) 2007-02-22 2011-03-29 Novellus Systems, Inc. Diffusion barrier and etch stop films
KR101119649B1 (ko) * 2007-03-13 2012-03-14 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8173537B1 (en) 2007-03-29 2012-05-08 Novellus Systems, Inc. Methods for reducing UV and dielectric diffusion barrier interaction
US8242016B2 (en) * 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity
US8124522B1 (en) 2008-04-11 2012-02-28 Novellus Systems, Inc. Reducing UV and dielectric diffusion barrier interaction through the modulation of optical properties
JP2010021401A (ja) * 2008-07-11 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP5680932B2 (ja) * 2009-11-13 2015-03-04 東京応化工業株式会社 表面処理剤及び表面処理方法
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US9490165B2 (en) * 2010-12-30 2016-11-08 Globalfoundries Singapore Pte. Ltd. Reliable interconnect integration scheme
KR20170002668A (ko) 2011-12-20 2017-01-06 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
KR101880155B1 (ko) * 2011-12-22 2018-07-19 에스케이하이닉스 주식회사 적층 반도체 패키지
CN103258779B (zh) * 2012-02-17 2015-05-20 中芯国际集成电路制造(上海)有限公司 铜互连结构及其制造方法
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US9337082B2 (en) 2013-01-18 2016-05-10 Globalfoundries Inc. Metal lines having etch-bias independent height
US10043706B2 (en) * 2013-01-18 2018-08-07 Taiwan Semiconductor Manufacturing Company Limited Mitigating pattern collapse
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US11679412B2 (en) 2016-06-13 2023-06-20 Gvd Corporation Methods for plasma depositing polymers comprising cyclic siloxanes and related compositions and articles
US20170358445A1 (en) 2016-06-13 2017-12-14 Gvd Corporation Methods for plasma depositing polymers comprising cyclic siloxanes and related compositions and articles
EP3282037B1 (en) * 2016-08-09 2022-12-07 IMEC vzw Formation of a transition metal nitride
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US9837270B1 (en) 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
US11450526B2 (en) 2018-05-30 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic spin-on coating process for forming dielectric material
CN113206035A (zh) * 2020-02-03 2021-08-03 广东汉岂工业技术研发有限公司 基于beol工艺的集成电路结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044202A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体装置及びその製造方法
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
WO2002093641A1 (en) * 2001-05-17 2002-11-21 Honeywell International Inc. Layered hard mask and dielectric materials and methods therefor
JP2002373937A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2003059923A (ja) * 2001-08-17 2003-02-28 Canon Sales Co Inc 半導体装置及びその製造方法
JP2003077918A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225318A (en) * 1990-07-02 1993-07-06 Ocg Microelectronic Materials, Inc. Selected photoactive methylolated cyclohexanol compounds and their use in forming positive resist image patterns
US5789325A (en) * 1996-04-29 1998-08-04 Dow Corning Corporation Coating electronic substrates with silica derived from polycarbosilane
US6287990B1 (en) * 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6265780B1 (en) 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6204202B1 (en) * 1999-04-14 2001-03-20 Alliedsignal, Inc. Low dielectric constant porous films
US6489030B1 (en) * 2000-04-14 2002-12-03 Honeywell International, Inc. Low dielectric constant films used as copper diffusion barrier
JP3532830B2 (ja) * 2000-05-24 2004-05-31 キヤノン販売株式会社 半導体装置及びその製造方法
US20020137323A1 (en) * 2001-01-03 2002-09-26 Loboda Mark Jon Metal ion diffusion barrier layers
US6383913B1 (en) * 2001-04-06 2002-05-07 United Microelectronics Corp. Method for improving surface wettability of low k material
US6726996B2 (en) * 2001-05-16 2004-04-27 International Business Machines Corporation Laminated diffusion barrier
JP4152619B2 (ja) 2001-11-14 2008-09-17 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7101788B2 (en) * 2002-02-28 2006-09-05 Texas Instruments Incorporated Semiconductor devices and methods of manufacturing such semiconductor devices
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US6940173B2 (en) * 2003-01-29 2005-09-06 International Business Machines Corporation Interconnect structures incorporating low-k dielectric barrier films
US7030468B2 (en) * 2004-01-16 2006-04-18 International Business Machines Corporation Low k and ultra low k SiCOH dielectric films and methods to form the same
US7892648B2 (en) * 2005-01-21 2011-02-22 International Business Machines Corporation SiCOH dielectric material with improved toughness and improved Si-C bonding

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044202A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体装置及びその製造方法
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
WO2002093641A1 (en) * 2001-05-17 2002-11-21 Honeywell International Inc. Layered hard mask and dielectric materials and methods therefor
JP2004538624A (ja) * 2001-05-17 2004-12-24 ハネウエル・インターナシヨナル・インコーポレーテツド 層状ハードマスク、誘電材料及びそのための方法
JP2002373937A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2003059923A (ja) * 2001-08-17 2003-02-28 Canon Sales Co Inc 半導体装置及びその製造方法
JP2003077918A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091349A (ja) * 2009-09-28 2011-05-06 Tokyo Ohka Kogyo Co Ltd 表面処理剤及び表面処理方法

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