KR100656225B1 - 스핀-온 세라믹 막으로 구성된 패터닝층 - Google Patents

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Abstract

본 발명은, 기판의 상단에 중합 프리세라믹 전구체 막을 증착시키는 단계; 상기 중합 프리세라믹 전구체 막을 적어도 하나의 세라믹층으로 변환시키는 단계로서, 상기 적어도 하나의 세라믹층은 v+w+x+y+z=1에 대해 0.1≤v≤0.9, 0≤w≤0.5, 0.05≤x≤0.9, 0≤y≤0.5, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 것인 단계; 상기 세라믹층의 상단에 패턴화된 포토레지스트를 형성하는 단계; 상기 세라믹층을 패터닝하여 하부에 있는 상기 기판의 영역을 노출하는 단계로서, 하부에 있는 상기 기판의 잔류 영역은 패턴화된 세라믹층에 의해 보호되는 것인 단계; 및 상기 기판의 노출 영역을 에칭하는 단계를 포함하는 하드마스크의 형성 방법에 관한 것이다. 본 발명의 또 다른 양태는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 베리드 에칭 스톱층이다.

Description

스핀-온 세라믹 막으로 구성된 패터닝층{PATTERNING LAYERS COMPRISED OF SPIN-ON CERAMIC FILMS}
본 발명은 2003년 1월 29일에 출원된 미국 가출원 제 60/443,361 호의 이익, 전체 내용 및 이하에서 완전히 제시된 바와 같이 참조로 포함된 개시내용을 청구한다.
본 발명은 패터닝층으로서 세라믹 층들의 이용에 관한 것이다. 더 자세하게는, 집적 회로 및 마이크로 전자소자의 일부인, 금속 상호연결 구조체(metal interconnect structures)를 제조하는 세라믹 층들의 이용에 관한 것이다. 본 발명에 의해 2 가지 주요 이점들이 제공된다. 첫째, 막은 어떠한 용매 기반 프로세스(solvent based process), 예를 들어 스핀 코팅(spin coating)에 의해 접착될 수 있기 때문에, 세라믹 층들의 처리가 손쉽게 이루어진다. 둘째, 세라믹 층들의 독특한 화학적 조성물들이 용액 기반 프로세스들(solution based processes)에 의해 접착된 전형적인 층들 사이에 실질적인 화학적 대비(chemical contrast)를 제공한다.
하드마스크(hardmask) 패터닝층들 및 베리드 에칭 스톱(buried etch stops)의 이용은 집적 회로 및 마이크로 전자소자의 일부인 금속 상호연결 구조체의 제조에 일반적으로 사용된다. 다양한 속성들(attributes)이 이러한 층들을 성공적으로 이용하기 위해 종종 필요하다. 첫째, 그 속성들은 리소그래픽 마스크를 이용한 건식 에칭 방법(예를 들어, 반응 이온 에칭; reactive ion etch)에 의해 형성될 수 있어야 하며, 구조체들이 쉽게 형성될 수 있도록 서로 다른 층들에 화학적 대비를 제공하는 조성물들을 가져야 한다. 둘째, 그 속성들은 플라스마(plasmas)를 산화시키는 단계, 플라스마를 감소시키는 단계, 산성 습윤 배스(acidic wet baths) 등과 같이 패터닝층들이 정렬되지 않을 때 필요한 포토레지스트 재가공 단계(photoresist rework steps)에 저항하는 데 필요할 수 있다. 셋째, 그 속성들은 온도의 상승이 필요한 다른 단계들에 견딜 수 있도록 열적 안정성을 나타내어야 한다. 넷째, 그 속성들은 평탄화 단계(planarizing steps) 및 상호연결 구조체에 응력을 형성하는 또 다른 단계에 견딜 수 있도록 인접한 층들에 충분한 접착을 필요로 한다. 그 속성들의 배치 및 이용에 따라, 적당한 화학적 기계적 연마(CMP)에 의해 그 속성들을 제거하는 것이 필요하거나 또는 그 속성들이 화학적 기계적 연마용 스톱 층(stop layer)으로서의 역할을 하는 것이 필요하다. 만약 이 층들이 최종 상호연결 구조체에 포함된다면, 리지스턴스-커패시턴스(RC) 지연을 최소화하고 성능을 향상시키기 위해 유전 상수들(dielectric constants)은 작아야 한다. 마지막으로, 그 속성들은 빠르면서도 비용 대비 효과가 좋은 방법으로 처리될 수 있어야 한다.
통상, 하드마스크 패터닝층들 및 베리드 에칭 스톱들은 화학적 기상 증착(CVD;chemical vapor deposition) 및 관련 방법에 의해 증착된 유전체 시스템이다. 이 방법들은 산화 규소, 탄화 규소, 질화 규소, 카보니트리드 규소(silicon carbonitrides) 등으로 구성된 다양한 조성물들을 갖는 막들을 증착시킬 수 있지만, 흔히 고가의 제조 도구들을 수반하며 집약적이고 시간 소비가 많을 수 있다. 몇몇 경우에 있어서, 스핀-온 유전체의 적용이 제안되어 왔다. 그러나, 이 경우는 실세스퀴오산(silsequioxanes), 실록산(siloxanes), 그리고 규소-산소 결합에 주로 기초한 다른 관련 화학적 성질들에 의해 제한되어 왔다.
본 발명은 세라믹 구조체, 그리고 고속 마이크로 프로세서, ASICs(application specific integrated circuits) 및 저장 메모리를 포함하는 어떠한 마이크로 전자소자에 사용되는 상호연결 구조체들의 제조에 사용되는 처리 방법들에 관한 것이다. 처리성, 열적 안정성, 재가공성 및 다른 패터닝층들 사이의 화학적 대비를 용이하게 하는 세라믹 패터닝층의 이용은 제조 비용을 줄이고 신뢰할 만한 방법으로 상호연결 구조체들을 형성하기 때문에 이점이 있다.
본 발명의 제1 실시예에 있어서, 기판 위에 패턴화된 세라믹층을 갖는 구조체들이 설명된다. 제1 실시예의 기판은 패터닝용 층을 적어도 하나는 포함한다. 이 층들은 금속 또는 유전체 중 하나로 구성될 수 있으며, 일정한 막 또는 패턴화된 막 중 하나일 수 있다. 기판은 이 층들의 하부에 있기 때문에 이 기판에 형성되는 전도성 금속 특징부(conducting metal features)를 적어도 하나는 포함하며, 전도성 금속 특징부를 둘러싸는 절연층을 적어도 하나는 더 포함한다. 절연층은 그 바닥, 상단 및 측면에서 적어도 하나의 전도성 금속 특징부를 둘러쌀 수 있다. 기판은 절연층과 적어도 하나의 전도성 금속 특징부 사이의 적어도 하나의 경계에 형성된 전도성 배리어층(conductive barrier layer)을 적어도 하나는 더 포함할 수 있다. 적어도 하나의 전도성 금속 특징부와 절연층들의 조합은 다중-레벨 상호연결 스택(multilevel interconnect stack)을 형성하도록 반복될 수 있다.
이 구조체는 마이크로 전자소자들, 세라믹 칩 캐리어(carrier), 유기 칩 캐리어, 유리질 기판, 갈륨 비화물(gallium arsenide), 탄화 규소, 갈륨 또는 다른 반도체 웨이퍼를 포함하는 실리콘 웨이퍼 중 하나일 수 있다.
본 발명의 제1 실시예의 제1 예에 있어서, 단일의 패턴화된 세라믹층을 갖는 구조체들이 설명된다. 단일의 패턴화된 세라믹층은 단일의 하드마스크로서 작용할 수 있다. 본 발명의 제1 실시예의 제2 예에 있어서, 클러스터드 패턴드 세라믹층(clustered patterned ceramic layer)을 갖는 구조체들이 설명된다. 클러스터드 하드마스크(clustered hardmask)는 2개의 상이한 패턴을 갖는 유전체들을 포함하는 적어도 2개의 규소를 포함할 수 있다. 이러한 각각의 실시예에 있어서, 세라믹 층(들)은 에칭 처리 과정을 통해 그들이 하부 구조체(underlying structures)에 적어도 하나의 특징부를 형성하는데 이용될 수 있는 기판 위에 위치한다.
본 발명의 제1 실시예의 제3 예에 있어서, 패턴화된 베리드 에칭 스톱(patterned buried etch stop)을 갖는 구조체들이 설명된다. 베리드 에칭 스톱은 상호연결 구조체의 라인 레벨(line level) 및 비어 레벨(via level)을 형성하는데 도움이 되며, 상호연결 구조체들의 형성을 용이하게 한다. 이 구조체는 베리드 에칭 스톱의 상단에 적어도 하나의 유전체층을 포함하는 패턴화된 막 스택(patterned film stack)을 포함하는데, 이 패턴은 이러한 층들의 각각과 동일하고, 이 패턴화된 막 스택은 기판의 상단에 위치한다.
본 발명의 제2 실시예에 있어서, 하드마스크 패터닝층들 및 베리드 에칭 스톱의 형성 방법이 설명된다. 중합 프리세라믹 전구체(polymeric preceramic precursor)가 적당한 용매 내에 용해되어, 막을 형성하기 위해 적어도 하나의 패터닝용 막층을 갖는 기판 위에 도포 된다. 이 중합 프리세라믹 전구체 막은 열적 풀림(thermal annealing), 전자 빔 조사(irradiation), 이온 조사, 자외선 및/또는 가시광선에 의한 조사 등을 포함하는 적당한 프로세스에 의해 세라믹 패터닝층으로 변환될 수 있다. 이 단계 동안, 중합 프리세라믹 전구체는 단단하고 불용성의 매트릭스(matrix) 내로 교차 결합(crosslink)될 수 있다.
하드마스크 패터닝층으로서 도포 되기 때문에, 세라믹 패터닝층은 당해 기술분야에서 알려진 리소그래픽 기술들에 의해 패턴화될 수 있으며, 패턴화된 세라믹층을 형성하기 위해 세라믹 패터닝층으로 리소그래픽 패턴을 전달하는 당해 기술분야에서 알려진 건식 에칭 단계에 의해 에칭된다. 그 이후의 처리 단계들은 마이크로 전자 소자용 상호연결 구조체들을 형성하기 위해 당해 기술분야에서 일반적으로 사용되는 다른 단계들과 함께 이러한 단계들의 반복을 포함할 수 있다. 세라믹 패터닝층은 클러스터드 하드마스크로서 이용될 수 있다.
베리드 에칭 스톱으로서 도포 되기 때문에, 세라믹 패터닝층은 전술한 방법과 동일한 방법으로 형성된다. 그 후, 적어도 하나의 유전체층이 베리드 에칭 스톱으로서의 세라믹 패터닝층에 도포 된다. 그 후, 이러한 유전체층들은 종래의 리소그래픽 단계 및 에칭 처리 단계들을 사용해서 패턴화된다. 스톱 층(stop layer)으로서의 역할을 하는 베리드 에칭 스톱은 그 상단에 놓여 있는 유전체층들과는 화학적으로 다르고, 이 유전체층들의 에칭은 제어될 수 있는 방식으로 실시될 수 있으며 구조체 내의 에칭 깊이를 결정한다.
중합 프리세라믹 전구체는, 유기 용매에 용해될 수 있고 용매 기반 프로세스에 의해 코팅제로서 접착될 수 있으며 실리콘을 포함하는 중합체 분자이다. 또한, 중합 프리세라믹 전구체는 2 이상의 중합 요소의 혼합물일 수 있으며, 체인(chain) 구조를 가질 수 있다. 중합 프리세라믹 전구체는 그 골격이 주로 Si-N 및/또는 Si-C 결합으로 이루어진 중합체로 구성될 수 있다. 중합 프리세라믹 전구체는 폴리실라잔(polysilazanes), 폴리카르보실란(polycarbosilanes), 폴리실라실라잔(polysilasilazane), 폴리실란(polysilanes), 폴리실라카르보실란(polysilacarbosilanes), 폴리실록사잔(polysiloxazanes), 폴리카르보실라잔(polycarbosilazanes), 폴리실릴카르보디이미드(polysilylcarbodiimides) 및 폴리실라카르보실라잔(polysilacarbosilazanes)을 포함하는 규소를 갖는 시스템으로부터 선택될 수 있다. 중합 프리세라믹 전구체는 그 골격이 주로 C-C 결합으로 이루어진 중합체로 구성될 수 있는데, 그 예가 폴리실릴카르보디이미드(polysilylcarbodiimides)이다.
중합 프리세라믹 전구체는 코팅을 형성하기 위해 용매 기반 프로세스에 의해 도포될 수 있다. 이 용매 기반 프로세스는 이러한 코팅을 형성하기 위해 중합 프리세라믹 전구체 용액을 사용하는데, 코팅에 적합한 다양한 유기 용매들이 사용될 수 있다. 또한, 접착 촉진제(adhesion promoters), 안티스트라이에이션제(antistriation agents) 등의 첨가물들이 접착 및 코팅 품질을 향상시키는 데 이 용액에 각각 첨가될 수 있다.
중합 프리세라믹 전구체로 구성된 막으로부터 변환되는 세라믹 패터닝층은 규소에 기초한 물질로 구성되는 데, 약 300℃ (＜1% 무게 손실/hr)의 온도까지는 열적으로 안정하다. 세라믹 패터닝층은 교차 결합될 수 있으며, 유기 용매에 불용성이다. 세라믹 패터닝층은 O2, N2, Ar, He, Ne, H2 또는 이들의 조합으로부터 형성된 플라즈마에 기초한 건식 에칭(dry etch) 그리고 산성 용해제 및 염기성 용해제와 같은 습식 에칭(wet etch)을 포함하는 패턴화된 포토레지스트 층들을 재가공하는데(예를 들어, 제거하는데) 사용되는 단계에 저항할 수 있는 것이 바람직하다.
세라믹 패터닝층은 약 3.3 이하, 바람직하게는 약 2.8 이하, 가장 바람직하게는 약 2.6 이하의 유전 상수를 가질 수 있다. 또한, 세라믹 패터닝층은 유전 상수를 더욱 감소시키는 공극(porosity)을 포함할 수 있다. 공극이 세라믹 패터닝층에 포함되는 경우, 유전 상수는 약 2.6 이하까지, 가장 바람직하게는 약 1.6 이하까지 감소될 수 있다. 공극들은 중합 가능한 희생 모이어티(sacrificial moiety)를 제거함으로써 형성될 수 있다. 또한, 공극들은 고비등점 용매의 제거를 포함하는 단계를 통해 형성될 수 있다. 공극들의 크기는 약 0.5nm에서 약 20nm이며, 폐쇄된 셀 형태(closed cell morphology)를 가질 수 있다.
세라믹 패터닝층은 광학 리소그래피(optical lithography), 임프린트 리소그래피(imprint lithography), 반응 이온 에칭을 수반하는 단계를 포함하는 당해 기술분야에서 알려진 어떤 단계를 통해 패턴화된 세라믹층을 형성하게끔 처리된다. 세라믹 패터닝층이 하드마스크 또는 베리드 에칭 스톱층 중 하나로서 이용되는 다층 기판은 당해 기술분야에서 알려진 바와 같이 유전체, 금속 또는 반도체 물질을 포함하는 어떤 물질층을 더 포함할 수 있다.
도 1은 본 발명의 단일의 패턴화된 세라믹층을 갖는 구조체의 단면도를 개략적으로 도시한다.
도 2는 본 발명의 클러스터드 패턴드 세라믹층을 갖는 구조체의 단면도를 개략적으로 도시한다.
도 3은 패턴화된 베리드 에칭 스톱을 갖는 구조체의 단면도를 개략적으로 도시한다.
도 4는 본 발명인 패턴화된 세라믹층을 형성하는 일반화된 방법을 개략적으로 도시한다.
도 5a 및 도 5b는 오거 깊이 프로파일(Auger depth profile)에 의해 결정된 조성물 깊이 프로파일(compositional depth profile)을 산소 플라스마에의 노출 전후에 걸쳐 도시한다.
본 발명인 패턴화된 세라믹층들과 관련이 있는 구조체들, 방법들 및 조성물들은 지금 본 발명의 첨부 도면을 참조하면서 더욱 상세히 설명될 것이다. 첨부 도면에 있어서, 동일한 대응 요소들은 동일한 참조 번호들에 의해 지칭된다.
패턴화된 세라믹층들은 어떤 마이크로 전자소자용 상호 연결체들을 제조할 수 있는 하드마스크 또는 베리드 에칭 스톱 중 하나로서 이용될 수 있다. 상호연결 구조체들을 형성하는 패턴화된 세라믹층의 사용은 단일 다마신(damascene) 프로세스 및 이중 다마신 프로세스를 포함하는 당해 기술분야에서 알려진 어떤 방법을 통해 실시될 수 있다. 이중 다마신 프로세스의 처리 중에, 단일의 하드마스크 또는 클러스터드 하드마스크 구성 중 하나가 사용될 수 있다. 패턴화된 세라믹 막의 두께는 약 5nm ~ 500nm일 수 있다. 또 다른 실시예에서는 접착 촉진제들이 패턴화된 세라믹 막의 한쪽 또는 양쪽 경계에 위치할 수 있다.
도 1을 참조하면, 제1 실시예의 제1 예는 패턴화될 하나 이상의 막들을 갖는 하부 기판(underlying substrate)에 단일 층의 패턴화된 세라믹 막을 포함하는 구조체를 포함한다.
상호연결 구조체(40)는 다중 레벨(multiple levels;1000)로 구성될 수 있으며, 각각의 레벨은 비어 레벨(via level;1100) 및 라인 레벨(line level;1200)을 포함한다. 상호연결 구조체는 구조체를 가로지르는 전도성 금속 특징부(conducting metal features;33)를 포함할 수 있으며, 종래에 알려진 바와 같이 라이닝 금속 장벽(lining metal barrier;34)을 갖는 경계면을 가질 수 있다. 유전체들이 전도성 금속 특징부 및 라이닝 금속 장벽을 둘러싼다. 비어 레벨 내의 유전체들은 비어 레벌 유전체(via level dielectric;32) 및 선택적인 캡 장벽층 막(optional cap barrier layer film ; 36)을 포함한다. 라인 레벨(1200) 내의 유전체들은 라인 레벨 유전체(line level dielectric;31) 및 선택적인 화학적 기계적 연마 스톱층(optional CMP stop layer ; 41)을 포함한다. 또 다른 실시예로서, 유전체 에칭 스톱층(37)은 비어 레벨 유전체(32)와 라인 레벨 유전체(31) 사이에 놓일 수 있다.
도 2를 참조하면, 제1 실시예의 제2 예는, 중합 프리세라믹 전구체들로부터 형성된 유전체들을 포함하는 2개의 상이한 규소로 이루어진 패턴화된 세라믹 막의 이중층을 포함하며 패턴화될 하나 이상의 막들을 구비하는 하부 기판에 2개의 상이한 패턴을 갖는 구조체를 포함한다. 이러한 예에 있어서, 이중층은 제1 하드마스크층(62)의 상단에 형성된 제2 하드마스크층(63)으로 이루어진 클러스터드 하드마스크로서의 역할을 한다.
도 3을 참조하면, 제1 실시예의 제3 예는 단일층의 패턴화된 세라믹 막(64)을 포함하는 구조체를 포함하는데, 이 단일층의 패턴화된 세라믹 막은 패턴화될 하나 이상의 막을 갖는 하부 기판(underlying substrate;1000) 및 패턴화된 하나 이상의 막을 갖는 오버레이 막 구조체(overlaying film structure;1200)를 포함하며 베리드 에칭 스톱으로서의 역할을 한다.
하부 기판(1000)은 최상단 표면에 적어도 하나의 유전체층 또는 금속층으로 구성된다. 유전체가 최상단 표면에 존재하는 경우에, 유전체층은 폴리아릴린(polyarylenes), 폴리아릴린 에테르(polyarylene ethers), 폴리실록산(polysiloxanes), 폴리실세스퀴옥산(polysilsesquioxanes) 또는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 CVD 증착 유전체를 포함하는 당해 기술분야에서 알려진 어떤 유전체일 수 있다. 또 다른 실시예로서, 증착 유전체는 v+w+x+y+z=1에 대해 0.05＜v＜0.8, 0＜w＜0.9, 0.05＜x＜0.8, 0＜y＜0.8, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 금속층이 기판의 최상단 표면에 형성되는 경우, 금속층은 알루미늄, 구리, 금, 은 및 이들의 합금들 중 적어도 하나를 포함할 수 있다. 하부 기판(1000)은 마이크로 전자 상호 연결체 및 소자들을 포함할 수 있다.
도 1을 다시 참조하면, 단일층의 하드마스크(제1 예)의 경우에, 하드마스크층(61)은 마이크로 전자 상호연결 구조체에 비어 레벨 유전체(32) 및 라인 레벨 유전체(31)를 형성하는 패턴으로 구성될 수 있다. 클러스터드 하드마스크의 경우에, 도 2를 참조하면, 제1 하드마스크층(62) 및 제2 하드마스크층(63)은 당해 기술분야에서 알려진 어떤 방법으로 비어 레벨 유전체(32) 및 라인 레벨 유전체(31)를 형성하는 데 사용된다.
세라믹 패터닝층이 베리드 에칭 스톱(64)로서의 역할을 하는 제3 예의 경우에, 도 3을 참조하면, 라인 레벨 유전체(31)를 포함하는 오버레이 막 구조체는 세라믹 패터닝층의 상단에 형성되고, 동일한 패턴을 포함한다. 또 다른 실시예로서, 하나 이상의 하드마스크층들 및/또는 화학적 기계적 연마 스톱층(41)은 라인 레벨 유전체(31)의 상단에 형성될 수 있다. 베리드 에칭 스톱(64)은 비어 레벨 유전체(32)와 라인 레벨 유전체(31) 사이에 위치할 수 있다.
베리드 에칭 스톱(64)은 스핀-온 유전체일 수 있다. 베리드 에칭 스톱(64)은 폴리실록산(polysiloxanes), 폴리실세스퀴옥산(polysilsesquioxanes) 또는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 어떤 CVD 증착 유전체일 수 있다. 또한, 베리드 에칭 스톱은 v+w+x+y+z=1에 대해 0.05＜v＜0.8, 0＜w＜0.9, 0.05＜x＜0.8, 0＜y＜0.8, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 베리드 에칭 스톱(64)은 라인 레벨 유전체(31)를 패터닝하는 데 사용되는 건식 에칭을 위한 라인 레벨 유전체(31)보다 적어도 5배 느리게 에칭된다.
제1 실시예에 대하여, 비어 및 라인 유전체(32 및 31)는 폴리아릴린, 폴리아릴린 에테르, 폴리실록산, 폴리실세스퀴옥산 또는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 CVD 증착 유전체를 포함하는 당해 기술분야에서 알려진 어떤 로우-k 유전체(low-k dielectric)일 수 있다. 또한, 비어 및 라인 유전체는 v+w+x+y+z=1에 대해 0.05＜v＜0.8, 0＜w＜0.9, 0.05＜x＜0.8, 0＜y＜0.8, 0.05＜z＜0.8인 SivNwCxOyHz를 포함하는 조성물을 가질 수 있다. 또한, 이 구조체는 화학적 기계적 연마 스톱층(41)으로서의 역할을 하는 층간 유전체의 상단에 오버레이 막 구조체를 가질 수 있다. 화학적 기계적 연마 스톱층은 폴리실록산, 폴리실세스퀴옥산 또는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 어떤 CVD 증착 유전체와 같은 스핀-온 또는 CVD 증착 유전체일 수 있다. 화학적 기계적 연마 스톱층은 v+w+x+y+z=1에 대해 0.05＜v＜0.8, 0＜w＜0.9, 0.05＜x＜0.8, 0＜y＜0.8, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 제1 예 및 제2 예에 있어서, 선택적인 베리드 에칭 스톱(37)은 폴리아릴린, 폴리아릴린 에테르, 폴리실록산, 폴리실세스퀴옥산 또는 v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 어떤 CVD 증착 유전체를 포함할 수 있다. 또 다른 실시예로서, 선택적인 베리드 에칭 스톱(37)은 v+w+x+y+z=1에 대해 0.05＜v＜0.8, 0＜w＜0.9, 0.05＜x＜0.8, 0＜y＜0.8, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다.
도 4를 참조하면, 패턴화된 세라믹층의 제조 방법이 제2 실시예로서 설명된다. 단계 1에 있어서, 중합 프리세라믹 전구체는 유기 용매에 용해된다.
선택적인 단계 2에 있어서, 접착 촉진제가 중합 프리세라믹 전구체의 도포 전에 기판 위에 도포 된다. 접착 촉진제는 세라믹 패터닝층과 그 인접한 층들 사이의 접착을 향상시키는 데 사용될 수 있다.
단계 3에 있어서, 용매 기반 접근 방식이 중합 프리세라믹 전구체를 하부 기판(underlying substrate)에 증착시키는 데 사용된다. 적당한 용매 기반 접근 방식들은 스핀(spin) 코팅, 스프레이(spray) 코팅, 스캔(scan) 코팅 및 딥(dip) 코팅을 포함한다. 이러한 용매 기반 접근 방식은 매끄러운 기판 또는 패턴화된 토포그래피(topography)를 포함하는 기판 중 하나에 도포될 수 있다. 후자의 경우에, 결과적으로 코팅은 틈새를 채울 수 있으며, 최상단 표면을 평탄하게 할 수 있다. 만약 함께 용해되는 선택적인 접착 촉진제가 사용된다면, 접착 촉진제는 코팅 중에 막의 경계면에서 분리될 수 있다. 접착 촉진제는 중합 프리세라믹 전구체를 포함하는 약 1% 이하의 용액으로 구성될 수 있다. 공극을 형성하는 희생 모이어티가 중합 프리세라믹 전구체를 포함하는 용액 내에 함께 용해될 수 있다. 희생 모이어티는 중합 프리세라믹 전구체를 세라믹 패터닝층으로 변환시키는 도중에 막으로부터 배출된 저 분자량 부산물로 저하되는 희생 중합 물질이다.
선택적인 단계 4에 있어서, 접착 촉진제는 중합 프리세라믹 전구체의 도포 후에 도포될 수 있다. 접착 촉진제는 세라믹 패터닝층과 그 인접한 층들 사이의 접착을 향상시키는 데 선택적으로 사용될 수 있다.
단계 5에 있어서, 중합 프리세라믹 전구체 막은 세라믹 패터닝층으로 변환될 수 있다. 중합 프리세라믹 전구체의 세라믹 패터닝층으로의 변환은 열 경화, 전자 조사, 이온 조사, 자외선 및/또는 가시광선을 이용한 조사를 포함하는 어떤 적당한 프로세스 중의 하나 또는 이들의 조합을 통해 실시될 수 있다. 이러한 프로세스들은 불활성 분위기(inert atmospheres) 하에서 실시될 수 있다. 불활성 분위기는 질소, 아르곤, 헬륨, 수소 및 이들의 조합을 포함할 수 있다. 열 경화에 의해 중합 프리세라믹 전구체가 세라믹 패터닝층으로 변환할 때, 약 300℃를 초과하는 온도, 바람직하게는 약 400℃ 이상의 온도가 사용될 수 있다. 중합 프리세라믹 전구체가 세라믹 패터닝층으로 변환하는 도중, 교차 결합 메커니즘이 발생할 수 있다. 만약 함께 용해되는 선택적인 접착 촉진제가 사용되는 경우, 접착 촉진제는 이 변환 프로세스 도중에 막 경계면과 분리될 수 있다. 희생 중합 물질을 사용하는 경우, 공극은 고비등점 용매를 이용하는 접근 방식으로부터 형성될 수 있으며, 희생 중합 물질은 퇴화하고 막으로부터 배출된다.
선택적인 단계 6에 대해, 접착 촉진제는 중합 프리세라믹 전구체가 세라믹 패터닝층으로 변환한 후에 도포 된다. 접착 촉진제는 세라믹 패터닝층과 그 인접한 층들 사이의 접착을 향상시킬 수 있다.
선택적인 단계 7에 있어서, 유전체층들 또는 하드마스크층들인 추가 층들이 중합 프리세라믹 전구체가 세라믹 패터닝층으로 변환한 후에 형성될 수 있다.
단계 8에 있어서, 세라믹 패터닝층은 패턴화된 세라믹층을 형성하게끔 패턴화된다. 패턴화된 세라믹층의 두께는 약 5nm 내지 약 300nm이다. 이 단계는 리소그래피 프로세스를 포함하는 당해 기술분야에서 알려진 어떤 프로세스를 포함할 수 있는데, 이 리소그래피 프로세스는 세라믹 패터닝층을 갖는 기판의 상단에 포토레지스트 및/또는 안티리플렉티브 코팅(antireflective coating)을 증착하여 패턴화된 세라믹층을 형성하도록 세라믹 패터닝층을 패턴화하는 데 건식 에칭 프로세스 및 바람직하지 않은 잔류물 및/또는 부산물을 제거하는데 사용되는 세정 프로세스를 적용하는 것을 포함한다. 건식 에칭은 세라믹 패터닝층을 플루오르화된 유기 모이어티를 가질 수 있는 반응 플라스마에 노출함으로써 실시될 수 있으며, CH3F, C2F6, He 및 CO2 중 적어도 하나를 포함할 수 있다.
그 후, 포토레지스트 및/또는 안티리플렉티브 코팅은 세라믹 패터닝층의 에칭 가공에의 노출 도중에 또는 그 후에 제거될 수 있다. 에칭 가공은 산, 염기 및/또는 유기 용매들의 사용을 포함할 수 있는 습윤 에칭 프로세스에 의해 실시될 수 있다. 또 다른 실시예에 있어서, O2, N2, Ar, He, Ne, H2 및 CO2 중 적어도 하나로 형성된 플라스마를 포함할 수 있는 건식 에칭을 통해 포토레지스트 및/또는 안티리플렉티브 코팅을 제거할 수 있다.
패턴화된 세라믹층이 베리드 에칭 스톱에 이용될 때, 적어도 하나의 유전체층이 패터닝 전에 세라믹 패터닝층에 도포될 수 있다. 이 경우에 있어서, 이러한 추가 유전체층(들)은 세라믹 패터닝층과 동일한 방법으로 패턴화된다.
선택적으로, 세정 프로세스가 다른 프로세스에서 잔류하는 바람직하지 않은 모이어티들을 제거하도록 어느 한 단계에서 적용될 수 있다. 이 세정 프로세스는 기판을 유기 용매, 수성 산(aqueous acids), 수성 염기(aqueous bases) 및 초임계 유체(supercritical fluids)에 노출하는 것을 포함하며, 반응 플라스마에 노출하는 것을 포함할 수 있다.
패턴화된 세라믹층은 비어 레벨 유전체(32) 또는 라인 레벨 유전체(31) 중 하나를 마이크로 전자 상호 연결체에 형성하는 데 사용될 수 있다. 당해 기술분야에서 알려진 그 후의 금속화 단계 및 평탄화 단계는 마이크로 전자 상호 연결 구조체를 형성하는 데 사용될 수 있다.
중합 프리세라믹 전구체를 포함하는 용액은 유기 용매를 포함할 수 있다. 이 유기 용매는 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA), 프로필렌 글리콜 메틸 에테르(PGME), 톨루엔(toluene), 크실렌(xylenes), 아니솔(anisole), 메시틸렌(mesitylene), 부티로락톤(butyrolactone), 시클로헥사논(cyclohexanone), 헥사논, 에틸 락테이트(ethyl lactate), 헵타논(heptanones) 중 하나 또는 이들의 조합일 수 있다. 용액 내에서의 중합 프리세라믹 전구체의 농도는 약 1.0 중량% 내지 약 40.0 중량%일 수 있다.
중합 프리세라믹 전구체는 규소를 포함하는 중합 물질이며, 폴리실라잔(polysilazanes), 폴리카르보실란(polycarbosilanes), 폴리실라실라잔(polysilasilazane), 폴리실란(polysilanes), 폴리실라카르보실란(polysilacarbosilanes), 폴리실록사잔(polysiloxazanes), 폴리카르보실라잔(polycarbosilazanes), 폴리실릴카르보디이미드(polysilylcarbodiimides) 및 폴리실라카르보실라잔(polysilacarbosilazanes)으로 구성될 수 있다. 중합 프리세라믹 전구체는 실록산(siloxanes) 및/또는 실세스퀴옥산(silsesquioxane)의 일부 요소를 포함할 수 있다. 중합 프리세라믹 전구체는 하이드리도(hydrido), 비닐(vinyl), 알릴(allyl), 알콕시(alkoxy), 실릴(silyl) 및 알킬(alkyl) 그룹들을 포함하는 체인 백본(chain backbone)에 결합한 펜던트 기능 그룹들(pendant functional groups)을 가질 수 있다. 중합 프리세라믹 전구체의 분자량은 500 내지 10,000,000 그램/몰일 수 있고, 호모폴리머(homopolymer), 랜덤 코폴리머(random copolymer), 블록 코폴리머(block copolymer) 또는 폴리머 혼합물일 수 있으며, 선형(linear), 망형(networked), 가지형(branched) 및 덴드리머계(dendrimeric)를 포함하는 어떤 체인 구성을 가질 수 있다. 또한, 중합 프리세라믹 전구체는 실록산 및/또는 실세스퀴옥산 구조체의 일부 요소를 가질 수 있다. 중합 프리세라믹 전구체는 v+w+x+y+z=1에 대해 0.1≤v≤0.8, 0≤w≤0.8, 0.05≤x≤0.8, 0≤y≤0.3, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 또한, 중합 프리세라믹 전구체는 v+w+x+y+z=1에 대해 0.1＜v＜0.8, 0＜w＜0.8, 0.05＜x＜0.8, 0＜y＜0.3, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 중합 프리세라믹 전구체는 폴리우레아메틸비닐실라잔(polyureamethylvinylsilazane; KiON), 폴리카르보메틸실란(polycarbomethylsilane) 또는 폴리알릴하이드리도카르보실란(polyallylhydridocarbosilane)일 수 있다.
중합 프리세라믹 전구체 막이 세라믹 패터닝층으로 변환한 후에, 세라믹 패터닝층은 v+w+x+y+z=1에 대해 0.1≤v≤0.9, 0≤w≤0.5, 0.05≤x≤0.9, 0≤y≤0.5, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 또 다른 실시예로서, 세라믹 패터닝층은 v+w+x+y+z=1에 대해 0.1＜v＜0.9, 0＜w＜0.5, 0.05＜x＜0.9, 0＜y＜0.5, 0.05＜z＜0.8인 SivNwCxOyHz 조성물을 가질 수 있다. 바람직한 조성물의 예는 v=0.18+/-0.03, w=0.16+/-0.03, x=0.17+/-0.03, y=0.01+/-0.03, z=0.48+/-0.03 이다.
또 다른 실시예로서, 접착 촉진제들 및 안티스트라이에이션제들과 같이, 접착 품질 또는 코팅 품질을 향상시키는 첨가물들이 용액 내에 함께 용해될 수 있다. 용액 내의 첨가물들의 농도는 약 1.0 중량% 이하일 수 있다. 접착 촉진제는 SixLyRz로 구성된 그룹으로부터 선택되는 데, 여기에서 L은 히드록시(hydroxy), 메톡시(methoxy), 에톡시(ethoxy), 아세톡시(acetoxy), 알콕시(alkoxy), 카르복시(carboxy), 아민(amines), 할로겐(halogens)으로 구성된 그룹으로부터 선택되고, R은 하이드리도, 메틸, 에틸, 비닐, 및 페닐(phenyl)[어떠한 알킬(alkyl) 또는 아릴(aryl)]로 구성된 그룹으로부터 선택된다. 접착 촉진제는 헥사메틸디실라잔(hexamethyldisilazane), 비닐트리아세톡시실란(vinyltriacetoxysilane), 아미노프로필트리메톡시실란(aminopropyltrimethoxysilane), 비닐 트리메톡시실란(vinyl trimethoxysilane)일 수 있다. 안티스트라이에이션제는 중합 프리세라믹 전구체를 포함하는 용액의 약 0.1% 이하일 수 있다. 안티스트라이에이션제는 고 균일성의 막을 형성하는 데 이용될 수 있다.
또한, 중합 프리세라믹 전구체를 포함하는 용액은 시스템에 공극을 형성하는 모이어티들을 포함할 수 있다. 또한, 중합 프리세라믹 전구체를 포함하는 용액은 중합 프리세라믹 전구체가 세라믹 패터닝층으로 변환하는 도중에 막으로부터 배출된 고비등점 용매 및 저 분자량 부산물로 퇴화되는 희생 중합 물질을 포함할 수 있다. 희생 중합 물질은 폴리(스티렌), 폴리(에스테르), 폴리(메타크릴레이트), 폴리(아크릴레이트), 폴리(글리콜), 폴리(아미드) 및 폴리(노르보넨) 중 어느 하나 또는 이들의 조합 또는 이들의 코폴리머일 수 있다.
도 5(a) 및 도 5(b)를 참조하면, 산소 플라스마에의 노출 전후에 걸쳐, 오거 깊이 프로파일(Auger depth profiling)에 의해 결정된 조성물 깊이 프로파일들이 도시된다. 많은 요소들에 대응하는 신호들의 상대 농도가 스퍼터 시간(sputter time)의 함수로서 도시된다. 막 깊이는 약 10nm/분인 에칭률을 사용해 계산될 수 있다. 폴리실라잔 중합 프리세라믹 전구체로부터 형성된 세라믹 패터닝층이 (포토레지스트의 제거를 자극하는)산소 플라즈마 노출에 저항하며, 최상단 표면에서 그 조성이 약간 변경되어 있음을 이 데이터는 나타낸다. 이러한 결과로부터, 세라믹 패터닝층은 포토레지스트층 및/또는 안티리플렉티브 코팅층을 제거하는 전형적인 포토레지스트 재가공 단계들에 저항할 수 있음이 정해진다.
본 발명이 도면 및 그 바람직한 실시예를 통해 특히 설명되기는 했지만, 당업자에게는 상술한 형태 및 세부 사항이 본 발명의 의도와 범위를 벗어남이 없이 변할 수 있음이 자명하다. 따라서, 본 발명은 설명 및 예시된 명확한 형태 및 세부 사항에 제한되는 것이 아니라, 청구범위의 내에서 해석되어야 한다.

Claims (20)

  1. 적어도 하나의 층을 갖는 기판의 상단에 적어도 하나의 중합 프리세라믹 전구체(polymeric preceramic precursor) 막을 증착시키는 단계;
    상기 적어도 하나의 중합 프리세라믹 전구체 막을 적어도 하나의 세라믹층으로 변환하는 단계로서, 상기 적어도 하나의 세라믹층은 v+w+x+y+z=1에 대해 0.1≤v≤0.9, 0≤w≤0.5, 0.05≤x≤0.9, 0≤y≤0.5, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 것인 단계;
    상기 적어도 하나의 세라믹층의 상단에 패턴화된 포토레지스트(photoresist)를 형성하는 단계;
    하부에 있는 상기 기판의 하나 이상의 영역을 노출하도록, 상기 적어도 하나의 세라믹층을 패터닝(patterning)하는 단계로서, 하부에 있는 상기 기판의 잔류 영역은 적어도 하나의 패턴화된 세라믹층에 의해 보호되는 것인 단계; 및
    상기 기판의 상기 하나 이상의 노출 영역을 에칭하는 단계를 포함하는 하드마스크(hardmask)의 형성 방법.
  2. 제1항에 있어서, 상기 기판은 적어도 하나의 라인 레벨 유전체층(line level dielectric layer) 및 적어도 하나의 비어 레벨 유전체층(via level dielectric layer)를 포함하는 것인 하드마스크의 형성 방법.
  3. 제1항에 있어서, 상기 중합 프리세라믹 전구체를 증착시키는 상기 단계는 유기 용매에 용해된 상기 중합 프리세라믹 전구체의 용액을 도포하는 단계를 포함하되,
    상기 유기 용매는 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA), 프로필렌 글리콜 메틸 에테르(PGME), 톨루엔(toluene), 크실렌(xylenes), 아니솔(anisole), 메시틸렌(mesitylene), 부티로락톤(butyrolactone), 시클로헥사논(cyclohexanone), 헥사논, 에틸 락테이트(ethyl lactate), 헵타논(heptanones) 또는 이들의 조합으로 구성된 군으로부터 선택되는 것인 하드마스크의 형성 방법.
  4. 제3항에 있어서, 상기 프리세라믹 전구체 및 용매를 포함하는 용액은 접착 촉진제(adhesion promoter), 공극을 형성하는 희생 모이어티(sacrificial moiety), 안티스트라이에이션제(antistriation agent) 또는 이들의 조합을 포함하는 군으로부터 선택된 하나 이상을 더 포함하는 것인 하드마스크의 형성 방법.
  5. 제3항에 있어서, 상기 도포 단계는 스핀(spin) 코팅, 스프레이(spray) 코팅, 스캔(scan) 코팅 및 딥(dip) 코팅으로 구성된 군으로부터 선택되는 것인 하드마스크의 형성 방법.
  6. 제1항에 있어서, 상기 중합 프리세라믹 전구체를 상기 세라믹층으로 변환하는 단계는 열 경화(thermal curing), 전자 조사(irradiation), 이온 조사, 자외선을 이용한 조사, 가시광선을 이용한 조사 또는 이들의 조합을 포함하는 것인 하드마스크의 형성 방법.
  7. 제1항에 있어서, 상기 중합 프리세라믹 전구체를 도포하기 전, 상기 중합 프리세라믹 전구체를 도포한 후 또는 상기 중합 프리세라믹 전구체를 상기 세라믹층으로 변환한 후 중 하나에서, 접착 촉진제를 도포하는 단계를 더 포함하는 것인 하드마스크의 형성 방법.
  8. 제1항에 있어서, 상기 적어도 하나의 패턴화된 세라믹층은 하드마스크를 포함하되,
    상기 하드마스크는, 상기 에칭 과정 동안, 상기 기판 내에 비어 레벨 유전체 및 라인 레벨 유전체를 형성하는 것인 하드마스크의 형성 방법.
  9. 제1항에 있어서, 상기 적어도 하나의 패턴화된 세라믹층은 클러스터드 하드마스크(clustered hardmask)를 포함하되,
    상기 클러스터드 하드마스크는, 둘 이상의 다른 패턴들 및 둘 이상의 다른 유전체 물질들을 갖는 이중층을 포함하는 것인 하드마스크의 형성 방법.
  10. 제8항에 있어서, v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 상기 비어 레벨 유전체와 상기 라인 레벨 유전체 사이의 세라믹층은 베리드 에칭 스톱(buried etch stop)인 것인 하드마스크의 형성 방법.
  11. 제1항에 있어서, 상기 적어도 하나의 중합 프리세라믹 전구체 막은 v+w+x+y+z=1에 대해 0.1≤v≤0.8, 0≤w≤0.8, 0.05≤x≤0.8, 0≤y≤0.3, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 것인 하드마스크의 형성 방법.
  12. 반도체 소자용 다층 상호연결 구조체로서,
    v+w+x+y+z=1에 대해 0.1≤v≤0.9, 0≤w≤0.5, 0.05≤x≤0.9, 0≤y≤0.5, 0.05≤z≤0.8인 적어도 하나의 SivNwCxOyHz 조성물을 갖는 패턴화된 세라믹 막의 층을 하나 이상의 층들을 갖는 기판의 상단에 적어도 하나는 포함하되,
    상기 하나 이상의 층들은 적어도 하나의 금속층을 포함하는 것인 반도체 소자용 다층 상호연결 구조체.
  13. 제12항에 있어서, 상기 패턴화된 세라믹 막은 둘 이상의 상이한 규소를 포함하되,
    상기 둘 이상의 상이한 규소는 2개의 성질이 다른 패턴을 갖는 유전체들을 포함하고, 또한 제1 하드마스크층의 상단에 있는 제2 하드마스크층을 포함하는 클러스터드 하드마스크층(clustered hardmask layer)을 형성하는 것인 반도체 소자용 다층 상호연결 구조체.
  14. 제13항에 있어서, 상기 제1 하드마스크층은 비어 레벨 유전체를 형성하고, 상기 제2 하드마스크층은 라인 레벨 유전체를 형성하는 것인 반도체 소자용 다층 상호연결 구조체.
  15. 제12항에 있어서, 상기 기판은 마이크로 전자 상호 연결체들 및 마이크로 전자소자들을 포함하는 것인 반도체 소자용 다층 상호연결 구조체.
  16. 제12항에 있어서, 상기 적어도 하나의 패턴화된 세라믹층의 두께는 5nm 내지 300nm인 것인 반도체 소자용 다층 상호연결 구조체.
  17. 제12항에 있어서, 상기 적어도 하나의 패턴화된 세라믹층은 공극을 포함하는 것인 반도체 소자용 다층 상호연결 구조체.
  18. 적어도 제1 유전체층 및 제2 유전체층을 갖는 다층 기판을 포함하고,
    v+w+x+y+z=1에 대해 0.05≤v≤0.8, 0≤w≤0.9, 0.05≤x≤0.8, 0≤y≤0.8, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 적어도 하나의 세라믹 베리드 에칭 스톱은 상기 제1 유전체층과 상기 제2 유전체층 사이에 위치하는 것인 다층 상호연결 구조체.
  19. 제18항에 있어서, 상기 제1 유전체층은 라인 레벨 유전체이며, 상기 제2 유전체층은 비어 레벨 유전체인 것인 다층 상호연결 구조체.
  20. 제18항에 있어서, v+w+x+y+z=1에 대해 0.1≤v≤0.9, 0≤w≤0.5, 0.05≤x≤0.9, 0≤y≤0.5, 0.05≤z≤0.8인 SivNwCxOyHz 조성물을 갖는 적어도 하나의 패턴화된 세라믹 하드마스크를 상기 기판의 상단에 더 포함하는 것인 다층 상호연결 구조체.
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