CN100552542C - 由旋涂上的陶瓷薄膜组成的构图层 - Google Patents

由旋涂上的陶瓷薄膜组成的构图层 Download PDF

Info

Publication number
CN100552542C
CN100552542C CNB2004800028675A CN200480002867A CN100552542C CN 100552542 C CN100552542 C CN 100552542C CN B2004800028675 A CNB2004800028675 A CN B2004800028675A CN 200480002867 A CN200480002867 A CN 200480002867A CN 100552542 C CN100552542 C CN 100552542C
Authority
CN
China
Prior art keywords
layer
composition
ceramic
hard mask
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2004800028675A
Other languages
English (en)
Other versions
CN1742231A (zh
Inventor
S·M·盖茨
J·C·赫德里克
E·E·黄
D·普菲弗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1742231A publication Critical patent/CN1742231A/zh
Application granted granted Critical
Publication of CN100552542C publication Critical patent/CN100552542C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3125—Layers comprising organo-silicon compounds layers comprising silazane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
    • Y10S430/146—Laser beam
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31652—Of asbestos
    • Y10T428/31663—As siloxane, silicone or silane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

本发明包括一种形成硬掩模的方法，包括以下步骤：使聚合物预陶瓷前体薄膜沉积在基材的顶上；将聚合物预陶瓷前体薄膜转化成至少一个陶瓷层，其中陶瓷层的组成为SivNwCxOyHz，其中0.1≤v≤0.9，0≤w≤0.5，0.05≤x≤0.9，0≤y≤0.5，0.05≤z≤0.8，v+w+x+y+z＝1；在陶瓷层的顶上形成已构图的光致抗蚀层；对陶瓷层构图，以将衬底基材的区域曝光，其中衬底基材的剩余区域被已构图的陶瓷层保护；并且将衬底基材的曝光区域蚀刻。本发明的另一个方面是掩埋的蚀刻停止层，其具有组成SivNwCxOyHz，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。

Description

由旋涂上的陶瓷薄膜组成的构图层
相关申请的交叉引用
本发明要求了于2003年1月29日提交的美国临时专利申请60/443,361的权益，其内容和披露完全阐述在此结合作为参考。
发明背景
发明领域
本发明涉及采用陶瓷层作为构图层。更特别地，其涉及使用陶瓷层制备作为集成电路和微电子器件的一部分的金属互连结构体。本发明提供了两个主要优点。首先，由于可以通过任何基于溶剂的方法例如旋涂施涂薄膜，陶瓷层加工是容易的。其次，陶瓷层独特的化学组成提供了在通过基于溶液的方法涂覆的典型层之间显著的化学对比。
背景技术
采用硬掩模构图层和掩埋的蚀刻停止层被通常用于制备作为集成电路和微电子器件的一部分的金属互连结构体。为了成功使用这些层，通常需要许多特性。第一，它们应该可通过使用光刻掩模的干蚀刻方法(例如反应活性离子蚀刻)而确定，并且具有提供给其他层以化学对比的组成，以使得可以容易地生成结构体。第二，它们可能需要对在其中出现构图层未对准的情况下所需的光致抗蚀剂重制步骤，例如氧化性等离子体、还原性等离子体、酸性润湿浴等具有抵抗性。第三，它们必须展现出热稳定性，以使得它们可以经受需要升高的温度加工的其他过程。第四，它们需要对邻近层足够的粘合性，以抗受平面化步骤和在互连结构体上产生压力的其他过程。取决于它们的放置和使用，它们可能被要求为可采用合理的化学机械抛光(CMP)速率除去或者作为化学机械抛光的停止层。如果这些层含于最终的互连结构体中，则介电常数必须低，以使阻容(RC)延迟最小化并且提高性能。最后，它们应该可以迅速并且节省成本的方式制得。
通常，硬掩模构图层和掩埋的蚀刻停止层是通过化学汽相沉积(CVD)和相关的方法沉积的电介质体系。尽管这些方法允许具有各种组成，包括硅氧化物、硅碳化物、硅氮化物、硅碳-氮化物等的薄膜沉积，但它们通常涉及到昂贵的生产工具并且可能是集约和消耗时间的方法。在一些情况下，已经建议使用旋涂上的电介质。然而，这些情况主要限于倍半硅氧烷、硅氧烷和其他相关的主要基于硅-氧键的化学物质。
发明概述
本发明涉及用于制备在任意微电子器件包括：高速微处理器、专用集成电路(ASICs)和存储器中所使用的互连结构体的陶瓷结构体和制备方法。采用提供了易于加工、热稳定性、重制能力和在其它构图层之间的化学对比的陶瓷构图层是有利的，因为它们降低了生产成本并且允许以可靠的方式生产互连结构体。
在本发明的第一实施方案中，描述了在基材上的含有已构图的陶瓷层的结构体。该第一实施方案中的基材包括至少一个用于构图的层。该层由金属或者电介质组成，并且可以是均匀的薄膜或者已构图的薄膜。在该层的下面，基材由至少一个形成于基材上的导电金属特征组成，基材进一步包括至少一个围绕导电金属特征的绝缘层。该绝缘层可以将至少一个导电金属特征围绕在其底部、顶部和侧面。基材可以进一步包括至少一个导电阻隔层，该阻隔层形成于绝缘层与所述至少一个导电金属特征之间的至少一个界面上。所述至少一个导电金属特征和绝缘层的组合可以重复，以形成多层的互连堆层。
该结构体可以是以下物质的其中一种：含有微电子器件的硅片、陶瓷芯片载体、有机芯片载体、玻璃基材、砷化镓、碳化硅、镓或其他半导体晶片。
在本发明的第一实施方案的第一个例子中，描述了具有单个已构图的陶瓷层的结构体。该单个已构图的陶瓷层可以用作单个硬掩模。在本发明的第一实施方案的第二个例子中，描述了具有成组的已构图的陶瓷层的结构体。成组的硬掩模可以由至少两个具有两种不同图案的含硅电介质组成。在这些实施方案的每一个中，将陶瓷层置于基材上，其中它们可用于通过蚀刻过程步骤而确定衬底结构体中的至少一个特征。
在本发明的第一实施方案的第三个例子中，描述了含有已构图的掩埋蚀刻停止层的结构体。该掩埋的蚀刻停止层有助于确定线条级和通孔级的互连结构体，并且有助于产生互连结构体。该结构体由已构图的薄膜堆层组成，该薄膜堆层由在掩埋的蚀刻停止层上的至少一个介电层组成，其中该图案与这些层的每一个相同，并且其中已构图的薄膜堆层设置于基材的顶部。
在本发明的第二实施方案中，描述了一种生成硬掩模构图层和掩埋的蚀刻停止层的方法。将聚合物预陶瓷前体溶于合适的溶剂中并且涂覆到具有至少一个用于构图的薄膜层的基材上，以制得薄膜。聚合物预陶瓷前体薄膜通过任意合适的方法转化成陶瓷可构图层，这些方法包括：加温退火、电子束辐射、离子辐射、采用紫外光和/或可见光的辐射，等等。在该过程期间，聚合物预陶瓷前体可以交联成坚硬的、不可溶的基质。
作为硬掩模构图层被施涂时，陶瓷可构图层可以通过光刻技术(本领域公知的)构图并且通过干蚀刻方法(本领域公知的)蚀刻，以将光刻图案转移到陶瓷可构图层中以产生已构图的陶瓷薄膜。随后，处理步骤可以包括将这些步骤连同本领域公知的其他常用步骤一起重复，以生成用于微电子器件的互连结构体。陶瓷构图层可以用作成组的硬掩模。
作为掩埋的蚀刻停止层被施涂时，以与上述相同的方式生成陶瓷可构图层。然后将至少一个介电层涂覆到陶瓷可构图层上，其中该陶瓷可构图层是掩埋的蚀刻停止层。然后使用常规的光刻和蚀刻过程步骤对这些介电层构图。与置于其顶部的介电层化学性质不同的掩埋蚀刻停止层用作停止层，其中介电层的蚀刻可以可控制的方式进行，并且规定结构中蚀刻的深度。
聚合物预陶瓷前体是可溶于有机溶剂、可以通过基于溶剂的方法被涂覆成涂层并且含有硅的聚合物分子。聚合物预陶瓷前体也可以是两种或多种聚合物组分的混合物，并且可以具有任意的链结构。该聚合物预陶瓷前体可由其中主链主要由Si-N和/或Si-C键组成的聚合物所组成。聚合物预陶瓷前体可以选自含有硅的体系，该体系包括：聚硅氮烷、聚碳硅烷、聚硅杂硅氮烷、聚硅烷、聚硅杂碳硅烷、聚硅氧氮烷、聚碳硅氮烷、聚甲硅烷基碳二酰亚胺和聚硅杂碳硅氮烷。该聚合物预陶瓷前体可由其中主链主要由C-C键组成的聚合物所组成；其例子是聚甲硅烷基碳二酰亚胺。
通过任何基于溶剂的方法将聚合物预陶瓷前体涂覆，以形成涂层。基于溶剂的方法涉及到使用聚合物预陶瓷前体的溶液以生成该涂层，其中可以使用适用于涂覆的各种有机溶剂。另外，可以将添加剂例如粘合促进剂和抗条纹剂加入该溶液，以分别提高粘合性和涂层质量。
从由聚合物预陶瓷前体组成的薄膜转化而来的陶瓷构图层由基于硅的材料所组成，并且对约300℃的温度热稳定(＜1wt％损耗/小时)。该陶瓷构图层可以交联并且不溶于有机溶剂。优选地，陶瓷构图层可以对用于重制(即除去)已构图的光致抗蚀剂层的过程有抵抗性，这些过程包括基于由O2、N2、Ar、He、Ne、H2或其组合产生的等离子体的干蚀刻，和湿蚀刻例如酸性和碱性溶液。
陶瓷构图层可以具有小于约3.3，优选小于约2.8，和最优选约2.6的介电常数。陶瓷构图层还可以含有孔隙，其进一步降低了介电常数。当孔隙被引入到陶瓷构图层中时，介电常数可以被降低至小于约2.6，最优选至约1.6。可以通过除去可以是聚合物的牺牲部分而产生孔隙。也可以通过涉及到除去高沸点溶剂的方法产生孔隙。孔隙可以具有约0.5nm-约20nm的尺寸范围，并且可以具有闭孔的形态。
通过本领域公知的任何方法，包括涉及到光刻技术、印压光刻技术和反应活性离子蚀刻的那些而加工陶瓷构图层，以生成已构图的陶瓷层。其中陶瓷构图层被用作硬掩模层或者掩埋的蚀刻停止层的多层基材可以进一步包括本领域公知的、任意的包括有电介质、金属或半导体材料的材料层。
附图简述
图1是表示具有本发明的单个已构图的陶瓷层的结构体的横截面的图。
图2是表示具有本发明的成组的已构图的陶瓷层的结构体的横截面的图。
图3是表示具有已构图的掩埋蚀刻停止层的结构体的横截面的图。
图4是表示形成本发明的已构图的陶瓷层的概括方法的图。
图5(a)和5(b)表示在对氧气等离子体曝光之前和之后由Auger深度剖面测量法测定的组成的深度剖面图。
优选实施方案的描述
现在将参照本发明附随的附图更详细地讨论与本发明的创造性已构图的陶瓷层相关的结构、方法和组成。在附随的附图中注意的是，类似的和相应的元件通过类似的参考数字引证。
已构图的陶瓷层可用作硬掩模或者掩埋的蚀刻停止层，其能够制得可用于任何微电子器件的互连体。使用已构图的陶瓷层制备互连结构体可以本领域公知的任何方式，包括单一波纹装饰和双重波纹装饰方法而进行。对于双重的波纹装饰加工，可以使用单个的或者成组的硬掩模模式。已构图的陶瓷层可以具有约5nm-500nm的厚度。任选地，可以将粘合促进剂置于已构图的陶瓷薄膜的一个界面或者两个界面上。
参照图1，第一实施方案的第一个例子包括：在具有一个或多个用于构图的薄膜的衬底基材上包括有单层已构图的陶瓷薄膜的结构体。
互连结构体40可由多级1000所组成，其中每一级包括通孔级1100和线条级1200。互连结构体可以包括横穿该结构体的导电金属特征33，并且可以如常规已知的那样具有与衬里金属阻隔层34的界面。导电金属特征和衬里金属阻隔层被电介质包围。通孔级中的电介质包括通孔级电介质32和任选的封端阻隔层薄膜36。线条级1200中的电介质包括线条级电介质31和任选的化学机械抛光停止层41。任选地，电介质蚀刻停止层37可以置于通孔级电介质32与线条级电介质31之间。
参照图2，第一实施方案的第二个例子包括：在具有一个或多个用于构图的薄膜的衬底基材上包括有由含有两种不同的从聚合物预陶瓷前体产生的含硅电介质所组成的、具有两种不同图案的双层已构图的陶瓷薄膜的结构体。在该例子中，该双层用作成组的硬掩模，该成组的硬掩模由形成于第一硬掩模层62顶上的第二硬掩模层63所组成。
参照图3，第一实施方案的第三个例子包括：包含有用作掩埋的蚀刻停止层的单层已构图的陶瓷薄膜64的结构体，该掩埋的蚀刻停止层含有：具有一个或多个用于构图的薄膜的衬底基材1000，和具有一个或多个已构图的薄膜的覆盖层薄膜结构体1200。
衬底基材1000由在最上层表面的至少一个介电层或金属层组成。在其中电介质存在于最上层表面的情况下，介电层可以是本领域公知的任意电介质，这些电介质包括：聚亚芳基物质、聚亚芳基醚、聚硅氧烷、聚倍半硅氧烷或者组成为SivNwCxOyHz的任何CVD沉积的电介质，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。沉积的电介质可以选择性地具有组成SivNwCxOyHz，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。在其中金属层形成于基材的最上层表面的情况下，金属层可以包括以下物质的至少一种：铝、铜、金、银和这些金属的合金。衬底基材1000可以包括微电子互连体和微电子器件。
返回参照图1，在单层硬掩模的情况下(第一个例子)，硬掩模层61可由在微电子互连结构体中确定通孔级电介质32或线条级电介质31的图案组成。在成组的硬掩模情况下，参照图2，第一硬掩模层62和第二硬掩模层63被用于以本领域公知的任意方式确定通孔级电介质32和线条级电介质31。
在第三个例子的情形中，参照图3，其中陶瓷构图层用作掩埋的蚀刻停止层64，包括有线条级电介质31的覆盖层薄膜结构体形成于陶瓷构图层的顶上并且包括有相同的图案。任选地，一个或多个硬掩模层和/或化学机械抛光停止层41可以形成于线条级电介质31的顶上。掩埋的蚀刻停止层64可以位于通孔级电介质32与线条级电介质31之间。掩埋的蚀刻停止层64可以是旋涂上的电介质。该掩埋的蚀刻停止层64可以是聚硅氧烷、聚倍半硅氧烷或者组成为SivNwCxOyHz的任何CVD沉积的电介质，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。掩埋的蚀刻停止层还可以具有组成SiyNwCxOyHz，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。掩埋的蚀刻停止层64也可以是陶瓷构图层。对于用于对线条级电介质31构图的干蚀刻，掩埋的蚀刻停止层64蚀刻得比线条级电介质31慢至少5倍。
对于第一实施方案，通孔和线条电介质(32和31)可以是本领域公知的任何低k值的电介质，这些电介质包括：聚亚芳基物质、聚亚芳基醚、聚硅氧烷、聚倍半硅氧烷或者组成为SivNwCxOyHz的任何CVD沉积的电介质，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。通孔和线条电介质还可以具有包括SivNwCxOyHz的组成，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。该结构体还可以具有在用作化学机械抛光停止层41的中间层电介质顶上的覆盖层薄膜结构体。该化学机械抛光停止层可以是旋涂上的或者CVD沉积的电介质，例如聚硅氧烷、聚倍半硅氧烷或者组成为SivNwCxOyHz的任何CVD沉积的电介质，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。化学机械抛光停止层可以具有组成SivNwCxOyHz，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。第一和第二个例子中的任选的掩埋蚀刻停止层37可以包括电介质例如聚亚芳基物质、聚亚芳基醚、聚硅氧烷、聚倍半硅氧烷或者组成为SivNwCxOyHz的任何CVD沉积的电介质，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。任选的掩埋蚀刻停止层37可以选择性地具有组成SivNwCxOyHz，其中0.05＜v＜0.8，0＜w＜0.9，0.05＜x＜0.8，0＜y＜0.8，0.05＜z＜0.8，v+w+x+y+z＝1。
参照图4，将制备已构图的陶瓷层的方法描述为第二实施方案。在步骤1中，将聚合物预陶瓷前体溶于有机溶剂中。
在任选的步骤2中，在涂覆聚合物预陶瓷前体之前将粘合促进剂涂覆到基材上。粘合促进剂可用于增强陶瓷构图层与邻近的层之间的粘合性。
在步骤3中，将基于溶剂的方法用于使聚合物预陶瓷前体沉积到衬底基材上。合适的基于溶剂的方法包括：旋涂、喷涂、扫描涂覆和浸涂。该基于溶剂的方法可用于光滑的或者属于含有已构图的形态的一种的基材。在后一种情况下，得到的涂层可以填充间隙并且平面化最上层表面。如果使用任选的共溶解的粘合促进剂，则在涂覆期间粘合促进剂可能分离到薄膜界面。粘合促进剂可由少于约1％的含有聚合物预陶瓷前体的溶液所组成。产生孔隙的牺牲部分也可共溶于含有聚合物预陶瓷前体的溶液。牺牲部分是降解成低分子量副产物的牺牲的聚合物材料，其在聚合物预陶瓷前体转化成陶瓷构图层期间从薄膜中排出。
在任选的步骤4中，可以在涂覆聚合物预陶瓷前体之后涂覆粘合促进剂。粘合促进剂可以任选地用于增强陶瓷构图层与邻近的层之间的粘合性。
在步骤5中，将聚合物预陶瓷前体薄膜转化成陶瓷构图层。聚合物预陶瓷前体到陶瓷构图层的转化可以借助于使用以下任意合适的方法的一种或组合，这些方法包括：热固化、电子辐射、离子辐射、采用紫外光和/或可见光的辐射。这些方法可以在惰性气氛下进行。惰性气氛可以包括氮气、氩气、氦气、氢气和其组合。当通过热固化将聚合物预陶瓷转化成陶瓷构图层时，可以采用超过约300℃的温度，优选大于约400℃。在聚合物预陶瓷前体转化成陶瓷构图层期间可能出现交联机理。如果使用任选的共溶解的粘合促进剂，则粘合促进剂在该转化过程期间可能分离到薄膜界面。当采用牺牲的聚合物材料时，由采用高沸点溶剂的方法可以产生孔隙，其中牺牲的聚合物材料降解并且从薄膜中排出。
对于任选的步骤6，在聚合物预陶瓷前体转化成陶瓷构图层之后涂覆粘合促进剂。粘合促进剂可以增强陶瓷构图层与邻近的层之间的粘合性。
在任选的步骤7中，可以在聚合物预陶瓷前体转化成陶瓷可构图层之后形成介电层或硬掩模层的额外层。
在步骤8中，对陶瓷构图层构图以制得已构图的陶瓷层。该已构图的陶瓷层的厚度约5nm-约300nm。这可以涉及到本领域公知的任何方法，包括：涉及到将光致抗蚀的和/或抗反射的涂层沉积在具有陶瓷构图层的基材顶部的光刻方法，使用干蚀刻方法对陶瓷构图层构图以制得已构图的陶瓷层，和用于除去不希望的残余物和/或副产物的清洗方法。可以通过将陶瓷构图层对反应活性的等离子体曝光而进行干蚀刻，该等离子体可以含有氟化的有机部分并且可以含有以下物质的至少一种：CH3F、C2F6、He和CO2。
然后可以在暴露于陶瓷构图层的蚀刻加工期间或者之后除去光致抗蚀的和/或抗反射的涂层。蚀刻加工可以借助于可以涉及使用酸、碱和/或有机溶剂的湿蚀刻方法。作为选择，可以使用可以涉及到由O2、N2、Ar、He、Ne、H2和CO2的至少一种产生的等离子体的干蚀刻而进行光致抗蚀的和/或抗反射的除去。
在其中已构图的陶瓷层将被用作掩埋的蚀刻停止层的情况下，可以在构图之前将至少一个介电层涂覆到陶瓷可构图层上。在这种情况下，这些额外的介电层将以与陶瓷可构图层同样的方式构图。
任选地，可以在任意步骤下使用清洗方法，以除去从其他过程中残留的任何不需要的部分。该清洗可以涉及到将基材暴露于有机溶剂、含水的酸、含水的碱、超临界流体，对反应活性的等离子体曝光。
已构图的陶瓷层可用于确定微电子互连体中的通孔级电介质32或线条级电介质31。随后可以采用本领域公知的金属喷镀和平面化步骤，以制得微电子互连结构体。
含有聚合物预陶瓷前体的溶液可以含有有机溶剂。有机溶剂可以是以下物质的一种或者组合：丙二醇甲基醚乙酸酯(PGMEA)、丙二醇甲基醚(PGME)、甲苯、二甲苯、茴香醚、
Figure C20048000286700141
丁内酯、环己酮、已酮、乳酸乙酯和庚酮。溶液中聚合物预陶瓷前体的浓度可以约1.0wt％-约40.0wt％。
聚合物预陶瓷前体是含有硅的聚合物材料并且可由以下物质组成：聚硅氮烷、聚碳硅烷、聚硅杂硅氮烷、聚硅烷、聚硅杂碳硅烷、聚甲硅烷基碳二酰亚胺、聚硅氧氮烷、聚碳硅氮烷和聚硅杂碳硅氮烷。聚合物预陶瓷前体可以含有部分组分的硅氧烷和/或倍半硅氧烷。聚合物预陶瓷前体可以含有键接到主链上的侧挂官能团，包括：氢、乙烯基、烯丙基、烷氧基、甲硅烷基和烷基。聚合物预陶瓷前体可以具有500-10000000g/mol的分子量，可以是均聚物、无规共聚物、嵌段共聚物或者聚合物共混物，并且可以含有任何链结构，包括线型、网状、支化和树状。聚合物预陶瓷前体还可以含有部分组分的硅氧烷和/或倍半硅氧烷结构。聚合物预陶瓷前体可以具有组成SivNwCxOyHz，其中0.1≤v≤0.8，0≤w≤0.8，0.05≤x≤0.8，0≤y≤0.3，0.05≤z≤0.8，v+w+x+y+z＝1。聚合物预陶瓷前体还可以具有组成SivNwCxOyHz，其中0.1＜v＜0.8，0＜w＜0.8，0.05＜x＜0.8，0＜y＜0.3，0.05＜z＜0.8，v+w+x+y+z＝1。聚合物预陶瓷前体可以是聚脲甲基乙烯基硅氮烷(KiON)、聚碳甲基硅烷或聚烯丙基氢化碳硅烷。
在聚合物预陶瓷前体薄膜转化成陶瓷构图层之后，陶瓷构图层可以具有组成SivNwCxOyHz，其中0.1≤v≤0.9，0≤w≤0.5，0.05≤x≤0.9，0≤y≤0.5，0.05≤z≤0.8，v+w+x+y+z＝1。作为选择，陶瓷构图层可以具有组成SivNwCxOyHz，其中0.1＜v＜0.9，0＜w＜0.5，0.05＜x＜0.9，0＜y＜0.5，0.05＜z＜0.8，v+w+x+y+z＝1。优选的组成的例子是v＝0.18+/-0.03、w＝0.16+/-0.03、x＝0.17+/-0.03、y＝0.01+/-0.03和z＝0.48+/-0.03。
任选地，提高粘合质量或涂层质量的添加剂例如粘合促进剂和抗条纹剂可以共溶解在溶液中。溶液中添加剂的浓度可以小于约1.0wt％。粘合促进剂选自SixLyRz，其中L选自羟基、甲氧基、乙氧基、乙酰氧基、烷氧基、羧基、胺、卤素，并且R选自氢、甲基、乙基、乙烯基和苯基(任意烷基或芳基)。粘合促进剂可以是：六甲基二硅氮烷、乙烯基三乙酰氧基硅烷、氨基丙基三甲氧基硅烷和乙烯基三甲氧基硅烷。抗条纹剂可以少于含有聚合物预陶瓷前体的溶液的约0.1％。抗条纹剂可用于制备具有高均匀度的薄膜。
含有聚合物预陶瓷前体的溶液还可以含有在体系中产生孔隙的部分，包括：降解成低分子量副产物的牺牲的聚合物材料和/或在聚合物预陶瓷前体转化成陶瓷构图层期间从薄膜中排出的高沸点溶剂。牺牲的聚合物材料可以是以下物质的其中一种、组合或者共聚物：聚(苯乙烯)、聚(酯)、聚(甲基丙烯酸酯)、聚(丙烯酸酯)、聚(二醇)、聚(酰胺)和聚(降冰片烯)。
参照图5(a)和5(b)，示出了在对氧气等离子体曝光之前和之后由Auger深度剖面测量法测定的组成的深度剖面图。对应于各种元素的信号的相对浓度表示为溅射时间的函数。可以使用约10nm/分钟的蚀刻速率计算薄膜深度。数据表明：由聚硅氮烷聚合物预陶瓷前体生成的陶瓷可构图层对氧气等离子体曝光(其模拟了光致抗蚀层的除去)有抵抗性，并且其在最上层表面的组成仅有轻微的变化。从这些结果确定：陶瓷可构图层能够经受除去了光致抗蚀的和/或抗反射的涂层的典型的光致抗蚀剂重制步骤。
尽管已经参照其优选实施方案而特别显示和描述了本发明，但本领域那些技术人员将理解的是：可以在形式和细节中作出前述的和其他的变化，只要不偏离本发明的精神和范围。因此这意味着本发明并不限于所描述和阐述的确切形式和细节，而是落入附属的权利要求书的范围中。

Claims (20)

1.一种形成硬掩模的方法，包括：
使至少一个聚合物预陶瓷前体薄膜沉积在具有至少一个层的基材的顶上；
将所述至少一个聚合物预陶瓷前体薄膜转化成至少一个陶瓷层，所述至少一个陶瓷层的组成为SivNwCxOyHz，其中0.1≤v≤0.9，0≤w≤0.5，0.05≤x≤0.9，0≤y≤0.5，0.05≤z≤0.8，v+w+x+y+z＝1；
在所述至少一个陶瓷层的顶上形成已构图的光致抗蚀层；
对所述至少一个陶瓷层构图，以将所述基材的一个或多个区域曝光，其中所述基材的剩余区域被至少一个已构图的陶瓷层保护；
将所述基材的所述一个或多个曝光的区域蚀刻。
2.权利要求1的方法，其中所述基材包括至少一个线条级介电层和至少一个通孔级介电层。
3.权利要求1的方法，其中使至少一个聚合物预陶瓷前体薄膜沉积在具有至少一个层的基材的顶上的步骤包括：涂覆溶于有机溶剂中的所述聚合物预陶瓷前体的溶液，其中所述有机溶剂选自：丙二醇甲基醚乙酸酯、丙二醇甲基醚、甲苯、二甲苯、茴香醚、、丁内酯、环己酮、己酮、乳酸乙酯、庚酮或其组合。
4.权利要求3的方法，其中溶于有机溶剂中的所述聚合物预陶瓷前体的溶液进一步包括一种或多种选自以下的物质：粘合促进剂、用以产生孔隙的牺牲部分、抗条纹剂或其组合。
5.权利要求3的方法，其中所述涂覆溶于有机溶剂中的所述聚合物预陶瓷前体的溶液的步骤中的涂覆选自下述一种或多种：旋涂、喷涂、扫描涂覆和浸涂。
6.权利要求1的方法，其中所述聚合物预陶瓷前体到所述陶瓷层的所述转化包括：热固化、电子辐射、离子辐射、采用紫外光的辐射、采用可见光的辐射或其组合。
7.权利要求1的方法，进一步包括：在涂覆所述聚合物预陶瓷前体之前、在涂覆所述聚合物预陶瓷前体之后、或者在所述聚合物预陶瓷前体到所述陶瓷层的所述转化之后涂覆粘合促进剂的步骤。
8.权利要求1的方法，其中所述至少一个已构图的陶瓷层包括硬掩模，其中所述硬掩模在所述蚀刻期间确定了所述基材中的通孔级电介质和线条级电介质。
9.权利要求1的方法，其中所述至少一个已构图的陶瓷层包括成组的硬掩模，其中所述成组的硬掩模包括具有至少两种不同的图案和至少两种不同的电介质材料的双层。
10.权利要求8的方法，其中所述通孔级电介质与所述线条级电介质之间的陶瓷层是掩埋的蚀刻停止层，该陶瓷层的组成为SivNwCxOyHz，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。
11.权利要求1的方法，其中所述至少一个聚合物预陶瓷前体薄膜的组成为SivNwCxOyHz，其中0.1≤v≤0.8，0≤w≤0.8，0.05≤x≤0.8，0≤y≤0.3，0.05≤z≤0.8，v+w+x+y+z＝1。
12.一种用于半导体器件的多层互连结构体，包括：在具有一个或多个层的基材顶上的至少一层已构图的陶瓷薄膜，其中所述的一个或多个层包括至少一个金属层，该陶瓷薄膜具有至少一种组成SivNwCxOyHz，其中0.1≤v≤0.9，0≤w≤≤0.5，0.05≤x≤0.9，0≤y≤0.5，0.05≤z≤0.8，v+w+x+y+z＝1。
13.权利要求12的多层互连结构体，其中所述已构图的陶瓷薄膜包括至少两种不同的含硅电介质，该两种不同的含硅电介质具有两个不同的图案，形成了包括有在第一硬掩模层顶上的第二硬掩模层的成组的硬掩模层。
14.权利要求13的多层互连结构体，其中所述第一硬掩模层确定通孔级电介质，所述第二硬掩模层确定线条级电介质。
15.权利要求12的多层互连结构体，其中所述基材包括微电子互连体和微电子器件。
16.权利要求12的多层互连结构体，其中所述至少一个已构图的陶瓷层的厚度为5nm-300nm。
17.权利要求12的多层互连结构体，其中所述至少一个已构图的陶瓷层含有孔隙。
18.一种多层互连结构体，包括：
具有至少第一介电层和第二介电层的多层基材；其中至少一个陶瓷掩埋蚀刻停止层处于所述第一介电层与所述第二介电层之间，该蚀刻停止层的组成为SivNwCxOyHz，其中0.05≤v≤0.8，0≤w≤0.9，0.05≤x≤0.8，0≤y≤0.8，0.05≤z≤0.8，v+w+x+y+z＝1。
19.权利要求18的多层互连结构体，其中所述第一介电层是线条级电介质，并且所述第二介电层是通孔级电介质。
20.权利要求18的多层互连结构体，进一步包括在所述基材顶上的至少一个已构图的陶瓷硬掩模，该硬掩模的组成为SivNwCxOyHz，其中0.1≤v≤0.9，0≤w≤0.5，0.05≤x≤0.9，0≤y≤0.5，0.05≤z≤0.8，v+w+x+y+z＝1。
CNB2004800028675A 2003-01-29 2004-01-26 由旋涂上的陶瓷薄膜组成的构图层 Expired - Lifetime CN100552542C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US44336103P 2003-01-29 2003-01-29
US60/443,361 2003-01-29
US10/627,790 2003-07-25
US10/627,790 US6803660B1 (en) 2003-01-29 2003-07-25 Patterning layers comprised of spin-on ceramic films
PCT/US2004/002126 WO2004068551A2 (en) 2003-01-29 2004-01-26 Patterning layers comprised of spin-on ceramic films

Publications (2)

Publication Number Publication Date
CN1742231A CN1742231A (zh) 2006-03-01
CN100552542C true CN100552542C (zh) 2009-10-21

Family

ID=32829823

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800028675A Expired - Lifetime CN100552542C (zh) 2003-01-29 2004-01-26 由旋涂上的陶瓷薄膜组成的构图层

Country Status (7)

Country Link
US (2) US6803660B1 (zh)
EP (1) EP1595276A4 (zh)
JP (1) JP2006517742A (zh)
KR (1) KR100656225B1 (zh)
CN (1) CN100552542C (zh)
TW (1) TWI262575B (zh)
WO (1) WO2004068551A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940173B2 (en) * 2003-01-29 2005-09-06 International Business Machines Corporation Interconnect structures incorporating low-k dielectric barrier films
US7060637B2 (en) * 2003-05-12 2006-06-13 Micron Technology, Inc. Methods of forming intermediate semiconductor device structures using spin-on, photopatternable, interlayer dielectric materials
US6947311B2 (en) * 2003-06-10 2005-09-20 University Of Basel Two-dimensional structural transition controlled by an electric field, memory storage device thereof, and method of making a memory storage device
DE602004021085D1 (de) * 2004-03-11 2009-06-25 Corning Inc Keramikzusammensetzung mit einem Silsesquioxanpolymer
JP4878434B2 (ja) * 2004-09-22 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW200736855A (en) * 2006-03-22 2007-10-01 Quanta Display Inc Method of fabricating photoresist thinner
US8288271B2 (en) * 2009-11-02 2012-10-16 International Business Machines Corporation Method for reworking antireflective coating over semiconductor substrate
US20120103475A1 (en) * 2010-04-28 2012-05-03 Wavenics Inc. Method of manufacturing metal base package with via
US11679412B2 (en) 2016-06-13 2023-06-20 Gvd Corporation Methods for plasma depositing polymers comprising cyclic siloxanes and related compositions and articles
US20170358445A1 (en) 2016-06-13 2017-12-14 Gvd Corporation Methods for plasma depositing polymers comprising cyclic siloxanes and related compositions and articles
CN108878287A (zh) * 2018-06-29 2018-11-23 苏州研材微纳科技有限公司 硅衬底的加工钝化保护方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136707A (en) * 1999-10-02 2000-10-24 Cohen; Uri Seed layers for interconnects and methods for fabricating such seed layers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0379277A3 (en) * 1989-01-17 1991-05-29 Teijin Limited Napthtalocyanine based compound and optical recording medium containing the same
KR100407542B1 (ko) * 1999-03-09 2003-11-28 동경 엘렉트론 주식회사 반도체 장치 및 그 제조 방법
US6489030B1 (en) 2000-04-14 2002-12-03 Honeywell International, Inc. Low dielectric constant films used as copper diffusion barrier
JP2002012761A (ja) * 2000-04-28 2002-01-15 Toray Ind Inc 耐熱性樹脂組成物
US6656532B2 (en) * 2001-05-17 2003-12-02 Honeywell International Inc. Layered hard mask and dielectric materials and methods therefor
US6699810B2 (en) * 2001-08-14 2004-03-02 Thor Technologies, Inc. Method of producing hybrid metal/ceramic composites

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136707A (en) * 1999-10-02 2000-10-24 Cohen; Uri Seed layers for interconnects and methods for fabricating such seed layers

Also Published As

Publication number Publication date
US20050008959A1 (en) 2005-01-13
CN1742231A (zh) 2006-03-01
TW200428585A (en) 2004-12-16
WO2004068551A3 (en) 2005-05-26
US6929982B2 (en) 2005-08-16
WO2004068551A2 (en) 2004-08-12
EP1595276A4 (en) 2012-03-28
EP1595276A2 (en) 2005-11-16
TWI262575B (en) 2006-09-21
JP2006517742A (ja) 2006-07-27
US6803660B1 (en) 2004-10-12
KR20050102620A (ko) 2005-10-26
KR100656225B1 (ko) 2006-12-13

Similar Documents

Publication Publication Date Title
US6815333B2 (en) Tri-layer masking architecture for patterning dual damascene interconnects
JP4988335B2 (ja) 相互接続構造及びこれの製造方法
JP3276963B2 (ja) 誘電体フィルムを基盤上に形成する方法
CN1839468B (zh) 使用甲硅烷基化剂修复低k介电材料的损伤
US7879717B2 (en) Polycarbosilane buried etch stops in interconnect structures
JP4999454B2 (ja) 損傷誘電体材料及び膜の修復及び回復
KR20070083711A (ko) 낮은-ｋ 유전 기능 임프린팅 재료
WO2009037117A1 (en) Interconnect structures with patternable low-k dielectrics and method of fabricating same
WO2009037119A1 (en) Patternable dielectric film structure with improved lithography and method of fabricating same
JP2008511711A5 (zh)
WO2000075979A1 (en) Process of using siloxane dielectric films in the integration of organic dielectric films in electronic devices
CN100552542C (zh) 由旋涂上的陶瓷薄膜组成的构图层
KR20050013492A (ko) 구리/낮은 ｋ 상호 접속 구조를 위해 개선된 화학적평탄화 성능
US7214603B2 (en) Method for fabricating interconnect structures with reduced plasma damage
TWI283254B (en) Film-forming composition containing carbosilane-based polymer and film obtained from the same
JP2006503165A (ja) オルガノシロキサン
CN100505223C (zh) 微电子互连结构体中的多层覆盖阻隔层

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171123

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171123

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20091021