JPH07183273A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH07183273A
JPH07183273A JP5327201A JP32720193A JPH07183273A JP H07183273 A JPH07183273 A JP H07183273A JP 5327201 A JP5327201 A JP 5327201A JP 32720193 A JP32720193 A JP 32720193A JP H07183273 A JPH07183273 A JP H07183273A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
fluorine
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5327201A
Other languages
English (en)
Other versions
JP2917783B2 (ja
Inventor
Kazuyoshi Ueno
和良 上野
Tetsuya Honma
哲哉 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5327201A priority Critical patent/JP2917783B2/ja
Priority to US08/361,536 priority patent/US5521424A/en
Publication of JPH07183273A publication Critical patent/JPH07183273A/ja
Application granted granted Critical
Publication of JP2917783B2 publication Critical patent/JP2917783B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【目的】 エッチング選択比を持つ薄膜構造を有する半
導体装置およびその製造方法を提供する。 【構成】 半導体装置は、基板１上に、フッ素を含有し
ないシリコン酸化膜２と、フッ素を含有するシリコン酸
化膜３とを順次積層した膜構造、又は、フッ素濃度が膜
厚方向で異なるシリコン酸化膜を有する膜構造を有す
る。フッ素の濃度の違いでシリコン酸化膜のエッチング
速度が異なることを利用して、配線溝４の形成に必要な
選択比を得ることで、エッチングを自動停止する。フッ
素の濃度でシリコン酸化膜の特性が大きく変化しないの
で、不純物を含まないシリコン酸化膜と同様に良質な膜
構造が得られる。また、フッ素を含有させることで比誘
電率が低下するため、デバイスの高速化も可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、エッチングを所定の位置で止め
られる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】集積回路などの半導体装置において、エ
ッチング速度の異なる絶縁膜を堆積した構造が用いられ
ており、かかる絶縁膜の構造は、トレンチ（溝）や孔な
どを形成するエッチング工程の際に必要なエッチングの
自動停止や、配線層や導電層の間のセルフアライン接続
などを行なう目的で採用される。
【０００３】図４は、従来の半導体装置の断面の模式図
を示している。この構造は、プロシーディングス・オブ
・１９９３・ヴイ・エル・エス・アイ・マルチレベル・
インターコネクション・コンファレンス（１９９３）、
Ｐ１５に記載されている。同図の構造では、基板１上に
堆積したポリイミド膜１５とシリコン窒化膜１６とから
成る積層絶縁膜内に溝配線１７を形成する。ここでは、
ポリイミド膜１５のエッチング停止層としてシリコン窒
化膜１６が形成されている。
【０００４】選択エッチングが可能な絶縁膜の組み合わ
せとしては、ほかにも、例えば、リン原子やホウ素原子
を含むシリコン酸化膜と、不純物を含まないシリコン酸
化膜の組合せ（ジャーナル・オブ・バキューム・サイエ
ンス・アンド・テクノロジー・Ａ、ｖｏ１１１（１９９
３）、Ｐ２７９に記載されている）や、シリコン酸化膜
と酸化アルミニウム膜の組合せ（テクニカル・ダイジェ
スト・オブ・１９９２・インターナショナル・エレクト
ロン・デバイセズ・ミーティング（１９９２）、Ｐ８３
７に記載されている）、シリコン酸化膜とシリコン窒化
膜の組合せ（テクニカル・ダイジェスト・オブ・１９９
０・インターナショナル・エレクトロン・デバイセズ・
ミーティング（１９９０）、Ｐ４７３に記載されてい
る）が用いられている。
【０００５】
【発明が解決しようとする課題】エッチング速度が相互
に異なる２種類以上の絶縁膜の組合せを半導体装置で用
いる場合には、従来の技術で述べた応用目的から、充分
なエッチング速度の違い（高選択比）を有するととも
に、夫々がデバイス特性に悪影響を与えない良質な膜の
組合せでなければならない。ところが、上述の各組合せ
には、以下のような問題があった。
【０００６】まず、リン原子やホウ素原子を含むシリコ
ン酸化膜と不純物を含まないシリコン酸化膜との組合せ
の場合、リン原子やホウ素原子を含む酸化膜は吸湿性が
高いので、それらにコンタクトホールやビアホールをエ
ッチングによって形成した際に、水分などのガスの放出
によりデバイスの電気的特性を不安定にさせる問題があ
る。また、それらの膜を層間絶縁膜として用いる場合に
は、膜中水分による金属配線の腐食などが生じ、半導体
装置の信頼性を低下させるという問題もある。同様に、
ポリイミド膜とシリコン窒化膜の組合せの場合にも、ポ
リイミド膜からのガスの放出や、吸湿性、熱的安定性の
低さなどによりデバイス特性に悪影響を与える問題があ
る。
【０００７】また、シリコン窒化膜とシリコン酸化膜の
組合せの場合には、双方の膜の電気的特性（比誘電率
等）の違いによって形成される界面のバンド不連続や、
或いは、不連続的に堆積された場合に生じやすい界面準
位によって、プラズマプロセス中に電荷が界面にトラッ
プされ、それがＦＥＴのしきい値電圧のシフトを引き起
こすなど、半導体装置のデバイス特性に悪影響を与える
問題がある。
【０００８】更に、シリコン酸化膜と酸化アルミニウム
膜の組合せの場合にも、双方の絶縁膜の性質が大きく異
なっており、シリコン窒化膜とシリコン酸化膜の組合せ
と同様の問題を有している。このようなデバイス特性の
変動は、設計値からのずれを生じさせ、回路動作に不具
合を生じさせる。
【０００９】本発明の目的は、上述のような問題を解決
した絶縁膜の組合せを有する半導体装置およびその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、フッ素を実質的に含有しな
い又はフッ素濃度が低いシリコン酸化膜と、フッ素を含
有する又はフッ素濃度が高いシリコン酸化膜とを連続的
に堆積し、フッ素濃度が膜厚方向に異なる積層構造又は
単層構造に形成した膜構造を有することを特徴とする。
【００１１】本発明の半導体装置では、フッ素を含有し
ないシリコン酸化膜とフッ素を含有するシリコン酸化膜
とを複数層構造の薄膜として形成することも、或いは、
フッ素濃度が下部と上部とで異なるような単層構造の薄
膜として形成することも可能である。本発明の半導体装
置の一態様では、上記フッ素を含有する又は実質的に含
有しないシリコン酸化膜が、リン原子及びホウ素原子の
少なくとも一方を含有する、例えば層間絶縁膜として構
成される。フッ素含有シリコン酸化膜又はフッ素濃度が
高いシリコン酸化膜が上層又は下層の何れであってもよ
い。
【００１２】また、本発明の半導体装置の製造方法は、
第１の視点において、フッ素を実質的に含有しない又は
フッ素濃度が低いシリコン酸化膜を堆積する工程と、フ
ッ素を含有する又はフッ素濃度が高いシリコン酸化膜を
堆積する工程とを連続的に有することを特徴とする。
【００１３】さらに、本発明の半導体装置の製造方法
は、第２の視点において、アルコキシシランまたはその
重合体をソースガスとして用いたシリコン酸化膜の化学
的気相成長法において、フルオロアルコキシシランを添
加してフッ素を含有するシリコン酸化膜を堆積する工程
を有することを特徴とする。
【００１４】上記製造方法において、フッ素を含有する
又は実質的に含有しないシリコン酸化膜を堆積する工程
において、有機リン、有機ホウ素等のリン原子を含有す
る化合物、及び、ホウ素原子を含有する化合物のうちの
少なくとも１つを気化させ、リンまたはホウ素を添加し
たシリコン酸化膜を堆積してもよい。この構成により、
特に層間絶縁膜に好適な酸化膜が形成される。
【００１５】
【作用】本発明の半導体装置及び本発明方法で製造され
る半導体装置では、フッ素を実質的に含有しないシリコ
ン酸化膜と、フッ素を含有するシリコン酸化膜との間、
又は、フッ素濃度が相互に異なるフッ素含有シリコン酸
化膜相互間では、エッチングレートが相違すること、並
びに、シリコン酸化膜はフッ素含有の有無或いは濃度の
相違に拘らずその膜質がよく近似していることから、こ
れらから成る膜構造をエッチングする際に有効な選択比
が得られることもに、デバイス特性を悪化させること
や、しきい値電圧の変動を引き起こすこともない。
【００１６】
【実施例】次に、本発明の半導体装置およびその製造方
法の実施例について、図面を参照して説明する。図１
は、溝配線を有する本発明の実施例の半導体装置を示す
もので、本発明の実施例の半導体装置の製造方法におけ
る工程段階毎の断面図として示してある。
【００１７】まず、図１（ａ）に示すように、半導体基
板１上に、膜厚が４００ｎｍの不純物を含まないシリコ
ン酸化膜２と、膜厚が３００ｎｍのフッ素含有シリコン
酸化膜とを順次積層する。シリコン酸化膜２の堆積は、
シラン及び酸素を原料ガスとして用いた化学的気相成長
法（ＣＶＤ）で形成する。この時、基板温度は約４３０
℃で、酸素とシランのガス流量比を約１０：１とする。
【００１８】また、フッ素含有シリコン酸化膜３の堆積
は、酸素ガスと、気化したテトラエチルオルソシリケー
ト（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシシラ
ン（ＦＳi（ＯＣ2Ｈ5）3）とを原料ガスとして、熱反応
で行う。この時、基板温度は約２００℃で、酸素ガスは
オゾン発生器によって約２００００ｐｐｍの濃度のオゾ
ンを発生させて反応に使う。また、テトラエチルオルソ
シリケート及びフルオロトリエトキシシランはそれぞれ
約６０℃に保ち、窒素ガスによるバブリングにより気化
し、窒素ガスとともに反応室に供給する。この方法によ
って、フッ素（Ｆ）を１５％含有するＳｉＯＦが堆積す
る。なお、ここでは熱化学反応を用いた成膜の例を示し
たが、シリコン酸化膜およびフッ素含有シリコン酸化膜
を形成する際に、プラズマや光を用いる化学的気相成長
法を用いても良い。
【００１９】次いで、図１（ｂ）に示すように、フッ素
含有シリコン酸化膜３に、選択的に配線溝４を形成す
る。この形成には、例えば、ＣＨＦ3プラズマを用いた
反応性イオンエッチン グ（ＲＩＥ）が採用される。フ
ッ素含有シリコン酸化膜３のＲＩＥにおいては、膜中に
あるＦ原子によって、ＳiＦ4の形でＳiが抜け易いた
め、フッ素を含有しないシリコン酸化膜２よりエッチン
グ速度が速くなるため、配線溝４のエッチングは、エッ
チング速度の遅いシリコン酸化膜２の表面で停止する。
【００２０】ここで、シリコン酸化膜２に代えて、上層
のフッ素含有シリコン酸化膜３よりもフッ素濃度が低い
フッ素含有シリコン酸化膜を採用してもよい。さらに
は、フッ素濃度が膜厚方向で異なるフッ素含有シリコン
酸化膜を採用してもよい。この場合、フッ素濃度が低い
膜から堆積を始めて、順次フッ素濃度が高い膜を堆積す
るようにフッ素含有シリコン酸化膜を順次堆積すること
が出来る。エッチングに際しては、フッ素濃度に応じて
エッチング速度が異なることを利用して、例えばエッチ
ングを自動停止させる。
【００２１】次に、基板温度を約５００℃とし、例えば
Ａ1をスパッタリングして、図１（ｃ）に示すように、
配線溝４を含む全面にアルミニウム膜５を堆積させる。
引き続き、図１（ｄ）に示すように、アルミニウム膜５
を化学機械研磨（ＣＭＰ）することで、配線溝４のみに
Ａ１を残すことで、アルミニウム配線６を形成する。最
後に、ＣＶＤ法により膜厚が４００ｎｍのシリコン酸化
膜２を堆積し、アルミニウム配線６を覆う。
【００２２】上記のように製造した本実施例の半導体装
置では、酸化膜の一方若しくは一部がＳiＯＦから構成
される。ＳiＯＦの比誘電率は、約３．４で従来のシリ
コン酸化膜の比誘電率４．０より約１５％低いので、例
えば層間絶縁膜に採用した場合には、配線の寄生容量が
低く形成される。このため、配線間クロストークノイズ
を低減し、また、信号伝播の遅延を低減することが出来
る。
【００２３】従来の半導体装置で採用された、シリコン
窒化膜とシリコン酸化膜との組合せの場合には、双方の
膜の比誘電率が夫々７．５と４．０であり、双方の比誘
電率が大きく異なっていた。これに対して、上記実施例
の半導体装置では、シリコン酸化膜の比誘電率が４．０
でＳｉＯＦの比誘電率が３．７であり、双方の比誘電率
が比較的近い値であることから、比誘電率の違いによっ
て双方の膜の界面に電荷が蓄積される可能性が低く、従
って、このような電荷の蓄積によって引き起こされるデ
バイス特性の変動が減少する。
【００２４】上記実施例において、シリコン酸化膜２及
びフッ素含有シリコン酸化膜３の少なくとも一方が不純
物として、リン原子又はホウ素原子を含んでいても良
い。この場合、層間絶縁膜として好適な酸化膜が得られ
る。
【００２５】次に、図２を参照して本発明の第２の実施
例の半導体装置及びその製造方法について説明する。同
図（ａ）〜（ｄ）は夫々、この実施例の半導体装置の工
程段階毎の断面図である。
【００２６】まず、図２（ａ）に示すように、シリコン
基板７内に拡散層８を形成し、また、公知の選択的熱酸
化法によって素子分離のためのフィールド酸化膜９を形
成し、更に、ゲート電極１０及び側壁シリコン酸化膜１
１を何れも公知の方法で形成する。
【００２７】次に、図２（ｂ）に示すように、フッ素含
有シリコン酸化膜１２を膜厚６００ｎｍ堆積する。この
堆積は、酸素ガスと、気化したテトラエチルオルソシリ
ケート（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシ
シラン（ＦＳi（ＯＣ2Ｈ5）３）とを原料ガスとして、
熱反応により行なう。
【００２８】次いで、図２（ｃ）に示すように、ＲＩＥ
法により選択的にフッ素含有シリコン酸化膜１２をエッ
チングし、コンタクトホール１３を形成してその底部に
拡散層８を露出させる。この時、フッ素含有シリコン酸
化膜とシリコン酸化膜の双方のエッチング速度の違いに
よって、側壁シリコン酸化膜１１は、殆どエッチングさ
れないので、コンタクトホール１３のマスク直径を拡散
層８の幅よりも大きく設計しても、デバイス特性を損う
ことなしに、ゲート電極構造に対して自己整合的にコン
タクトホール１３が形成される。
【００２９】上述のコンタクトホール１３の自己整合的
形成によって、拡散層８とコンタクトホール１３との間
で従来必要であった目合わせマージンを不必要にするこ
とができ、その結果、半導体装置の集積密度が向上す
る。この場合、側壁１１にシリコン窒化膜を採用して前
記目合わせマージンを不要にする構成も可能ではある
が、かかる構成を採用する場合には、シリコン窒化膜と
シリコン酸化膜との特性の相違によりデバイス特性に影
響が発生するのに比して、本実施例の場合には、双方の
膜における特性の相違が小さく、かかる影響は極めて小
さい。
【００３０】次に、図２（ｄ）に示すように、全面に例
えばタングステン（Ｗ）をブランケットＣＶＤ成長し、
コンタクトホール１３を埋め込み、次いで、これをパタ
ーニングしてタングステン電極配線１４を形成する。
【００３１】一般的に用いられているテトラフロロカー
ボン（ＣＦ４）等によるシリコン酸化膜のＲＩＥでは、
酸化膜表面で化学反応によって生成される一酸化炭素と
シリコンとフッ素とが化合物表面から脱離することによ
って進行する。従って、フッ素含有シリコン酸化膜は、
フッ素を含有しないシリコン酸化膜に比較して、シリコ
ンとフッ素との化合物が形成されやすいのでエッチング
速度が速くなり、フッ素を含有しないシリコン酸化膜と
の選択エッチングが可能となる。また、含有するフッ素
の濃度に応じてエッチング速度が変化するため、濃度の
異なるフッ素含有シリコン酸化膜相互間での選択エッチ
ングも可能である。
【００３２】また、不純物を含まないで堆積したシリコ
ン酸化膜とフッ素を含有して堆積したシリコン酸化膜の
双方について、Ｘ線光電子分光分析計によって膜組成を
調べた結果、シリコン酸化膜は化学量論組成のＳiＯ2で
あり、フッ素含有シリコン酸化膜はＳiＯ1.85Ｆ0.15で
あることがわかった。また、このような方法で形成した
フッ素含有シリコン酸化膜は、赤外線吸収スペクトルか
ら含有水分量が少ないことがわかっており、良質な酸化
膜として使用できる。
【００３３】上記の如く、本発明の実施例の半導体装置
における薄膜構造では、選択比の高いエッチングが可能
であり、また、フッ素含有シリコン酸化膜はフッ素を含
有しないシリコン酸化膜と同様にその膜質が良好であ
る。このため、例えば溝配線を形成する場合には、エッ
チングに起因する溝深さのばらつきを緩和して、配線の
電気的特性の均一性を向上させることが出来る。このよ
うに、フッ素含有シリコン酸化膜は、不純物を含まない
シリコン酸化膜と性質が近いため、チャージアップなど
によるデバイス特性への悪影響も最小限にできる。さら
に、かかる積層構造は、１つの薄膜形成装置で形成でき
るため、半導体装置の製造コストを低減できる。
【００３４】次に、図３（ａ）〜（ｃ）を参照して、本
発明の第３の実施例の半導体装置及びその製造方法を説
明する。同図は、この実施例の半導体装置の工程段階毎
の断面図である。この実施例は、フッ素含有シリコン酸
化膜を下層に、フッ素を含有しないシリコン酸化膜を上
層に形成する例である。まず、半導体基板１上にフッ素
含有シリコン酸化膜１５とフッ素を含有しないシリコン
酸化膜１６とをこの順に順次形成し、次いで、フッ素含
有シリコン酸化膜１５内に底部を有する配線溝４を公知
の方法で形成する。
【００３５】引き続き、レジスト膜１８を形成し、公知
のフォトリソグラフィ技術により、接続プラグを形成し
たい部分のレジスト膜１８に開口を形成する。これによ
り、図３（ａ）に示す構造を得る。この場合、レジスト
膜１８の開口は、溝幅よりも広く形成する。次いで、図
３（ｂ）に示すように、レジスト膜１８及びフッ素を含
有しないシリコン酸化膜１５を夫々マスクとして、フッ
素含有シリコン酸化膜１５をエッチングすることによ
り、基板１に達する接続プラグ用の孔１９を形成する。
この孔１９は、配線溝４の幅と正確に等しい幅で形成さ
れる。
【００３６】引き続き、孔１９、配線溝４を埋めると共
にフッ素を含有しないシリコン酸化膜１６の全面を覆っ
て、金属膜をスパッタリング等により形成し、これをエ
ッチバックすることにより、溝配線１７及びコンタクト
プラグ２０を同時に形成する。このように自己整合的に
形成されたコンタクトプラグ２０は、溝配線４の位置と
正確に一致して形成されるので、マスク目合わせのため
に従来必要であったマージンを不必要にする。従って、
半導体装置の更なる高集積化を可能とする。
【００３７】フッ素含有シリコン酸化膜の比誘電率は、
その値が３．４と不純物を含まないシリコン酸化膜
（４．０）の比誘電率に比較して低いことが知られてお
り、前記実施例の記述において説明したように、半導体
装置における配線間の寄生容量を低減するため、信号伝
播の高速化、及び配線間クロストークノイズの低減も可
能となる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置及び本発明方法により得られた半導体装置では、フッ
素の濃度によりシリコン酸化膜のエッチングの速度が異
なることを利用して、フッ素を含有しないシリコン酸化
膜とフッ素含有シリコン酸化膜との間、又は、フッ素濃
度が異なるシリコン酸化膜相互間で、必要なエッチング
選択比を得ることができ、また、フッ素の存在がシリコ
ン酸化膜の性質を大きく変えることもなく、デバイス特
性を損うこともないので、所望の性能を有する絶縁膜を
安価に形成できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施例の構造と製
造方法を示す工程段階毎の断面図。
【図２】本発明の半導体装置の第２の実施例の構造と製
造方法を示す工程段階毎の断面図。
【図３】本発明の半導体装置の第３の実施例の構造と製
造方法を示す工程段階毎の断面図。
【図４】従来の半導体装置の構造を示す断面図。
【符号の説明】
１ 基板 ２、９ シリコン酸化膜 ３、１２ フッ素含有シリコン酸化膜 ４ 配線溝 ５ アルミニウム ６ アルミニウム配線 ７ シリコン基板 ８ 拡散層 １０ ゲート電極 １１ 側壁シリコン酸化膜 １３ コンタクトホール １４ タングステン電極配線 １５ ポリイミド １６ シリコン窒化膜 １７ 溝配線 １８ レジスト膜 １９ コンタクト孔 ２０ コンタクトプラグ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】従来の半導体装置で採用された、シリコン
窒化膜とシリコン酸化膜との組合せの場合には、双方の
膜の比誘電率が夫々７．５と４．０であり、双方の比誘
電率が大きく異なっていた。これに対して、上記実施例
の半導体装置では、シリコン酸化膜の比誘電率が４．０
でＳｉＯＦの比誘電率が３．４であり、双方の比誘電率
が比較的近い値であることから、比誘電率の違いによっ
て双方の膜の界面に電荷が蓄積される可能性が低く、従
って、このような電荷の蓄積によって引き起こされるデ
バイス特性の変動が減少する。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 フッ素を実質的に含有しない又はフッ素
    濃度が低いシリコン酸化膜と、フッ素を含有する又はフ
    ッ素濃度が高いシリコン酸化膜とを連続して堆積し、フ
    ッ素濃度が膜厚方向に異なる積層構造又は単層構造に形
    成した膜構造を有することを特徴とする半導体装置。
  2. 【請求項２】 前記シリコン酸化膜の少なくとも一部
    が、リン原子及びホウ素原子の少なくとも一方を含有す
    ることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 フッ素を含有する又はフッ素濃度が高い
    シリコン酸化膜が、フッ素を実質的に含有しない又はフ
    ッ素濃度が低いシリコン酸化膜よりも下層に形成され
    る、請求項１又は２に記載の半導体装置。
  4. 【請求項４】 フッ素を実質的に含有しない又はフッ素
    濃度が低いシリコン酸化膜を堆積する工程と、フッ素を
    含有する又はフッ素濃度が高いシリコン酸化膜を堆積す
    る工程とを連続的に有することを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 アルコキシシランまたはその重合体をソ
    ースガスとして用いたシリコン酸化膜の化学的気相成長
    法において、フルオロアルコキシシランを添加してフッ
    素を含有するシリコン酸化膜を堆積する工程を有するこ
    とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法に
    おいて、フッ素を含有する又は実質的に含有しないシリ
    コン酸化膜を堆積する工程の際に、リン原子を含有する
    化合物及びホウ素原子を含有する化合物の少なくとも１
    つを気化させ、リンまたはホウ素を添加したシリコン酸
    化膜を堆積することを特徴とする半導体装置の製造方
    法。
JP5327201A 1993-12-24 1993-12-24 半導体装置及びその製造方法 Expired - Lifetime JP2917783B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5327201A JP2917783B2 (ja) 1993-12-24 1993-12-24 半導体装置及びその製造方法
US08/361,536 US5521424A (en) 1993-12-24 1994-12-22 Semiconductor device having a silicon oxide film containing fluorine atoms

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5327201A JP2917783B2 (ja) 1993-12-24 1993-12-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH07183273A true JPH07183273A (ja) 1995-07-21
JP2917783B2 JP2917783B2 (ja) 1999-07-12

Family

ID=18196450

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5327201A Expired - Lifetime JP2917783B2 (ja) 1993-12-24 1993-12-24 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US5521424A (ja)
JP (1) JP2917783B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528410B1 (en) 1996-06-03 2003-03-04 Nec Corporation Method for manufacturing semiconductor device
JP2011071529A (ja) * 2010-11-01 2011-04-07 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116011A (ja) * 1995-10-23 1997-05-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH09129727A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置及びその製造方法
US5817174A (en) * 1995-12-15 1998-10-06 Kabushiki Kaisha Toshiba Semiconductor substrate and method of treating semiconductor substrate
US5661334A (en) * 1996-01-16 1997-08-26 Micron Technology, Inc. Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers
JP3323055B2 (ja) * 1996-04-03 2002-09-09 株式会社東芝 半導体装置およびその製造方法
JPH09307116A (ja) * 1996-05-20 1997-11-28 Sharp Corp 絶縁ゲート型電界効果半導体装置及びその製造方法
US5895263A (en) * 1996-12-19 1999-04-20 International Business Machines Corporation Process for manufacture of integrated circuit device
JPH1187340A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6277730B1 (en) * 1998-02-17 2001-08-21 Matsushita Electronics Corporation Method of fabricating interconnects utilizing fluorine doped insulators and barrier layers
JP3132557B2 (ja) * 1998-04-03 2001-02-05 日本電気株式会社 半導体装置の製造方法
US6448655B1 (en) 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6627539B1 (en) 1998-05-29 2003-09-30 Newport Fab, Llc Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6333141B1 (en) 1998-07-08 2001-12-25 International Business Machines Corporation Process for manufacture of integrated circuit device using inorganic/organic matrix comprising polymers of three dimensional architecture
US6093636A (en) * 1998-07-08 2000-07-25 International Business Machines Corporation Process for manufacture of integrated circuit device using a matrix comprising porous high temperature thermosets
US6727190B2 (en) * 1998-09-03 2004-04-27 Micron Technology, Inc. Method of forming fluorine doped boron-phosphorous silicate glass (F-BPSG) insulating materials
US6399666B1 (en) 1999-01-27 2002-06-04 International Business Machines Corporation Insulative matrix material
US6294832B1 (en) * 2000-04-10 2001-09-25 National Science Council Semiconductor device having structure of copper interconnect/barrier dielectric liner/low-k dielectric trench and its fabrication method
JP2009289822A (ja) * 2008-05-27 2009-12-10 Toshiba Corp 抵抗変化メモリ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333235A (ja) * 1991-05-09 1992-11-20 Nec Ic Microcomput Syst Ltd 半導体集積回路の製造方法
JPH04360533A (ja) * 1991-06-07 1992-12-14 Nec Corp 化学気相成長法
JPH0569683A (ja) * 1991-09-12 1993-03-23 Kuraray Co Ltd 機能性材料の基体への添加、転写方法
JPH05170274A (ja) * 1991-12-16 1993-07-09 Nippon Telegr & Teleph Corp <Ntt> コネクタケース
JPH05226480A (ja) * 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224240A (ja) * 1987-03-12 1988-09-19 Fuji Xerox Co Ltd 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333235A (ja) * 1991-05-09 1992-11-20 Nec Ic Microcomput Syst Ltd 半導体集積回路の製造方法
JPH04360533A (ja) * 1991-06-07 1992-12-14 Nec Corp 化学気相成長法
JPH0569683A (ja) * 1991-09-12 1993-03-23 Kuraray Co Ltd 機能性材料の基体への添加、転写方法
JPH05226480A (ja) * 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
JPH05170274A (ja) * 1991-12-16 1993-07-09 Nippon Telegr & Teleph Corp <Ntt> コネクタケース

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528410B1 (en) 1996-06-03 2003-03-04 Nec Corporation Method for manufacturing semiconductor device
JP2011071529A (ja) * 2010-11-01 2011-04-07 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US5521424A (en) 1996-05-28
JP2917783B2 (ja) 1999-07-12

Similar Documents

Publication Publication Date Title
JP2917783B2 (ja) 半導体装置及びその製造方法
US6605863B2 (en) Low k film application for interlevel dielectric and method of cleaning etched features
US5976973A (en) Method of making a semiconductor device having planarized insulating layer
US6844255B2 (en) Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
US6479409B2 (en) Fabrication of a semiconductor device with an interlayer insulating film formed from a plasma devoid of an oxidizing agent
US6617244B2 (en) Etching method
US6514855B1 (en) Semiconductor device manufacturing method having a porous insulating film
US6337282B2 (en) Method for forming a dielectric layer
KR100288827B1 (ko) 반도체장치 및 그 제조방법
US5607880A (en) Method of fabricating multilevel interconnections in a semiconductor integrated circuit
EP0599730B1 (en) Semiconductor device and method of producing the same
US6800940B2 (en) Low k dielectric composite layer for integrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning
US20030109143A1 (en) Process for selectively etching dielectric layers
KR20000048049A (ko) 반도체장치 및 그 제조방법
US20040082164A1 (en) Chemistry for liner removal in a dual damascene process
US6524972B1 (en) Method for forming an interlayer insulating film, and semiconductor device
US5905298A (en) Semiconductor device having an insulation film of low permittivity and a fabrication process thereof
US6149779A (en) Low-k BSG gap fill process using HDP
KR100414611B1 (ko) 반도체 장치의 제조 방법
US6492276B1 (en) Hard masking method for forming residue free oxygen containing plasma etched layer
US6787474B2 (en) Manufacture method for semiconductor device having silicon-containing insulating film
US7687394B2 (en) Method for forming inter-layer dielectric of low dielectric constant and method for forming copper wiring using the same
KR100377442B1 (ko) 반도체 장치 및 그의 제조 방법
KR20060029762A (ko) 반도체 장치의 박막 형성 방법
JPH11111845A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980609

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990323

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080423

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090423

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100423

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110423

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110423

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120423

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120423

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 15

EXPY Cancellation because of completion of term