JP2917897B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にアルミニウム等の金属配線上
の層間絶縁膜として用いるのに好適な層間絶縁膜の構造
およびその形成方法に関するものである。
その製造方法に関し、特にアルミニウム等の金属配線上
の層間絶縁膜として用いるのに好適な層間絶縁膜の構造
およびその形成方法に関するものである。
【０００２】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の構成には多層配線の採用が必須になってきている。多
層配線を有する半導体装置の層間絶縁膜としては、以前
から酸化シリコン系の絶縁膜が用いられている。ところ
で、半導体装置が高密度になるに従い、配線間の寄生容
量による信号伝達の遅延が半導体装置の高速動作の妨げ
になってきている。従来用いられている二酸化シリコン
膜では、比誘電率は低くても３．９であり、さらなる低
比誘電率化が望まれている。
の構成には多層配線の採用が必須になってきている。多
層配線を有する半導体装置の層間絶縁膜としては、以前
から酸化シリコン系の絶縁膜が用いられている。ところ
で、半導体装置が高密度になるに従い、配線間の寄生容
量による信号伝達の遅延が半導体装置の高速動作の妨げ
になってきている。従来用いられている二酸化シリコン
膜では、比誘電率は低くても３．９であり、さらなる低
比誘電率化が望まれている。
【０００３】また、層間絶縁膜表面に大きな段差がある
場合、上層配線形成時のフォトリソグラフィー工程にお
いて、フォーカスマージンの不足からレジストパターン
が形成できないという問題、または、レジストパターン
が形成できたとしても、大きな段差に起因する段差部で
の上層配線の断線および配線材料のエッチング残り等の
問題、が発生する。このため、層間絶縁膜の表面は滑ら
かであることが要求される。半導体装置が高密度になる
に従い、微細な配線を形成する目的でフォトリソグラフ
ィー工程において高開口数の露光装置が使われるように
なると、フォーカスマージンの減少が特に問題となるた
め、チップサイズでの平坦化が望まれている。
場合、上層配線形成時のフォトリソグラフィー工程にお
いて、フォーカスマージンの不足からレジストパターン
が形成できないという問題、または、レジストパターン
が形成できたとしても、大きな段差に起因する段差部で
の上層配線の断線および配線材料のエッチング残り等の
問題、が発生する。このため、層間絶縁膜の表面は滑ら
かであることが要求される。半導体装置が高密度になる
に従い、微細な配線を形成する目的でフォトリソグラフ
ィー工程において高開口数の露光装置が使われるように
なると、フォーカスマージンの減少が特に問題となるた
め、チップサイズでの平坦化が望まれている。
【０００４】よって、高集積でかつ多層配線構造を持つ
半導体装置にとって、その層間絶縁膜に求められる要因
は、配線間をできるだけ低比誘電率の膜で埋め込むこと
ができ、かつその表面がチップサイズで平坦である、と
いう点である。
半導体装置にとって、その層間絶縁膜に求められる要因
は、配線間をできるだけ低比誘電率の膜で埋め込むこと
ができ、かつその表面がチップサイズで平坦である、と
いう点である。
【０００５】近年、比誘電率を下げる試みとして、酸化
シリコン系の膜にフッ素を添加するという方法が注目を
集めている。例えば、フッ素含有酸化シリコン膜の製法
の一つが、１９９３年の国際固体素子コンファレンスの
アブストラクト１６１頁〜１６３頁に掲載されている。
装置として従来の平行平板型プラズマ化学気相成長（Ch
emical Vapor Deposition,以下、ＣＶＤと記す）装置を
用い、材料としてテトラエチルオルソシリケート（Tetr
a Ethyl Ortho Silicate, 以下、ＴＥＯＳと記す）とＣ
2Ｆ6 、酸素（Ｏ2）を用いている。この論文の中では、
Ｃ2Ｆ6量の増加に従って比誘電率は３．７近くまで減少
することが述べられている。また、装置としては同じで
あるが、フッ素の添加剤としてガス種を変えて成膜して
いる製法が、１９９４年のＳＥＭＩテクノロジーシンポ
ジウム講演会予行集１７９頁〜１８５頁に掲載されてい
る。ガス種としては、ＮＦ3 、ＣＦ4、Ｃ2Ｆ6 の３種類
について検討している。この論文の中では、Ｃ2Ｆ6を用
いることで比誘電率は３．４まで減少することが述べら
れている。一般に、フッ素添加量の増加とともに比誘電
率は低下する。
シリコン系の膜にフッ素を添加するという方法が注目を
集めている。例えば、フッ素含有酸化シリコン膜の製法
の一つが、１９９３年の国際固体素子コンファレンスの
アブストラクト１６１頁〜１６３頁に掲載されている。
装置として従来の平行平板型プラズマ化学気相成長（Ch
emical Vapor Deposition,以下、ＣＶＤと記す）装置を
用い、材料としてテトラエチルオルソシリケート（Tetr
a Ethyl Ortho Silicate, 以下、ＴＥＯＳと記す）とＣ
2Ｆ6 、酸素（Ｏ2）を用いている。この論文の中では、
Ｃ2Ｆ6量の増加に従って比誘電率は３．７近くまで減少
することが述べられている。また、装置としては同じで
あるが、フッ素の添加剤としてガス種を変えて成膜して
いる製法が、１９９４年のＳＥＭＩテクノロジーシンポ
ジウム講演会予行集１７９頁〜１８５頁に掲載されてい
る。ガス種としては、ＮＦ3 、ＣＦ4、Ｃ2Ｆ6 の３種類
について検討している。この論文の中では、Ｃ2Ｆ6を用
いることで比誘電率は３．４まで減少することが述べら
れている。一般に、フッ素添加量の増加とともに比誘電
率は低下する。
【０００６】さらに、近年、チップサイズで層間絶縁膜
の表面を平坦化する方法として、化学的機械研磨（Chem
ical Mechanical Polishing 、以下、ＣＭＰと記す）法
が注目を集めている。例えば、特開平６−２８３４８５
号公報には、フッ素含有シリコン酸化膜にＣＭＰ法を適
用した半導体装置の製造方法（以下、第１の従来例とい
う）が開示されている。以下にその製造方法を工程順に
説明する。
の表面を平坦化する方法として、化学的機械研磨（Chem
ical Mechanical Polishing 、以下、ＣＭＰと記す）法
が注目を集めている。例えば、特開平６−２８３４８５
号公報には、フッ素含有シリコン酸化膜にＣＭＰ法を適
用した半導体装置の製造方法（以下、第１の従来例とい
う）が開示されている。以下にその製造方法を工程順に
説明する。
【０００７】まず、図１１（ａ）に示すように、シリコ
ン基板１の表面上に、酸化シリコン膜等の絶縁膜２を介
してパターニングしたアルミニウム等からなる下層配線
３を形成する。その後、図１１（ｂ）に示すように、こ
れら下層配線３および絶縁膜２上に、ＮＦ3 を添加した
ＴＥＯＳガスを用いたプラズマＣＶＤ法によりフッ素を
含有する酸化シリコン膜４を成膜する。ついで、図１１
（ｃ）に示すように、このフッ素含有酸化シリコン膜４
上にフッ素を含有しない酸化シリコン膜５を成膜する。
この際、このフッ素を含有しない酸化シリコン膜５は下
層配線３の高さよりも高く堆積させる。
ン基板１の表面上に、酸化シリコン膜等の絶縁膜２を介
してパターニングしたアルミニウム等からなる下層配線
３を形成する。その後、図１１（ｂ）に示すように、こ
れら下層配線３および絶縁膜２上に、ＮＦ3 を添加した
ＴＥＯＳガスを用いたプラズマＣＶＤ法によりフッ素を
含有する酸化シリコン膜４を成膜する。ついで、図１１
（ｃ）に示すように、このフッ素含有酸化シリコン膜４
上にフッ素を含有しない酸化シリコン膜５を成膜する。
この際、このフッ素を含有しない酸化シリコン膜５は下
層配線３の高さよりも高く堆積させる。
【０００８】その後、図１１（ｄ）に示すように、ＣＭ
Ｐ法を用いてフッ素を含有しない酸化シリコン膜５をフ
ッ素含有酸化シリコン膜４の表面が露出するまで研磨す
る。この際、フッ素含有酸化シリコン膜４の研磨速度は
フッ素を含有しない酸化シリコン膜５の研磨速度に比べ
て遅いため、フッ素含有酸化シリコン膜４がＣＭＰのス
トッパーの役目を果たす。すなわち、フッ素含有酸化シ
リコン膜４が研磨され始めると、相対的には研磨速度が
停止したような状態になる。この時、研磨を終了する
と、ＣＭＰによってフッ素含有酸化シリコン膜４の表面
と高さがほぼ揃った酸化シリコン膜５が得られる。
Ｐ法を用いてフッ素を含有しない酸化シリコン膜５をフ
ッ素含有酸化シリコン膜４の表面が露出するまで研磨す
る。この際、フッ素含有酸化シリコン膜４の研磨速度は
フッ素を含有しない酸化シリコン膜５の研磨速度に比べ
て遅いため、フッ素含有酸化シリコン膜４がＣＭＰのス
トッパーの役目を果たす。すなわち、フッ素含有酸化シ
リコン膜４が研磨され始めると、相対的には研磨速度が
停止したような状態になる。この時、研磨を終了する
と、ＣＭＰによってフッ素含有酸化シリコン膜４の表面
と高さがほぼ揃った酸化シリコン膜５が得られる。
【０００９】次に、図１２（ｅ）に示すように、フォト
リソグラフィー技術とウェットエッチング、ドライエッ
チング技術を用いてヴィアホール６を形成する。最後
に、図１２（ｆ）に示すように、スパッタ技術、フォト
リソグラフィー技術、ドライエッチング技術を用いてア
ルミニウム等からなる上層配線７を形成する。
リソグラフィー技術とウェットエッチング、ドライエッ
チング技術を用いてヴィアホール６を形成する。最後
に、図１２（ｆ）に示すように、スパッタ技術、フォト
リソグラフィー技術、ドライエッチング技術を用いてア
ルミニウム等からなる上層配線７を形成する。
【００１０】また、ストッパーを用いたＣＭＰ法に関し
て、特開平６−３２６０６５号公報には、硬いポリッシ
ング物質と軟らかいポリッシング物質とを交互に重ねた
層を形成し、両者のポリッシング速度の差を利用して、
平坦性を向上させる方法（以下、第２の従来例という）
が開示されている。以下にその製造方法を工程順に説明
する。
て、特開平６−３２６０６５号公報には、硬いポリッシ
ング物質と軟らかいポリッシング物質とを交互に重ねた
層を形成し、両者のポリッシング速度の差を利用して、
平坦性を向上させる方法（以下、第２の従来例という）
が開示されている。以下にその製造方法を工程順に説明
する。
【００１１】まず、図１３（ａ）に示すように、シリコ
ン基板９の表面上に絶縁膜１０を介してアルミニウム等
からなる下層配線１１を形成する。その後、図１３
（ｂ）に示すように、下層配線１１と絶縁膜１０の表面
を覆う層間絶縁膜１２を形成し、その上に交互に硬いポ
リッシング物質１３ａ、軟らかいポリッシング物質１
４、硬いポリッシング物質１３ｂを形成する。この下側
の硬いポリッシング物質１３ａがオーバー・ポリッシン
グを防ぐための埋設ポリッシュ・ストップ層として機能
し、平坦性を高めるのである。
ン基板９の表面上に絶縁膜１０を介してアルミニウム等
からなる下層配線１１を形成する。その後、図１３
（ｂ）に示すように、下層配線１１と絶縁膜１０の表面
を覆う層間絶縁膜１２を形成し、その上に交互に硬いポ
リッシング物質１３ａ、軟らかいポリッシング物質１
４、硬いポリッシング物質１３ｂを形成する。この下側
の硬いポリッシング物質１３ａがオーバー・ポリッシン
グを防ぐための埋設ポリッシュ・ストップ層として機能
し、平坦性を高めるのである。
【００１２】そして、図１３（ｃ）に示すように、ＣＭ
Ｐ法により下層配線１１上の高い部分の硬いポリッシン
グ物質１３ｂとその下の軟らかいポリッシング物質１４
をポリッシングして除去すると、下側の硬いポリッシン
グ物質１３ａが露出する。この時点で、低いエリア上の
上側の硬いポリッシング物質１３ｂと高いエリア上の下
側の硬いポリッシング物質１３ａが平坦な表面を形成す
る。最後に、図１３（ｄ）に示すように、ポリッシング
またはウェットエッチングによりＣＭＰ後に残存してい
た硬いポリッシング物質１３ｂを除去する。最終的に、
低いエリア上の軟らかいポリッシング物質１４と高いエ
リア上の硬いポリッシング物質１３ａが平坦な表面を形
成する。
Ｐ法により下層配線１１上の高い部分の硬いポリッシン
グ物質１３ｂとその下の軟らかいポリッシング物質１４
をポリッシングして除去すると、下側の硬いポリッシン
グ物質１３ａが露出する。この時点で、低いエリア上の
上側の硬いポリッシング物質１３ｂと高いエリア上の下
側の硬いポリッシング物質１３ａが平坦な表面を形成す
る。最後に、図１３（ｄ）に示すように、ポリッシング
またはウェットエッチングによりＣＭＰ後に残存してい
た硬いポリッシング物質１３ｂを除去する。最終的に、
低いエリア上の軟らかいポリッシング物質１４と高いエ
リア上の硬いポリッシング物質１３ａが平坦な表面を形
成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記第
１、第２の従来例のそれぞれには以下のような問題点が
あった。第１の問題点は、第１の従来例において、図１
２（ｆ）に示すように、高濃度にフッ素を含有する酸化
シリコン膜を使用した場合、上層配線７が直接そのフッ
素含有酸化シリコン膜４に接している部分で腐食を起こ
し、ボイド１６が形成されることである。特に、ヴィア
ホール６部分でアルミニウム等の上層配線７がフッ素含
有酸化シリコン膜４に接した場合、腐食のために配線が
薄い部分で断線してしまう、という欠点がある。その理
由は、フッ素がシリコンに直接結合している場合、その
Ｓｉ−Ｆ結合自身は安定であるが、結合が不十分な場
合、空気中の水分により容易に加水分解を起こし、フッ
化水素（ＨＦ）を形成するためである。特に、膜の密度
が低く、ポーラスな場合、加水分解による体積膨張が容
易に起こり、フッ化水素が容易に形成されてしまう。
１、第２の従来例のそれぞれには以下のような問題点が
あった。第１の問題点は、第１の従来例において、図１
２（ｆ）に示すように、高濃度にフッ素を含有する酸化
シリコン膜を使用した場合、上層配線７が直接そのフッ
素含有酸化シリコン膜４に接している部分で腐食を起こ
し、ボイド１６が形成されることである。特に、ヴィア
ホール６部分でアルミニウム等の上層配線７がフッ素含
有酸化シリコン膜４に接した場合、腐食のために配線が
薄い部分で断線してしまう、という欠点がある。その理
由は、フッ素がシリコンに直接結合している場合、その
Ｓｉ−Ｆ結合自身は安定であるが、結合が不十分な場
合、空気中の水分により容易に加水分解を起こし、フッ
化水素（ＨＦ）を形成するためである。特に、膜の密度
が低く、ポーラスな場合、加水分解による体積膨張が容
易に起こり、フッ化水素が容易に形成されてしまう。
【００１４】第２の問題点は、第１の従来例において、
ＣＭＰ法における研磨速度が、フッ素含有酸化シリコン
膜の方がフッ素を含有しない酸化シリコン膜に比べて遅
いことである。その理由は、通常用いられるＣＭＰ法の
スラリーは、研磨剤粒子としてのシリカ（ＳｉＯ2 ）
と、分散媒としての水酸化カリウム（ＫＯＨ）を添加し
た水溶液から成り立っている。そして、ｐＨ１１以上の
アルカリ性の溶液を用いることで、研磨した酸化シリコ
ン膜の粒子を溶液中に溶解させて除去する。よって、フ
ッ素含有酸化シリコン膜を研磨した場合、研磨中に膜中
からのフッ素が遊離し、溶液のｐＨ値を下げるために、
研磨速度が減少するのである。
ＣＭＰ法における研磨速度が、フッ素含有酸化シリコン
膜の方がフッ素を含有しない酸化シリコン膜に比べて遅
いことである。その理由は、通常用いられるＣＭＰ法の
スラリーは、研磨剤粒子としてのシリカ（ＳｉＯ2 ）
と、分散媒としての水酸化カリウム（ＫＯＨ）を添加し
た水溶液から成り立っている。そして、ｐＨ１１以上の
アルカリ性の溶液を用いることで、研磨した酸化シリコ
ン膜の粒子を溶液中に溶解させて除去する。よって、フ
ッ素含有酸化シリコン膜を研磨した場合、研磨中に膜中
からのフッ素が遊離し、溶液のｐＨ値を下げるために、
研磨速度が減少するのである。
【００１５】第３の問題点は、第１の従来例において、
図１１（ｂ）に示すように、ボイド１７が形成されるこ
とである。その理由は、フッ素の添加によりＴＥＯＳの
酸化反応が促進され、かつ、平行平板型のプラズマＣＶ
Ｄ装置を用いることで、圧力が１Torr以上と高いため
に、気相での反応が主となってフッ素含有酸化シリコン
膜４の形状が悪化するためである。
図１１（ｂ）に示すように、ボイド１７が形成されるこ
とである。その理由は、フッ素の添加によりＴＥＯＳの
酸化反応が促進され、かつ、平行平板型のプラズマＣＶ
Ｄ装置を用いることで、圧力が１Torr以上と高いため
に、気相での反応が主となってフッ素含有酸化シリコン
膜４の形状が悪化するためである。
【００１６】第４の問題点は、第１の従来例において、
比誘電率を下げるためにフッ素添加用の材料ガスの量を
増加しようとすると、図１１（ｂ）に示すように、絶縁
膜２の表面に穴１８が形成されることである。その理由
は、ＣＦ4やＣ2Ｆ6 を用いた場合、これらのガスは元来
ＳｉＯ2 のエッチングガスであり、酸素Ｏ2 が存在する
ことでさらにエッチング速度が増加する。よって、比誘
電率を下げようとＴＥＯＳに対するＣＦ4やＣ2Ｆ6 の量
を増加させると、フッ素含有酸化シリコン膜４が堆積す
る前に下地の絶縁膜２がエッチングされてしまうのであ
る。
比誘電率を下げるためにフッ素添加用の材料ガスの量を
増加しようとすると、図１１（ｂ）に示すように、絶縁
膜２の表面に穴１８が形成されることである。その理由
は、ＣＦ4やＣ2Ｆ6 を用いた場合、これらのガスは元来
ＳｉＯ2 のエッチングガスであり、酸素Ｏ2 が存在する
ことでさらにエッチング速度が増加する。よって、比誘
電率を下げようとＴＥＯＳに対するＣＦ4やＣ2Ｆ6 の量
を増加させると、フッ素含有酸化シリコン膜４が堆積す
る前に下地の絶縁膜２がエッチングされてしまうのであ
る。
【００１７】第５の問題点は、第２の従来例において、
もし仮に硬いポリッシング物質または軟らかいポリッシ
ング物質のいずれかにフッ素含有酸化シリコン膜を用い
た場合、上層配線およびヴィアホールでアルミニウム等
の配線が腐食してしまうことである。その理由は、アル
ミニウム等の配線がフッ素含有酸化シリコン膜に直接接
してしまうためであり、腐食の原因は第１の問題点と同
様である。また、層間絶縁膜にフッ素含有酸化シリコン
膜を適用しても同じ理由から腐食が発生する。
もし仮に硬いポリッシング物質または軟らかいポリッシ
ング物質のいずれかにフッ素含有酸化シリコン膜を用い
た場合、上層配線およびヴィアホールでアルミニウム等
の配線が腐食してしまうことである。その理由は、アル
ミニウム等の配線がフッ素含有酸化シリコン膜に直接接
してしまうためであり、腐食の原因は第１の問題点と同
様である。また、層間絶縁膜にフッ素含有酸化シリコン
膜を適用しても同じ理由から腐食が発生する。
【００１８】第６の問題点は、第２の従来例において、
配線間が微細になると充分な高速性を得ることができな
いことである。その理由は、低比誘電率の膜を層間絶縁
膜または硬いポリッシング物質または軟らかいポリッシ
ング物質のいずれかに適用したところで、体積的に少な
いために低比誘電率の膜を使用する効果がほとんど上が
らないためである。
配線間が微細になると充分な高速性を得ることができな
いことである。その理由は、低比誘電率の膜を層間絶縁
膜または硬いポリッシング物質または軟らかいポリッシ
ング物質のいずれかに適用したところで、体積的に少な
いために低比誘電率の膜を使用する効果がほとんど上が
らないためである。
【００１９】本発明は、上記の課題を解決するためにな
されたものであって、金属配線上の層間絶縁膜に関し
て、特に、高速動作の半導体装置用の低比誘電率でかつ
多層配線構造に最適なチップサイズでの平坦性を持つ層
間絶縁膜が得られる半導体装置およびその製造方法を提
供することを目的とする。
されたものであって、金属配線上の層間絶縁膜に関し
て、特に、高速動作の半導体装置用の低比誘電率でかつ
多層配線構造に最適なチップサイズでの平坦性を持つ層
間絶縁膜が得られる半導体装置およびその製造方法を提
供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に第１の配線を形成する
工程と、第１の配線上に第１の配線の厚さよりも薄い第
１の酸化シリコン膜を形成する工程と、第１の配線上の
第１の酸化シリコン膜の表面の高さよりも低く第１の配
線間に位置する第１の酸化シリコン膜上に埋め込まれる
ようにＳｉＦ４、 ＳｉＨ４、Ｏ２およびＡｒを原料と
する高密度プラズマＣＶＤ法によりフッ素含有酸化シリ
コン膜を形成する工程と、第１の配線上の第１の酸化シ
リコン膜の表面の高さよりも高くなるようにフッ素含有
酸化シリコン膜上に第２の酸化シリコン膜を形成する工
程と、第１の配線上の第１の酸化シリコン膜の表面位置
近傍に平坦な研磨面が形成されるように前記第２の酸化
シリコン膜および第１の配線上のフッ素含有酸化シリコ
ン膜を化学機械研磨法により研磨する工程と、研磨面上
に第３の酸化シリコン膜を形成する工程と、第１の配線
上の第１の酸化シリコン膜および第３の酸化シリコン膜
にヴィアホールを選択的に形成する工程と、ヴィアホー
ルを介して第１の配線と接続されるように第２の配線を
形成する工程と、を有することを特徴とするものであ
る。
置の製造方法は、半導体基板上に第１の配線を形成する
工程と、第１の配線上に第１の配線の厚さよりも薄い第
１の酸化シリコン膜を形成する工程と、第１の配線上の
第１の酸化シリコン膜の表面の高さよりも低く第１の配
線間に位置する第１の酸化シリコン膜上に埋め込まれる
ようにＳｉＦ４、 ＳｉＨ４、Ｏ２およびＡｒを原料と
する高密度プラズマＣＶＤ法によりフッ素含有酸化シリ
コン膜を形成する工程と、第１の配線上の第１の酸化シ
リコン膜の表面の高さよりも高くなるようにフッ素含有
酸化シリコン膜上に第２の酸化シリコン膜を形成する工
程と、第１の配線上の第１の酸化シリコン膜の表面位置
近傍に平坦な研磨面が形成されるように前記第２の酸化
シリコン膜および第１の配線上のフッ素含有酸化シリコ
ン膜を化学機械研磨法により研磨する工程と、研磨面上
に第３の酸化シリコン膜を形成する工程と、第１の配線
上の第１の酸化シリコン膜および第３の酸化シリコン膜
にヴィアホールを選択的に形成する工程と、ヴィアホー
ルを介して第１の配線と接続されるように第２の配線を
形成する工程と、を有することを特徴とするものであ
る。
【００２１】また、本発明の第２の半導体装置の製造方
法は、半導体基板上に第１の配線を形成する工程と、第
１の配線上に第１の配線よりも薄い第１の酸化シリコン
膜を形成する工程と、第１の配線上の第１の酸化シリコ
ン膜の表面の高さよりも高くなるように、ＳｉＦ４、
ＳｉＨ４、Ｏ２およびＡｒを原料とする高密度プラズマ
ＣＶＤ法により全面にフッ素含有酸化シリコン膜を形成
する工程と、第１の配線上の第１の酸化シリコン膜の表
面位置近傍に平坦な研磨面が形成されるようにフッ素含
有酸化シリコン膜を化学機械研磨法により研磨する工程
と、研磨面上に第２の酸化シリコン膜を形成する工程
と、第１の配線上の第１の酸化シリコン膜および第２の
酸化シリコン膜にヴィアホールを選択的に形成する工程
と、ヴィアホールを介して第１の配線と接続されるよう
に第２の配線を形成する工程と、を有することを特徴と
するものである。
法は、半導体基板上に第１の配線を形成する工程と、第
１の配線上に第１の配線よりも薄い第１の酸化シリコン
膜を形成する工程と、第１の配線上の第１の酸化シリコ
ン膜の表面の高さよりも高くなるように、ＳｉＦ４、
ＳｉＨ４、Ｏ２およびＡｒを原料とする高密度プラズマ
ＣＶＤ法により全面にフッ素含有酸化シリコン膜を形成
する工程と、第１の配線上の第１の酸化シリコン膜の表
面位置近傍に平坦な研磨面が形成されるようにフッ素含
有酸化シリコン膜を化学機械研磨法により研磨する工程
と、研磨面上に第２の酸化シリコン膜を形成する工程
と、第１の配線上の第１の酸化シリコン膜および第２の
酸化シリコン膜にヴィアホールを選択的に形成する工程
と、ヴィアホールを介して第１の配線と接続されるよう
に第２の配線を形成する工程と、を有することを特徴と
するものである。
【００２２】本発明の第３の半導体装置の製造方法は、
半導体基板上に第１の配線を形成する工程と、第１の配
線上に第１の配線の厚さよりも薄い第１の酸化シリコン
膜を形成する工程と、第１の配線上の第１の酸化シリコ
ン膜の表面の高さよりも低く第１の配線間に位置する第
１の酸化シリコン膜上に埋め込まれるようにＳｉＦ４、
Ｏ２、Ｈ２およびＡｒを原料とする高密度プラズマＣ
ＶＤ法によりフッ素含有酸化シリコン膜を形成する工程
と、第１の配線上の第１の酸化シリコン膜の表面の高さ
よりも高くなるようにフッ素含有酸化シリコン膜上に第
２の酸化シリコン膜を形成する工程と、第１の配線上の
第１の酸化シリコン膜の表面位置近傍に平坦な研磨面が
形成されるように第２の酸化シリコン膜および第１の配
線上のフッ素含有酸化シリコン膜を化学機械研磨法によ
り研磨する工程と、研磨面上に第３の酸化シリコン膜を
形成する工程と、第１の配線上の第１の酸化シリコン膜
および第３の酸化シリコン膜にヴィアホールを選択的に
形成する工程と、ヴィアホールを介して第１の配線と接
続されるように第２の配線を形成する工程と、を有する
ことを特徴とするものである。
半導体基板上に第１の配線を形成する工程と、第１の配
線上に第１の配線の厚さよりも薄い第１の酸化シリコン
膜を形成する工程と、第１の配線上の第１の酸化シリコ
ン膜の表面の高さよりも低く第１の配線間に位置する第
１の酸化シリコン膜上に埋め込まれるようにＳｉＦ４、
Ｏ２、Ｈ２およびＡｒを原料とする高密度プラズマＣ
ＶＤ法によりフッ素含有酸化シリコン膜を形成する工程
と、第１の配線上の第１の酸化シリコン膜の表面の高さ
よりも高くなるようにフッ素含有酸化シリコン膜上に第
２の酸化シリコン膜を形成する工程と、第１の配線上の
第１の酸化シリコン膜の表面位置近傍に平坦な研磨面が
形成されるように第２の酸化シリコン膜および第１の配
線上のフッ素含有酸化シリコン膜を化学機械研磨法によ
り研磨する工程と、研磨面上に第３の酸化シリコン膜を
形成する工程と、第１の配線上の第１の酸化シリコン膜
および第３の酸化シリコン膜にヴィアホールを選択的に
形成する工程と、ヴィアホールを介して第１の配線と接
続されるように第２の配線を形成する工程と、を有する
ことを特徴とするものである。
【００２３】本発明の第４の半導体装置の製造方法は、
半導体基板上に第１の配線を形成する工程と、第１の配
線上に第１の配線よりも薄い第１の酸化シリコン膜を形
成する工程と、第１の配線上の第１の酸化シリコン膜の
表面の高さよりも高くなるように、ＳｉＦ４、Ｏ２、Ｈ
２およびＡｒを原料とする高密度プラズマＣＶＤ法によ
り全面にフッ素含有酸化シリコン膜を形成する工程と、
第１の配線上の第１の酸化シリコン膜の表面位置近傍に
平坦な研磨面が形成されるようにフッ素含有酸化シリコ
ン膜を化学機械研磨法により研磨する工程と、研磨面上
に第２の酸化シリコン膜を形成する工程と、第１の配線
上の第１の酸化シリコン膜および第２の酸化シリコン膜
にヴィアホールを選択的に形成する工程と、ヴィアホー
ルを介して第１の配線と接続されるように第２の配線を
形成する工程と、を有することを特徴とするものであ
る。
半導体基板上に第１の配線を形成する工程と、第１の配
線上に第１の配線よりも薄い第１の酸化シリコン膜を形
成する工程と、第１の配線上の第１の酸化シリコン膜の
表面の高さよりも高くなるように、ＳｉＦ４、Ｏ２、Ｈ
２およびＡｒを原料とする高密度プラズマＣＶＤ法によ
り全面にフッ素含有酸化シリコン膜を形成する工程と、
第１の配線上の第１の酸化シリコン膜の表面位置近傍に
平坦な研磨面が形成されるようにフッ素含有酸化シリコ
ン膜を化学機械研磨法により研磨する工程と、研磨面上
に第２の酸化シリコン膜を形成する工程と、第１の配線
上の第１の酸化シリコン膜および第２の酸化シリコン膜
にヴィアホールを選択的に形成する工程と、ヴィアホー
ルを介して第１の配線と接続されるように第２の配線を
形成する工程と、を有することを特徴とするものであ
る。
【００２４】本発明の第５の半導体装置の製造方法は、
半導体基板上に配線を形成する工程と、配線上および半
導体基板上に酸化シリコン膜を形成する工程と、酸化シ
リコン膜上にフッ素含有酸化シリコン膜を形成する工程
と、酸化シリコン膜の表面位置近傍に平坦な研磨面が形
成されるようにフッ素含有酸化シリコン膜を電解質塩を
添加したスラリーを用いて化学機械研磨法により研磨す
る工程と、を有することを特徴とするものである。
半導体基板上に配線を形成する工程と、配線上および半
導体基板上に酸化シリコン膜を形成する工程と、酸化シ
リコン膜上にフッ素含有酸化シリコン膜を形成する工程
と、酸化シリコン膜の表面位置近傍に平坦な研磨面が形
成されるようにフッ素含有酸化シリコン膜を電解質塩を
添加したスラリーを用いて化学機械研磨法により研磨す
る工程と、を有することを特徴とするものである。
【００２５】本発明の第６の半導体装置の製造方法は、
上記第５の半導体装置の製造方法において、前記電解質
塩が酢酸アンモニウムであることを特徴とするものであ
る。
上記第５の半導体装置の製造方法において、前記電解質
塩が酢酸アンモニウムであることを特徴とするものであ
る。
【００２６】本発明の第７の半導体装置の製造方法は、
上記第５または第６の半導体装置の製造方法において、
前記スラリーにｐＨ調整用のアンモニアが添加されてい
ることを特徴とするものである。
上記第５または第６の半導体装置の製造方法において、
前記スラリーにｐＨ調整用のアンモニアが添加されてい
ることを特徴とするものである。
【００２７】
【００２８】ここで、本発明の作用について本願発明者
の行った実験に基づいて説明する。まず、２０重量％の
シリカを純水に分散させたスラリー原液を用意する。こ
の原液は何も加えない状態でｐＨ６の弱酸性である。こ
のスラリー原液に酢酸アンモニウム（ＣＨ3ＣＯＯＮ
Ｈ4）を０．１〜０．３mol/l 添加し、さらに、ｐＨを
７（中性）あるいは９（アルカリ性）に調整するために
アンモニア（ＮＨ4ＯＨ）を添加する。これらのスラリ
ーを用いて、ＴＥＯＳとＯ2 を原料としたプラズマＣＶ
Ｄ法により形成した酸化シリコン膜のＣＭＰを行う。
の行った実験に基づいて説明する。まず、２０重量％の
シリカを純水に分散させたスラリー原液を用意する。こ
の原液は何も加えない状態でｐＨ６の弱酸性である。こ
のスラリー原液に酢酸アンモニウム（ＣＨ3ＣＯＯＮ
Ｈ4）を０．１〜０．３mol/l 添加し、さらに、ｐＨを
７（中性）あるいは９（アルカリ性）に調整するために
アンモニア（ＮＨ4ＯＨ）を添加する。これらのスラリ
ーを用いて、ＴＥＯＳとＯ2 を原料としたプラズマＣＶ
Ｄ法により形成した酸化シリコン膜のＣＭＰを行う。
【００２９】図９はこれらのポリッシング・レートを酢
酸アンモニウム添加量に対してプロットしたものであ
る。縦軸は、酢酸アンモニウムを添加せず、かつｐＨ９
の時のポリッシング・レートで規格化している。図９よ
り、酢酸アンモニウムを添加しない場合、ｐＨ６（酸
性）ではほとんど研磨されず、スラリーを中性、アルカ
リ性に変化させると研磨され始める。ところが、少量の
酢酸アンモニウムを添加するだけでｐＨ６（酸性）の領
域でも研磨が始まる。
酸アンモニウム添加量に対してプロットしたものであ
る。縦軸は、酢酸アンモニウムを添加せず、かつｐＨ９
の時のポリッシング・レートで規格化している。図９よ
り、酢酸アンモニウムを添加しない場合、ｐＨ６（酸
性）ではほとんど研磨されず、スラリーを中性、アルカ
リ性に変化させると研磨され始める。ところが、少量の
酢酸アンモニウムを添加するだけでｐＨ６（酸性）の領
域でも研磨が始まる。
【００３０】これは次のような原理による。通常、アル
カリ性の場合、スラリー中のシリカ粒子表面には、ＯＨ
（−）基が選択吸着し、粒子表面は負に帯電している。
この負の粒子の回りを溶液中の正の電荷がゆるく取り囲
み、電気二重層を形作り、媒質の中に分散してコロイド
状となっている。シリカ粒子が集合して沈降しないの
は、疎水コロイド特有の、電気二重層同士の反発力（静
電気的な斥力）が粒子間のファン・デル・ワールス引力
より大きいからである。ここで、酢酸アンモニウム等の
電解質を少量加えると、電気二重層の厚さが減少するた
め、粒子間のファン・デル・ワールス引力が電気二重層
同士の反発力よりも大きくなり、シリカ粒子が凝集す
る。
カリ性の場合、スラリー中のシリカ粒子表面には、ＯＨ
（−）基が選択吸着し、粒子表面は負に帯電している。
この負の粒子の回りを溶液中の正の電荷がゆるく取り囲
み、電気二重層を形作り、媒質の中に分散してコロイド
状となっている。シリカ粒子が集合して沈降しないの
は、疎水コロイド特有の、電気二重層同士の反発力（静
電気的な斥力）が粒子間のファン・デル・ワールス引力
より大きいからである。ここで、酢酸アンモニウム等の
電解質を少量加えると、電気二重層の厚さが減少するた
め、粒子間のファン・デル・ワールス引力が電気二重層
同士の反発力よりも大きくなり、シリカ粒子が凝集す
る。
【００３１】以上の原理より、酢酸アンモニウム添加無
しあるいはｐＨ９（アルカリ性）の場合、シリカ粒子表
面近傍の電気二重層が厚いため、シリカ粒子の凝集が抑
制される。その結果、削り取られた酸化シリコン粒子も
コロイド状となってスラリー中に溶け込む。一方、ｐＨ
６（酸性）からｐＨ７（中性）のスラリーに酢酸アンモ
ニウムを添加した場合、電気二重層が薄くなり、シリカ
粒子の凝集が促進される。すなわち、シリカ粒子の凝集
で２次粒子が大きくなり、酸化膜に対する機械的研磨作
用が増大したため、ポリッシング・レートが増加したの
である。研磨時に削り取られた酸化シリコン粒子は凝集
してしまい、スラリー中に溶け込みにくくなり、パーテ
ィクルの発生が懸念される。しかしながら、凝集した酸
化シリコン粒子は粒子径が大きくなり、研磨後のブラシ
洗浄でパーティクルは充分除去できることを確認してい
る。
しあるいはｐＨ９（アルカリ性）の場合、シリカ粒子表
面近傍の電気二重層が厚いため、シリカ粒子の凝集が抑
制される。その結果、削り取られた酸化シリコン粒子も
コロイド状となってスラリー中に溶け込む。一方、ｐＨ
６（酸性）からｐＨ７（中性）のスラリーに酢酸アンモ
ニウムを添加した場合、電気二重層が薄くなり、シリカ
粒子の凝集が促進される。すなわち、シリカ粒子の凝集
で２次粒子が大きくなり、酸化膜に対する機械的研磨作
用が増大したため、ポリッシング・レートが増加したの
である。研磨時に削り取られた酸化シリコン粒子は凝集
してしまい、スラリー中に溶け込みにくくなり、パーテ
ィクルの発生が懸念される。しかしながら、凝集した酸
化シリコン粒子は粒子径が大きくなり、研磨後のブラシ
洗浄でパーティクルは充分除去できることを確認してい
る。
【００３２】図１０は、ｐＨ７とｐＨ９に調整したスラ
リーを用いた場合の、フッ素含有酸化シリコン膜のポリ
ッシング・レートのフッ素含有量依存性を示す図であ
る。ｐＨ９で酢酸アンモニウムが添加されていない場
合、フッ素含有量の増加に従ってポリッシング・レート
が減少することがわかる。それに対して、ｐＨ７で酢酸
アンモニウムが添加されている場合、フッ素含有量の増
加に従ってポリッシング・レートが増加する。この理由
は、研磨時にフッ素含有酸化シリコン膜からフッ素がス
ラリー中に溶け出し、酸性化したためにシリカ粒子の凝
集が促進され、機械的研磨作用が増大し、ポリッシング
・レートが増加したものと考えられる。
リーを用いた場合の、フッ素含有酸化シリコン膜のポリ
ッシング・レートのフッ素含有量依存性を示す図であ
る。ｐＨ９で酢酸アンモニウムが添加されていない場
合、フッ素含有量の増加に従ってポリッシング・レート
が減少することがわかる。それに対して、ｐＨ７で酢酸
アンモニウムが添加されている場合、フッ素含有量の増
加に従ってポリッシング・レートが増加する。この理由
は、研磨時にフッ素含有酸化シリコン膜からフッ素がス
ラリー中に溶け出し、酸性化したためにシリカ粒子の凝
集が促進され、機械的研磨作用が増大し、ポリッシング
・レートが増加したものと考えられる。
【００３３】以上の結果より、ＣＭＰに用いるスラリー
を適切に調整することによりフッ素含有酸化シリコン膜
とフッ素を含有しない酸化シリコン膜との間で充分な選
択比が得られるために、フッ素を含有しない酸化シリコ
ン膜をストッパーとしてフッ素含有酸化シリコン膜を研
磨することができる。
を適切に調整することによりフッ素含有酸化シリコン膜
とフッ素を含有しない酸化シリコン膜との間で充分な選
択比が得られるために、フッ素を含有しない酸化シリコ
ン膜をストッパーとしてフッ素含有酸化シリコン膜を研
磨することができる。
【００３４】ところで、フッ素含有酸化シリコン膜の形
成方法としては、バイアスＣＶＤ法とバイアススパッタ
リング法がある。
成方法としては、バイアスＣＶＤ法とバイアススパッタ
リング法がある。
【００３５】バイアスＣＶＤ法に関しては、まず、プラ
ズマ源として、電子サイクロトロン共鳴励起プラズマま
たはヘリコン波型励起プラズマ、誘導結合型励起プラズ
マ等の高密度プラズマ源を用いることで、原料ガスを充
分に分解し、反応を促進させている。さらに、基板に高
周波電圧を印加することで、膜の密度を高め、強固なＳ
ｉ−Ｆ結合を形成すると同時に微細な配線間を埋め込む
ことができる。そして、膜の密度が高いために空気中に
放置しても吸湿することがなく、配線の腐食等が生じる
ことがない。また、配線間隔０．２５μｍでアスペクト
比２．５のスペースを埋め込むことができる点を確認し
ている。
ズマ源として、電子サイクロトロン共鳴励起プラズマま
たはヘリコン波型励起プラズマ、誘導結合型励起プラズ
マ等の高密度プラズマ源を用いることで、原料ガスを充
分に分解し、反応を促進させている。さらに、基板に高
周波電圧を印加することで、膜の密度を高め、強固なＳ
ｉ−Ｆ結合を形成すると同時に微細な配線間を埋め込む
ことができる。そして、膜の密度が高いために空気中に
放置しても吸湿することがなく、配線の腐食等が生じる
ことがない。また、配線間隔０．２５μｍでアスペクト
比２．５のスペースを埋め込むことができる点を確認し
ている。
【００３６】最後に、フッ素用の添加ガスとして四フッ
化シラン（ＳｉＦ4 ）を用いることで、ＣＦ4やＣ2Ｆ6
等を用いた時に生じる下地絶縁膜のエッチングを抑える
ことができる。また、シラン（ＳｉＨ4）または水素
（Ｈ2）を添加することで、成膜中に結合の不充分なフ
ッ素をフッ化水素（ＨＦ）の形で取り去り、強固なＳｉ
−Ｆ結合のみからなるフッ素含有酸化シリコン膜を形成
することができる。ただし、ＳｉＨ4 を添加した場合、
ＳｉＨ4 流量の増加とともに膜中のフッ素量は減少す
る。
化シラン（ＳｉＦ4 ）を用いることで、ＣＦ4やＣ2Ｆ6
等を用いた時に生じる下地絶縁膜のエッチングを抑える
ことができる。また、シラン（ＳｉＨ4）または水素
（Ｈ2）を添加することで、成膜中に結合の不充分なフ
ッ素をフッ化水素（ＨＦ）の形で取り去り、強固なＳｉ
−Ｆ結合のみからなるフッ素含有酸化シリコン膜を形成
することができる。ただし、ＳｉＨ4 を添加した場合、
ＳｉＨ4 流量の増加とともに膜中のフッ素量は減少す
る。
【００３７】一方、バイアススパッタリング法に関して
は、スパッタ材料自身に安定したフッ素含有酸化シリコ
ン膜を用いるために、配線の腐食等が生じることがな
い。埋込性に関しても、配線間隔０．２５μｍでアスペ
クト比２．５のスペースを埋め込むことができるのを確
認している。
は、スパッタ材料自身に安定したフッ素含有酸化シリコ
ン膜を用いるために、配線の腐食等が生じることがな
い。埋込性に関しても、配線間隔０．２５μｍでアスペ
クト比２．５のスペースを埋め込むことができるのを確
認している。
【００３８】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１、図５、図６を参照して説明する。図１は、本実
施の形態の半導体装置のうち、特に層間絶縁膜部分を示
す断面図である。この図に示すように、シリコン基板２
０上にシリコン酸化膜（ＳｉＯ2）等の絶縁膜２１が形
成され、さらに絶縁膜２１上には複数の下層配線２２、
２２、…が形成されている。そして、これら下層配線２
２の表面および下層配線２２のない領域の絶縁膜２１表
面を覆うように、第１の層間絶縁膜としての酸化シリコ
ン膜２３が形成されている。
を図１、図５、図６を参照して説明する。図１は、本実
施の形態の半導体装置のうち、特に層間絶縁膜部分を示
す断面図である。この図に示すように、シリコン基板２
０上にシリコン酸化膜（ＳｉＯ2）等の絶縁膜２１が形
成され、さらに絶縁膜２１上には複数の下層配線２２、
２２、…が形成されている。そして、これら下層配線２
２の表面および下層配線２２のない領域の絶縁膜２１表
面を覆うように、第１の層間絶縁膜としての酸化シリコ
ン膜２３が形成されている。
【００３９】また、下層配線２２間の凹部を埋め込むよ
うに、第２の層間絶縁膜としてのフッ素含有酸化シリコ
ン膜２４が酸化シリコン膜２３上に形成されている。こ
こで、第１の層間絶縁膜である酸化シリコン膜２３は、
フッ素含有酸化シリコン膜２４による下層配線２２の腐
食を防ぐとともに、ＣＭＰ時のストッパーとして機能す
るものである。また、第２の層間絶縁膜であるフッ素含
有酸化シリコン膜２４は、層間絶縁膜全体の比誘電率を
低下させるための膜として用いている。
うに、第２の層間絶縁膜としてのフッ素含有酸化シリコ
ン膜２４が酸化シリコン膜２３上に形成されている。こ
こで、第１の層間絶縁膜である酸化シリコン膜２３は、
フッ素含有酸化シリコン膜２４による下層配線２２の腐
食を防ぐとともに、ＣＭＰ時のストッパーとして機能す
るものである。また、第２の層間絶縁膜であるフッ素含
有酸化シリコン膜２４は、層間絶縁膜全体の比誘電率を
低下させるための膜として用いている。
【００４０】そして、下層配線２２上の酸化シリコン膜
２３およびフッ素含有酸化シリコン膜２４を覆うよう
に、第３の層間絶縁膜としての酸化シリコン膜２５が形
成されている。この酸化シリコン膜２５の表面はチップ
単位で平坦化されている。
２３およびフッ素含有酸化シリコン膜２４を覆うよう
に、第３の層間絶縁膜としての酸化シリコン膜２５が形
成されている。この酸化シリコン膜２５の表面はチップ
単位で平坦化されている。
【００４１】次に、上記構成の半導体装置の製造方法に
ついて説明する。図５および図６は、本実施の形態の半
導体装置の製造方法を工程順を追って示すプロセスフロ
ー図である。まず、図５（ａ）に示すように、シリコン
基板２０の表面にシリコン酸化膜等の絶縁膜２１を形成
した後、この絶縁膜２１上にスパッタ法を用いてチタン
膜２６、窒化チタン膜２７、アルミニウム−シリコン−
銅合金膜２８、反射防止膜としての窒化チタン膜２９を
それぞれ０．０６μｍ、０．１μｍ、０．７μｍ、０．
０５μｍ程度の膜厚で形成する。その後、フォトリソグ
ラフィー技術を用いてフォトレジストによるラインパタ
ーン（図示せず）を形成し、さらに、ドライエッチング
技術を用いて窒化チタン膜２９、アルミニウム−シリコ
ン−銅合金膜２８、窒化チタン膜２７、チタン膜２６を
ラインパターンに従って順次エッチングする。これによ
り、下層配線２２が完成する。
ついて説明する。図５および図６は、本実施の形態の半
導体装置の製造方法を工程順を追って示すプロセスフロ
ー図である。まず、図５（ａ）に示すように、シリコン
基板２０の表面にシリコン酸化膜等の絶縁膜２１を形成
した後、この絶縁膜２１上にスパッタ法を用いてチタン
膜２６、窒化チタン膜２７、アルミニウム−シリコン−
銅合金膜２８、反射防止膜としての窒化チタン膜２９を
それぞれ０．０６μｍ、０．１μｍ、０．７μｍ、０．
０５μｍ程度の膜厚で形成する。その後、フォトリソグ
ラフィー技術を用いてフォトレジストによるラインパタ
ーン（図示せず）を形成し、さらに、ドライエッチング
技術を用いて窒化チタン膜２９、アルミニウム−シリコ
ン−銅合金膜２８、窒化チタン膜２７、チタン膜２６を
ラインパターンに従って順次エッチングする。これによ
り、下層配線２２が完成する。
【００４２】次に、図５（ｂ）に示すように、絶縁膜２
１上および下層配線２２上にＴＥＯＳとＯ2 を原料とし
たプラズマＣＶＤ法により酸化シリコン膜２３を約０．
１５μｍ堆積する。この際、酸化シリコン膜２３の堆積
条件としては、例えば平行平板型プラズマＣＶＤ装置を
用い、２５０kHzと１３．５６MHzの２つの高周波電圧を
印加してプラズマを発生させ、基板温度を約３５０℃、
圧力を約１．８Torr、とする。
１上および下層配線２２上にＴＥＯＳとＯ2 を原料とし
たプラズマＣＶＤ法により酸化シリコン膜２３を約０．
１５μｍ堆積する。この際、酸化シリコン膜２３の堆積
条件としては、例えば平行平板型プラズマＣＶＤ装置を
用い、２５０kHzと１３．５６MHzの２つの高周波電圧を
印加してプラズマを発生させ、基板温度を約３５０℃、
圧力を約１．８Torr、とする。
【００４３】そして、図５（ｃ）に示すように、酸化シ
リコン膜２３上にプラズマＣＶＤ法を用いてフッ素含有
酸化シリコン膜２４を約０．７５μｍ堆積する。この
際、フッ素含有酸化シリコン膜２４の堆積条件として
は、ＳｉＦ4 とＳｉＨ4 とＯ2 とＡｒを原料とする電子
サイクロトロン共鳴励起プラズマを用いたプラズマＣＶ
Ｄ法により、シリコン基板２０に１３．５６MHz の高周
波電圧を印加してプラズマを発生させる。また、マイク
ロ波パワーを２．８kW、高周波パワーを１．０kW、圧力
を１mTorr 、ＳｉＦ4 とＳｉＨ4 の総流量に占めるＳｉ
Ｆ4 の流量比（ＳｉＦ4／（ＳｉＦ4＋ＳｉＨ4 ））を約
０．６、とする。さらに、約８０℃の冷媒で基板を冷却
することにより膜成長時の基板温度を約４００℃以下に
保持する。この条件でフッ素含有酸化シリコン膜２４を
堆積した場合、膜中には約１０atomic％のフッ素が含有
され、単層の比誘電率としては約３．５にまで減少す
る。この段階で、下層配線２２間の凹部に形成されるフ
ッ素含有酸化シリコン膜２４の上面は下層配線２２上の
酸化シリコン膜２３の上面よりも低い状態となる。
リコン膜２３上にプラズマＣＶＤ法を用いてフッ素含有
酸化シリコン膜２４を約０．７５μｍ堆積する。この
際、フッ素含有酸化シリコン膜２４の堆積条件として
は、ＳｉＦ4 とＳｉＨ4 とＯ2 とＡｒを原料とする電子
サイクロトロン共鳴励起プラズマを用いたプラズマＣＶ
Ｄ法により、シリコン基板２０に１３．５６MHz の高周
波電圧を印加してプラズマを発生させる。また、マイク
ロ波パワーを２．８kW、高周波パワーを１．０kW、圧力
を１mTorr 、ＳｉＦ4 とＳｉＨ4 の総流量に占めるＳｉ
Ｆ4 の流量比（ＳｉＦ4／（ＳｉＦ4＋ＳｉＨ4 ））を約
０．６、とする。さらに、約８０℃の冷媒で基板を冷却
することにより膜成長時の基板温度を約４００℃以下に
保持する。この条件でフッ素含有酸化シリコン膜２４を
堆積した場合、膜中には約１０atomic％のフッ素が含有
され、単層の比誘電率としては約３．５にまで減少す
る。この段階で、下層配線２２間の凹部に形成されるフ
ッ素含有酸化シリコン膜２４の上面は下層配線２２上の
酸化シリコン膜２３の上面よりも低い状態となる。
【００４４】さらに、図５（ｄ）に示すように、ＳｉＨ
4 とＯ2 とＡｒを原料とする電子サイクロトロン共鳴励
起プラズマを用いたプラズマＣＶＤ法によって、フッ素
含有酸化シリコン膜２４上に酸化シリコン膜３０を約
０．８μｍの膜厚で堆積する。堆積条件としては、マイ
クロ波パワーを２．８kW、高周波パワーを０．５kW、圧
力を約１mTorr 、とする。この方法を用いた場合、フッ
素含有酸化シリコン膜２４の上面のみに酸化シリコン膜
３０が堆積した形状となり、下層配線２２間の領域に形
成される酸化シリコン膜３０の上面は下層配線２２上の
酸化シリコン膜２３の上面よりも高い状態となる。
4 とＯ2 とＡｒを原料とする電子サイクロトロン共鳴励
起プラズマを用いたプラズマＣＶＤ法によって、フッ素
含有酸化シリコン膜２４上に酸化シリコン膜３０を約
０．８μｍの膜厚で堆積する。堆積条件としては、マイ
クロ波パワーを２．８kW、高周波パワーを０．５kW、圧
力を約１mTorr 、とする。この方法を用いた場合、フッ
素含有酸化シリコン膜２４の上面のみに酸化シリコン膜
３０が堆積した形状となり、下層配線２２間の領域に形
成される酸化シリコン膜３０の上面は下層配線２２上の
酸化シリコン膜２３の上面よりも高い状態となる。
【００４５】その後、図６（ｅ）に示すように、ＣＭＰ
法を用いて下層配線２２上の酸化シリコン膜３０とフッ
素含有酸化シリコン膜２４を研磨して完全に除去し、下
層配線２２間の部分に上面が研磨された酸化シリコン膜
３０とフッ素含有酸化シリコン膜２４を残す。この際、
下層配線２２上の酸化シリコン膜２３と下層配線２２間
の酸化シリコン膜３０はＣＭＰのストッパーとして機能
する。また、ＣＭＰに用いるスラリーとしては、シリカ
を純水に分散させ、酢酸アンモニウム （ＣＨ3ＣＯＯＮ
Ｈ4）を添加し、さらにアンモニア（ＮＨ4ＯＨ）を添加
することでｐＨを７（中性）に調整したものを用いる。
法を用いて下層配線２２上の酸化シリコン膜３０とフッ
素含有酸化シリコン膜２４を研磨して完全に除去し、下
層配線２２間の部分に上面が研磨された酸化シリコン膜
３０とフッ素含有酸化シリコン膜２４を残す。この際、
下層配線２２上の酸化シリコン膜２３と下層配線２２間
の酸化シリコン膜３０はＣＭＰのストッパーとして機能
する。また、ＣＭＰに用いるスラリーとしては、シリカ
を純水に分散させ、酢酸アンモニウム （ＣＨ3ＣＯＯＮ
Ｈ4）を添加し、さらにアンモニア（ＮＨ4ＯＨ）を添加
することでｐＨを７（中性）に調整したものを用いる。
【００４６】次に、図６（ｆ）に示すように、ＴＥＯＳ
とＯ2 を原料とするプラズマＣＶＤ法により酸化シリコ
ン膜２５を全面に約０．８μｍ堆積する。ついで、窒素
雰囲気下で４００℃前後の熱処理を１０分から１時間程
度行うことによって層間絶縁膜全体を緻密で安定な状態
とする。なお、図１においては、ＣＭＰ後に下層配線２
２の無い領域に残った酸化シリコン膜３０とその上に新
たに堆積した酸化シリコン膜２５を同一の層として示し
ている。
とＯ2 を原料とするプラズマＣＶＤ法により酸化シリコ
ン膜２５を全面に約０．８μｍ堆積する。ついで、窒素
雰囲気下で４００℃前後の熱処理を１０分から１時間程
度行うことによって層間絶縁膜全体を緻密で安定な状態
とする。なお、図１においては、ＣＭＰ後に下層配線２
２の無い領域に残った酸化シリコン膜３０とその上に新
たに堆積した酸化シリコン膜２５を同一の層として示し
ている。
【００４７】そして、図６（ｇ）に示すように、フォト
リソグラフィー技術およびドライエチング技術を用いて
下層配線２２上にヴィアホール３１を形成する。最後
に、図６（ｈ）に示すように、スパッタ法を用いて全面
にチタン膜３２および窒化チタン膜３３を形成した後、
ＣＶＤ法によりタングステン膜を堆積し、ついで、全面
エッチバックを行うことによりヴィアホール３１内にの
みタングステン膜３４を埋め込んだ状態とする。次に、
スパッタ法を用いてアルミニウム−シリコン−銅合金膜
３５、窒化チタン膜３６を形成した後、フォトリソグラ
フィー技術およびドライエッチング技術を用いて上層配
線３７を形成することにより、本実施の形態の半導体装
置における２層配線構造が完成する。
リソグラフィー技術およびドライエチング技術を用いて
下層配線２２上にヴィアホール３１を形成する。最後
に、図６（ｈ）に示すように、スパッタ法を用いて全面
にチタン膜３２および窒化チタン膜３３を形成した後、
ＣＶＤ法によりタングステン膜を堆積し、ついで、全面
エッチバックを行うことによりヴィアホール３１内にの
みタングステン膜３４を埋め込んだ状態とする。次に、
スパッタ法を用いてアルミニウム−シリコン−銅合金膜
３５、窒化チタン膜３６を形成した後、フォトリソグラ
フィー技術およびドライエッチング技術を用いて上層配
線３７を形成することにより、本実施の形態の半導体装
置における２層配線構造が完成する。
【００４８】本実施の形態においては、図６（ｈ）に示
すように、ヴィアホール３１の部分も含めて、フッ素含
有酸化シリコン膜２４がアルミニウム等からなる配線２
２、３７に直接接することがないため、配線に腐食が起
こりボイドが形成される心配がない。また、フッ素含有
酸化シリコン膜２４の形成方法として、シリコン基板２
０に高周波電圧を印加する高密度プラズマＣＶＤ法を用
いたため、フッ素含有酸化シリコン膜２４の密度が高
く、空気中に放置したとしても吸湿がなく、膜質も安定
している。また、膜中にフッ素を含有させるための反応
ガスとして、ＳｉＦ4 を用いたため、ＳｉＯ2 のエッチ
ングガスであるＣＦ4やＣ2Ｆ6 を用いた従来の場合に問
題となっていた下地絶縁膜２１のエッチングが起こるこ
とがない。さらに、反応ガスにＳｉＨ4 やＨ2 を添加す
ることで、膜成長時に生じる余分なフッ素をＨＦの形で
除去することができる。
すように、ヴィアホール３１の部分も含めて、フッ素含
有酸化シリコン膜２４がアルミニウム等からなる配線２
２、３７に直接接することがないため、配線に腐食が起
こりボイドが形成される心配がない。また、フッ素含有
酸化シリコン膜２４の形成方法として、シリコン基板２
０に高周波電圧を印加する高密度プラズマＣＶＤ法を用
いたため、フッ素含有酸化シリコン膜２４の密度が高
く、空気中に放置したとしても吸湿がなく、膜質も安定
している。また、膜中にフッ素を含有させるための反応
ガスとして、ＳｉＦ4 を用いたため、ＳｉＯ2 のエッチ
ングガスであるＣＦ4やＣ2Ｆ6 を用いた従来の場合に問
題となっていた下地絶縁膜２１のエッチングが起こるこ
とがない。さらに、反応ガスにＳｉＨ4 やＨ2 を添加す
ることで、膜成長時に生じる余分なフッ素をＨＦの形で
除去することができる。
【００４９】また、ＣＭＰを行う際にスラリーに酢酸ア
ンモニウムを添加し、さらにアンモニアにより溶液を中
性としたことによって、機械的な研磨効果が増大し、フ
ッ素含有酸化シリコン膜２４の研磨速度を酸化シリコン
膜２３、３０のそれより大きくすることができるため、
充分な選択比を確保することができる。その結果、酸化
シリコン膜２３、３０をＣＭＰのストッパーとして機能
させることができ、平坦な層間絶縁膜を形成することが
できる。そして、下地の酸化シリコン膜２３の膜厚を約
０．１５μｍ、フッ素含有酸化シリコン膜２４の膜厚を
約０．７５μｍとしたため、上層、下層配線３７、２２
間の層間絶縁膜中に占めるフッ素含有酸化シリコン膜２
４の体積比が大きくなり、層間絶縁膜全体としての比誘
電率を下げて配線遅延を低減することができる。
ンモニウムを添加し、さらにアンモニアにより溶液を中
性としたことによって、機械的な研磨効果が増大し、フ
ッ素含有酸化シリコン膜２４の研磨速度を酸化シリコン
膜２３、３０のそれより大きくすることができるため、
充分な選択比を確保することができる。その結果、酸化
シリコン膜２３、３０をＣＭＰのストッパーとして機能
させることができ、平坦な層間絶縁膜を形成することが
できる。そして、下地の酸化シリコン膜２３の膜厚を約
０．１５μｍ、フッ素含有酸化シリコン膜２４の膜厚を
約０．７５μｍとしたため、上層、下層配線３７、２２
間の層間絶縁膜中に占めるフッ素含有酸化シリコン膜２
４の体積比が大きくなり、層間絶縁膜全体としての比誘
電率を下げて配線遅延を低減することができる。
【００５０】なお、本実施の形態の製造方法のうち、図
５（ｄ）に示した酸化シリコン膜３０の形成工程を以下
のように変更することもできる。図７（ｄ）に示すよう
に、下層配線２２間を酸化シリコン膜２３とフッ素含有
酸化シリコン膜２４で埋め込んだ後、ＴＥＯＳとＯ2 を
原料としたプラズマＣＶＤ法を用いて酸化シリコン膜３
８を約１．０μｍ堆積する。その堆積条件としては、例
えば平行平板型プラズマＣＶＤ装置を用い、２５０kHz
と１３．５６MHzの２つの高周波電圧を印加してプラズ
マを発生させ、基板温度を約３５０℃、圧力を約１．８
Torr、とする。この方法を用いた場合、電子サイクロト
ロン共鳴励起プラズマを用いた場合と異なり、フッ素含
有酸化シリコン膜２４の上面のみならず、側面にも一様
に酸化シリコン膜３８が堆積した形状となる。
５（ｄ）に示した酸化シリコン膜３０の形成工程を以下
のように変更することもできる。図７（ｄ）に示すよう
に、下層配線２２間を酸化シリコン膜２３とフッ素含有
酸化シリコン膜２４で埋め込んだ後、ＴＥＯＳとＯ2 を
原料としたプラズマＣＶＤ法を用いて酸化シリコン膜３
８を約１．０μｍ堆積する。その堆積条件としては、例
えば平行平板型プラズマＣＶＤ装置を用い、２５０kHz
と１３．５６MHzの２つの高周波電圧を印加してプラズ
マを発生させ、基板温度を約３５０℃、圧力を約１．８
Torr、とする。この方法を用いた場合、電子サイクロト
ロン共鳴励起プラズマを用いた場合と異なり、フッ素含
有酸化シリコン膜２４の上面のみならず、側面にも一様
に酸化シリコン膜３８が堆積した形状となる。
【００５１】また、本実施の形態では、図５（ｃ）、
（ｄ）に示すフッ素含有酸化シリコン膜２４および酸化
シリコン膜３０を電子サイクロトロン共鳴励起プラズマ
を用いて形成したが、その他、ヘリコン波型励起プラズ
マまたは誘導結合型励起プラズマ等の高密度プラズマ源
を用いてもこれらの膜を同様に形成できることは勿論で
ある。さらに、基板に高周波電圧を印加する高密度プラ
ズマＣＶＤ法に代えて、バイアス・スパッタリング法を
用いても同様な膜形状および膜特性を得ることができ
る。
（ｄ）に示すフッ素含有酸化シリコン膜２４および酸化
シリコン膜３０を電子サイクロトロン共鳴励起プラズマ
を用いて形成したが、その他、ヘリコン波型励起プラズ
マまたは誘導結合型励起プラズマ等の高密度プラズマ源
を用いてもこれらの膜を同様に形成できることは勿論で
ある。さらに、基板に高周波電圧を印加する高密度プラ
ズマＣＶＤ法に代えて、バイアス・スパッタリング法を
用いても同様な膜形状および膜特性を得ることができ
る。
【００５２】以下、本発明の第２の実施の形態を図２お
よび図８を参照して説明する。図２は、本実施の形態の
半導体装置のうち、特に層間絶縁膜部分を示す断面図で
ある。なお、図１と共通の構成要素については同一の符
号を付す。この図に示すように、シリコン基板２０上に
絶縁膜２１が形成され、さらに絶縁膜２１上には下層配
線２２が形成されている。そして、下層配線２２の上面
と側面および下層配線２２のない領域の絶縁膜２１表面
を覆うように、第１の層間絶縁膜としての酸化シリコン
膜２３が形成されている。
よび図８を参照して説明する。図２は、本実施の形態の
半導体装置のうち、特に層間絶縁膜部分を示す断面図で
ある。なお、図１と共通の構成要素については同一の符
号を付す。この図に示すように、シリコン基板２０上に
絶縁膜２１が形成され、さらに絶縁膜２１上には下層配
線２２が形成されている。そして、下層配線２２の上面
と側面および下層配線２２のない領域の絶縁膜２１表面
を覆うように、第１の層間絶縁膜としての酸化シリコン
膜２３が形成されている。
【００５３】また、下層配線２２間の凹部を埋め込むよ
うに、第２の層間絶縁膜としてのフッ素含有酸化シリコ
ン膜４０が酸化シリコン膜２３上に形成されている。こ
こで、第１の層間絶縁膜である酸化シリコン膜２３は、
フッ素含有酸化シリコン膜４０による下層配線２２の腐
食を防ぐとともに、ＣＭＰのストッパーとして機能する
ものである。また、第２の層間絶縁膜であるフッ素含有
酸化シリコン膜４０は低比誘電率膜として用いている。
うに、第２の層間絶縁膜としてのフッ素含有酸化シリコ
ン膜４０が酸化シリコン膜２３上に形成されている。こ
こで、第１の層間絶縁膜である酸化シリコン膜２３は、
フッ素含有酸化シリコン膜４０による下層配線２２の腐
食を防ぐとともに、ＣＭＰのストッパーとして機能する
ものである。また、第２の層間絶縁膜であるフッ素含有
酸化シリコン膜４０は低比誘電率膜として用いている。
【００５４】そして、下層配線２２上の酸化シリコン膜
２３およびフッ素含有酸化シリコン膜４０を覆うよう
に、第３の層間絶縁膜としての酸化シリコン膜４１が形
成されている。この酸化シリコン膜４１の表面は、上層
配線が断線を生じることなく形成できる程度に平坦化さ
れている。
２３およびフッ素含有酸化シリコン膜４０を覆うよう
に、第３の層間絶縁膜としての酸化シリコン膜４１が形
成されている。この酸化シリコン膜４１の表面は、上層
配線が断線を生じることなく形成できる程度に平坦化さ
れている。
【００５５】次に、上記構成の半導体装置の製造方法に
ついて説明する。なお、本実施の形態の製造方法は、第
１の実施の形態の半導体装置の製造工程のうち、図５
（ａ）、（ｂ）に示す酸化シリコン膜２３の形成工程ま
では共通であるため、その工程までの説明は省略する。
ついて説明する。なお、本実施の形態の製造方法は、第
１の実施の形態の半導体装置の製造工程のうち、図５
（ａ）、（ｂ）に示す酸化シリコン膜２３の形成工程ま
では共通であるため、その工程までの説明は省略する。
【００５６】図８（ｃ）に示すように、酸化シリコン膜
２３上にフッ素含有酸化シリコン膜４０を約１．２μｍ
堆積する。このフッ素含有酸化シリコン膜４０は、シリ
コン基板２０に１３．５６MHz の高周波電圧を印加し、
ＳｉＦ4 とＯ2 とＨ2 とＡｒを原料とする電子サイクロ
トロン共鳴励起プラズマを用いたプラズマＣＶＤ法によ
って堆積する。また、マイクロ波パワーを２．８kW、高
周波パワーを１．０kW、圧力を約１mTorr 、ＳｉＦ4 流
量を５０sccm、Ｏ2 流量を１００sccm、Ｈ2 流量を約２
０sccm、とする。さらに、約８０℃の冷媒で基板を冷却
することによって膜成長時の基板温度を約４００℃以下
に保持する。この条件でフッ素含有酸化シリコン膜４０
を堆積した場合、膜中には約８atomic％のフッ素が含有
され、単層の比誘電率としては約３．６にまで減少す
る。この段階で、第１の実施の形態とは逆に、下層配線
２２が無い領域のフッ素含有酸化シリコン膜４０の上面
は下層配線２２上の酸化シリコン膜２３の上面よりも高
い状態となる。
２３上にフッ素含有酸化シリコン膜４０を約１．２μｍ
堆積する。このフッ素含有酸化シリコン膜４０は、シリ
コン基板２０に１３．５６MHz の高周波電圧を印加し、
ＳｉＦ4 とＯ2 とＨ2 とＡｒを原料とする電子サイクロ
トロン共鳴励起プラズマを用いたプラズマＣＶＤ法によ
って堆積する。また、マイクロ波パワーを２．８kW、高
周波パワーを１．０kW、圧力を約１mTorr 、ＳｉＦ4 流
量を５０sccm、Ｏ2 流量を１００sccm、Ｈ2 流量を約２
０sccm、とする。さらに、約８０℃の冷媒で基板を冷却
することによって膜成長時の基板温度を約４００℃以下
に保持する。この条件でフッ素含有酸化シリコン膜４０
を堆積した場合、膜中には約８atomic％のフッ素が含有
され、単層の比誘電率としては約３．６にまで減少す
る。この段階で、第１の実施の形態とは逆に、下層配線
２２が無い領域のフッ素含有酸化シリコン膜４０の上面
は下層配線２２上の酸化シリコン膜２３の上面よりも高
い状態となる。
【００５７】次に、図８（ｄ）に示すように、ＣＭＰ法
を用いて下層配線２２上のフッ素含有酸化シリコン膜４
０を研磨して完全に除去し、下層配線２２間に上面が研
磨されたフッ素含有酸化シリコン膜４０を残す。この
際、下層配線２２上の酸化シリコン膜２３がＣＭＰのス
トッパーとして機能する。また、ＣＭＰに用いるスラリ
ーとしては、シリカを純水に分散させ、酢酸アンモニウ
ム（ＣＨ3ＣＯＯＮＨ4）を添加し、さらにアンモニア
（ＮＨ4ＯＨ ）を添加することでｐＨを７（中性）に調
整したものを用いる。
を用いて下層配線２２上のフッ素含有酸化シリコン膜４
０を研磨して完全に除去し、下層配線２２間に上面が研
磨されたフッ素含有酸化シリコン膜４０を残す。この
際、下層配線２２上の酸化シリコン膜２３がＣＭＰのス
トッパーとして機能する。また、ＣＭＰに用いるスラリ
ーとしては、シリカを純水に分散させ、酢酸アンモニウ
ム（ＣＨ3ＣＯＯＮＨ4）を添加し、さらにアンモニア
（ＮＨ4ＯＨ ）を添加することでｐＨを７（中性）に調
整したものを用いる。
【００５８】そして、図８（ｅ）に示すように、全面に
ＴＥＯＳとＯ2 を原料としたプラズマＣＶＤ法を用いて
酸化シリコン膜４１を約０．８μｍ堆積する。この後
は、第１の実施の形態と同様の工程（図６（ｇ）、
（ｈ）参照）を経ることで、本実施の形態の２層配線構
造が完成する。
ＴＥＯＳとＯ2 を原料としたプラズマＣＶＤ法を用いて
酸化シリコン膜４１を約０．８μｍ堆積する。この後
は、第１の実施の形態と同様の工程（図６（ｇ）、
（ｈ）参照）を経ることで、本実施の形態の２層配線構
造が完成する。
【００５９】本実施の形態においても、第１の実施の形
態と同様の効果を得ることができる。そして、図８
（ｃ）に示すフッ素含有酸化シリコン膜４０形成時の電
子サイクロトロン共鳴励起プラズマに代えて、ヘリコン
波型励起プラズマまたは誘導結合型励起プラズマ等の高
密度プラズマ源を用いることができる。さらに、基板に
高周波電圧を印加する高密度プラズマＣＶＤ法に代え
て、バイアス・スパッタリング法を用いてもよい。
態と同様の効果を得ることができる。そして、図８
（ｃ）に示すフッ素含有酸化シリコン膜４０形成時の電
子サイクロトロン共鳴励起プラズマに代えて、ヘリコン
波型励起プラズマまたは誘導結合型励起プラズマ等の高
密度プラズマ源を用いることができる。さらに、基板に
高周波電圧を印加する高密度プラズマＣＶＤ法に代え
て、バイアス・スパッタリング法を用いてもよい。
【００６０】以下、本発明の第３および第４の実施の形
態を図３および図４を参照して説明する。図３は第３の
実施の形態の半導体装置、図４は第４の実施の形態の半
導体装置をそれぞれ示す断面図である。これらの半導体
装置は、第３の実施の形態の半導体装置が第１の実施の
形態の半導体装置における酸化シリコン膜２３の代わり
に窒素含有酸化シリコン膜４３を用いた例、第４の実施
の形態の半導体装置が第２の実施の形態の半導体装置に
おける酸化シリコン膜２３の代わりに窒素含有酸化シリ
コン膜４３を用いた例、である。そして、それ以外の構
成要素は全く同一である。したがって、図３および図４
において、図１および図２の共通の構成要素については
同一の符号を付し、説明を省略する。
態を図３および図４を参照して説明する。図３は第３の
実施の形態の半導体装置、図４は第４の実施の形態の半
導体装置をそれぞれ示す断面図である。これらの半導体
装置は、第３の実施の形態の半導体装置が第１の実施の
形態の半導体装置における酸化シリコン膜２３の代わり
に窒素含有酸化シリコン膜４３を用いた例、第４の実施
の形態の半導体装置が第２の実施の形態の半導体装置に
おける酸化シリコン膜２３の代わりに窒素含有酸化シリ
コン膜４３を用いた例、である。そして、それ以外の構
成要素は全く同一である。したがって、図３および図４
において、図１および図２の共通の構成要素については
同一の符号を付し、説明を省略する。
【００６１】これらの半導体装置を製造する際には、第
１、第２の実施の形態の半導体装置の製造プロセスにお
ける酸化シリコン膜形成工程に代えて、例えばＴＥＯＳ
と亜酸化窒素（Ｎ2Ｏ ）を原料としたプラズマＣＶＤ法
を用いることによって窒素含有酸化シリコン膜４３を形
成することができる。
１、第２の実施の形態の半導体装置の製造プロセスにお
ける酸化シリコン膜形成工程に代えて、例えばＴＥＯＳ
と亜酸化窒素（Ｎ2Ｏ ）を原料としたプラズマＣＶＤ法
を用いることによって窒素含有酸化シリコン膜４３を形
成することができる。
【００６２】これらの半導体装置においては、ＣＭＰの
ストッパーとして窒素含有酸化シリコン膜４３を用いた
ことによって、酸化シリコン膜２３を用いた第１、第２
の実施の形態の場合に比べて、ＣＭＰ時のフッ素含有酸
化シリコン膜２４、４０との選択比をより向上させるこ
とができる。また、２周波を用いたプラズマＣＶＤ法に
よって酸化シリコン膜２３の場合と同様の形状を持つ窒
素含有酸化シリコン膜４３を形成することができる。と
ころが、膜中窒素量を増加させた場合、選択比がさらに
向上する一方、窒素含有酸化シリコン膜４３の比誘電率
が増加するため、フッ素含有酸化シリコン膜２４、４０
の使用による比誘電率の低減効果を相殺してしまう結果
となる。そのため、窒素の添加量に関しては、ＣＭＰ時
の選択比と比誘電率の兼ね合いを考慮して決定する必要
があるが、どちらかと言えば添加量をなるべく抑えるべ
きである。
ストッパーとして窒素含有酸化シリコン膜４３を用いた
ことによって、酸化シリコン膜２３を用いた第１、第２
の実施の形態の場合に比べて、ＣＭＰ時のフッ素含有酸
化シリコン膜２４、４０との選択比をより向上させるこ
とができる。また、２周波を用いたプラズマＣＶＤ法に
よって酸化シリコン膜２３の場合と同様の形状を持つ窒
素含有酸化シリコン膜４３を形成することができる。と
ころが、膜中窒素量を増加させた場合、選択比がさらに
向上する一方、窒素含有酸化シリコン膜４３の比誘電率
が増加するため、フッ素含有酸化シリコン膜２４、４０
の使用による比誘電率の低減効果を相殺してしまう結果
となる。そのため、窒素の添加量に関しては、ＣＭＰ時
の選択比と比誘電率の兼ね合いを考慮して決定する必要
があるが、どちらかと言えば添加量をなるべく抑えるべ
きである。
【００６３】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば配線自体の構造、または各膜の膜厚、各工程の製造
条件等の具体的な数値に関しては、上記実施の形態に限
らず種々の設計変更が可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば配線自体の構造、または各膜の膜厚、各工程の製造
条件等の具体的な数値に関しては、上記実施の形態に限
らず種々の設計変更が可能である。
【００６４】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、フッ素含有酸化シリコ
ン膜がアルミニウム等からなる下層の第１の配線に直接
接することがないため、配線に腐食が起こりボイドが形
成される心配がない。また、フッ素含有酸化シリコン膜
の形成方法として半導体基板に高周波電圧を印加する高
密度プラズマＣＶＤ法を用いた場合、フッ素含有酸化シ
リコン膜の密度が高く、空気中に放置したとしても吸湿
がなく、膜質も安定する。また、膜中にフッ素を含有さ
せるための反応ガスとしてＳｉＦ4を用いた場合、ＣＦ4
やＣ2Ｆ6を用いた従来の場合に問題となっていた下地絶
縁膜のエッチングが起こることがない。さらに、反応ガ
スにＳｉＨ4やＨ2を添加した場合、膜成長時に生じる余
分なフッ素をＨＦの形で除去することができる。
半導体装置の製造方法によれば、フッ素含有酸化シリコ
ン膜がアルミニウム等からなる下層の第１の配線に直接
接することがないため、配線に腐食が起こりボイドが形
成される心配がない。また、フッ素含有酸化シリコン膜
の形成方法として半導体基板に高周波電圧を印加する高
密度プラズマＣＶＤ法を用いた場合、フッ素含有酸化シ
リコン膜の密度が高く、空気中に放置したとしても吸湿
がなく、膜質も安定する。また、膜中にフッ素を含有さ
せるための反応ガスとしてＳｉＦ4を用いた場合、ＣＦ4
やＣ2Ｆ6を用いた従来の場合に問題となっていた下地絶
縁膜のエッチングが起こることがない。さらに、反応ガ
スにＳｉＨ4やＨ2を添加した場合、膜成長時に生じる余
分なフッ素をＨＦの形で除去することができる。
【００６５】また、ＣＭＰを行う際にスラリーに電解質
塩を添加し、溶液を中性から酸性とすることで、機械的
な研磨効果が増大し、フッ素含有酸化シリコン膜の研磨
速度を酸化シリコン膜のそれより大きくすることができ
るため、充分な選択比を確保することができる。その結
果、酸化シリコン膜をＣＭＰのストッパーとして機能さ
せることができ、平坦な層間絶縁膜を形成することがで
きる。そして、下地の酸化シリコン膜の膜厚をフッ素含
有酸化シリコン膜の膜厚に対して充分に薄くすることで
上層、下層配線間の層間絶縁膜中に占めるフッ素含有酸
化シリコン膜の体積比を大きくすることができ、層間絶
縁膜全体としての比誘電率を下げて配線遅延を低減する
ことができる。
塩を添加し、溶液を中性から酸性とすることで、機械的
な研磨効果が増大し、フッ素含有酸化シリコン膜の研磨
速度を酸化シリコン膜のそれより大きくすることができ
るため、充分な選択比を確保することができる。その結
果、酸化シリコン膜をＣＭＰのストッパーとして機能さ
せることができ、平坦な層間絶縁膜を形成することがで
きる。そして、下地の酸化シリコン膜の膜厚をフッ素含
有酸化シリコン膜の膜厚に対して充分に薄くすることで
上層、下層配線間の層間絶縁膜中に占めるフッ素含有酸
化シリコン膜の体積比を大きくすることができ、層間絶
縁膜全体としての比誘電率を下げて配線遅延を低減する
ことができる。
【図１】本発明の第１の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図２】本発明の第２の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図３】本発明の第３の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図４】本発明の第４の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図５】上記第１の実施の形態の半導体装置の製造方法
を工程順を追って示すプロセスフロー図である。
を工程順を追って示すプロセスフロー図である。
【図６】同、プロセスフロー図の続きである。
【図７】同、半導体装置の製造方法の一部の工程を変え
た例を示す図である。
た例を示す図である。
【図８】上記第２の実施の形態の半導体装置の製造方法
を工程順を追って示すプロセスフロー図である。
を工程順を追って示すプロセスフロー図である。
【図９】ＣＭＰのポリッシングレートに対するスラリー
のｐＨ値および酢酸アンモニウム添加の影響を示す図で
ある。
のｐＨ値および酢酸アンモニウム添加の影響を示す図で
ある。
【図１０】ＣＭＰのポリッシングレートに対するフッ素
含有酸化シリコン膜中のフッ素濃度およびスラリーのｐ
Ｈ値の影響を示す図である。
含有酸化シリコン膜中のフッ素濃度およびスラリーのｐ
Ｈ値の影響を示す図である。
【図１１】第１の従来例の半導体装置の製造方法を工程
順を追って示すプロセスフロー図である。
順を追って示すプロセスフロー図である。
【図１２】同、プロセスフロー図の続きである。
【図１３】第２の従来例の半導体装置の製造方法を工程
順を追って示すプロセスフロー図である。
順を追って示すプロセスフロー図である。
１，９，２０ シリコン基板 ２，１０，２１ 絶縁膜 ３，１１，２２ 下層配線 ４，２４，４０ フッ素含有酸化シリコン膜 ５，２３，２５，３０，３８，４１ 酸化シリコン膜 ６，３１ ヴィアホール ７，３７ 上層配線 １２ 層間絶縁膜 １３ａ，１３ｂ 硬いポリッシング物質 １４ 軟らかいポリッシング物質 １６，１７ ボイド １８ 穴 ２６，３２ チタン膜 ２７，２９，３３，３６ 窒化チタン膜 ２８，３５ アルミニウム−シリコン−銅合金膜 ３４ タングステン膜 ４３ 窒素含有酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/316 H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板上に第１の配線を形成する工
程と、該第１の配線上に該第１の配線の厚さよりも薄い
第１の酸化シリコン膜を形成する工程と、前記第１の配
線上の前記第１の酸化シリコン膜の表面の高さよりも低
く前記第１の配線間に位置する前記第１の酸化シリコン
膜上に埋め込まれるようにＳｉＦ４、ＳｉＨ４、Ｏ２お
よびＡｒを原料とする高密度プラズマＣＶＤ法によりフ
ッ素含有酸化シリコン膜を形成する工程と、前記第１の
配線上の前記第１の酸化シリコン膜の表面の高さよりも
高くなるように前記フッ素含有酸化シリコン膜上に第２
の酸化シリコン膜を形成する工程と、前記第１の配線上
の前記第１の酸化シリコン膜の表面位置近傍に平坦な研
磨面が形成されるように前記第２の酸化シリコン膜およ
び前記第１の配線上のフッ素含有酸化シリコン膜を化学
機械研磨法により研磨する工程と、前記研磨面上に第３
の酸化シリコン膜を形成する工程と、前記第１の配線上
の前記第１の酸化シリコン膜および前記第３の酸化シリ
コン膜にヴィアホールを選択的に形成する工程と、該ヴ
ィアホールを介して前記第１の配線と接続されるように
第２の配線を形成する工程と、を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の配線を形成する工
程と、該第１の配線上に該第１の配線よりも薄い第１の
酸化シリコン膜を形成する工程と、前記第１の配線上の
前記第１の酸化シリコン膜の表面の高さよりも高くなる
ように、ＳｉＦ４、 ＳｉＨ４、Ｏ２およびＡｒを原料
とする高密度プラズマＣＶＤ法により全面にフッ素含有
酸化シリコン膜を形成する工程と、前記第１の配線上の
前記第１の酸化シリコン膜の表面位置近傍に平坦な研磨
面が形成されるように前記フッ素含有酸化シリコン膜を
化学機械研磨法により研磨する工程と、前記研磨面上に
第２の酸化シリコン膜を形成する工程と、前記第１の配
線上の前記第１の酸化シリコン膜および前記第２の酸化
シリコン膜にヴィアホールを選択的に形成する工程と、
該ヴィアホールを介して前記第１の配線と接続されるよ
うに第２の配線を形成する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の配線を形成する工
程と、該第１の配線上に該第１の配線の厚さよりも薄い
第１の酸化シリコン膜を形成する工程と、前記第１の配
線上の前記第１の酸化シリコン膜の表面の高さよりも低
く前記第１の配線間に位置する前記第１の酸化シリコン
膜上に埋め込まれるようにＳｉＦ４、Ｏ２、Ｈ２および
Ａｒを原料とする高密度プラズマＣＶＤ法によりフッ素
含有酸化シリコン膜を形成する工程と、前記第１の配線
上の前記第１の酸化シリコン膜の表面の高さよりも高く
なるように前記フッ素含有酸化シリコン膜上に第２の酸
化シリコン膜を形成する工程と、前記第１の配線上の前
記第１の酸化シリコン膜の表面位置近傍に平坦な研磨面
が形成されるように前記第２の酸化シリコン膜および前
記第１の配線上のフッ素含有酸化シリコン膜を化学機械
研磨法により研磨する工程と、前記研磨面上に第３の酸
化シリコン膜を形成する工程と、前記第１の配線上の前
記第１の酸化シリコン膜および前記第３の酸化シリコン
膜にヴィアホールを選択的に形成する工程と、該ヴィア
ホールを介して前記第１の配線と接続されるように第２
の配線を形成する工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 半導体基板上に第１の配線を形成する工
程と、該第１の配線上に該第１の配線よりも薄い第１の
酸化シリコン膜を形成する工程と、前記第１の配線上の
前記第１の酸化シリコン膜の表面の高さよりも高くなる
ように、ＳｉＦ４、Ｏ２、Ｈ２およびＡｒを原料とする
高密度プラズマＣＶＤ法により全面にフッ素含有酸化シ
リコン膜を形成する工程と、前記第１の配線上の前記第
１の酸化シリコン膜の表面位置近傍に平坦な研磨面が形
成されるように前記フッ素含有酸化シリコン膜を化学機
械研磨法により研磨する工程と、前記研磨面上に第２の
酸化シリコン膜を形成する工程と、前記第１の配線上の
前記第１の酸化シリコン膜および前記第２の酸化シリコ
ン膜にヴィアホールを選択的に形成する工程と、該ヴィ
アホールを介して前記第１の配線と接続されるように第
２の配線を形成する工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 半導体基板上に配線を形成する工程と、
該配線上および前記半導体基板上に酸化シリコン膜を形
成する工程と、該酸化シリコン膜上にフッ素含有酸化シ
リコン膜を形成する工程と、前記酸化シリコン膜の表面
位置近傍に平坦な研磨面が形成されるように前記フッ素
含有酸化シリコン膜を電解質塩を添加したスラリーを用
いて化学機械研磨法により研磨する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記電解質塩が酢酸アンモニウムである
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記スラリーにｐＨ調整用のアンモニア
が添加されていることを特徴とする請求項５または６に
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075793A JP2917897B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
| US09/264,884 US6057242A (en) | 1996-03-29 | 1999-03-09 | Flat interlayer insulating film suitable for multi-layer wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075793A JP2917897B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266207A JPH09266207A (ja) | 1997-10-07 |
| JP2917897B2 true JP2917897B2 (ja) | 1999-07-12 |
Family
ID=13586451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8075793A Expired - Fee Related JP2917897B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6057242A (ja) |
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|---|---|---|---|---|
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| JP3141827B2 (ja) | 1997-11-20 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3132557B2 (ja) * | 1998-04-03 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100296137B1 (ko) * | 1998-06-16 | 2001-08-07 | 박종섭 | 보호막으로서고밀도플라즈마화학기상증착에의한절연막을갖는반도체소자제조방법 |
| KR100524907B1 (ko) * | 1998-08-10 | 2005-12-21 | 삼성전자주식회사 | 반도체장치의 금속배선 형성방법 |
| JP3827056B2 (ja) | 1999-03-17 | 2006-09-27 | キヤノンマーケティングジャパン株式会社 | 層間絶縁膜の形成方法及び半導体装置 |
| JP2000286262A (ja) * | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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