JP3667303B2 - 多層配線構造部の製造方法 - Google Patents
多層配線構造部の製造方法 Download PDFInfo
- Publication number
- JP3667303B2 JP3667303B2 JP2002163515A JP2002163515A JP3667303B2 JP 3667303 B2 JP3667303 B2 JP 3667303B2 JP 2002163515 A JP2002163515 A JP 2002163515A JP 2002163515 A JP2002163515 A JP 2002163515A JP 3667303 B2 JP3667303 B2 JP 3667303B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- layer
- buried
- liner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000011810 insulating material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 18
- 229910052731 fluorine Inorganic materials 0.000 claims description 13
- 239000011737 fluorine Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 109
- 239000004065 semiconductor Substances 0.000 description 32
- 239000011229 interlayer Substances 0.000 description 26
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 6
- 238000005260 corrosion Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- -1 gold | metal | money Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の属する技術分野】
この発明は、多層配線構造部に関するものであり、特に半導体デバイスに使用して好適な多層配線構造部に関するものである。
【0002】
【従来の技術】
図7に、上層配線と下層配線とがヴィアホール(Via Hole)に埋め込まれた埋込みヴィアを介して電気的に接続されている多層配線構造の従来の一般的な構造例を模式的に示した概略的な断面図を示す。
【0003】
図7によれば、下地111上に第1の配線112が設けられ、この第1の配線(層)112を覆うように層間絶縁膜120が設けられている。層間絶縁膜120は、下地111及び第1の配線112上に設けられているライナー絶縁膜122と、このライナー絶縁膜122上であって、第1の配線112同士の間隙に積層されている埋込み絶縁膜124と、この埋込み絶縁膜124及びライナー絶縁膜122上にさらに積層されているキャップ絶縁膜126とから構成されている。
【0004】
層間絶縁膜120上には第2の配線(層)114が形成されている。また、層間絶縁膜120にはヴィアホールが形成されており、このヴィアホールを埋め込んでいる埋込みヴィア117を介して、第1の配線112と第2の配線114とが電気的に接続されている。
【0005】
【発明が解決しようとする課題】
上述した従来の多層配線構造部では、特に埋込み絶縁膜に誘電率が4.0〜5.4の範囲の大きな値の材料が使用されていることから、上層配線と下層配線との間の配線間容量が増大してしまう。そして、この配線容量の増大が、結果として、この多層配線構造部が適用されているデバイスの動作速度に遅延等を引き起こしたり、さらにはデバイスの消費電力や信頼性に対して悪影響を与える大きな要因となっている。
【0006】
また、製造プロセスルールの微細化による高集積化により、同一配線層内の隣接する配線同士の配線間容量(フリンジング容量)が増大してしまう。そして、この配線間容量の増大が上述と同様の悪影響を与える大きな要因となっている。
【0007】
従って、同一配線層間及び多層配線層間における配線間容量を低減することが可能となる構造を有する多層配線構造部の出現が望まれていた。
【0008】
【課題を解決するための手段】
この発明の多層配線構造部の製造方法は、下地上に第1の配線層を形成する工程と、第1の配線層が設けられた下地上に、互いに隣接する配線間に凹部が形成され、第1の配線層上には凸部が形成されるように、ライナー絶縁膜を形成する工程と、ライナー絶縁膜上に、ライナー絶縁膜及び後に形成されるキャップ絶縁膜よりも低い誘電率を有する絶縁性材料を被覆する工程と、絶縁性材料の表面を、凸部を露出させ、かつ凹部には絶縁性材料を残して平坦化することで、埋込み絶縁膜を形成する工程と、凹部に形成されている埋込み絶縁膜の厚さを、異方性エッチングにより、凹部の深さよりも薄くする工程と、露出しているライナー絶縁膜及び埋込み絶縁膜を被覆するキャップ絶縁膜を形成する工程と、キャップ絶縁膜の表面を、凸部を露出させ、埋込み絶縁膜を覆うように平坦化する工程と、ライナー絶縁膜に、第1の配線層に至るヴィアホールを形成して、ヴィアホール内部を埋込みヴィアにより埋め込む工程と、埋込みヴィアを介して、第1の配線層に電気的に接続される第2の配線層を形成する工程とを含む。
【0010】
この発明の多層配線構造部の製造方法によれば、多層配線層間において、層間絶縁膜内に層間絶縁膜を構成する他の膜と比較して、誘電率の値が低い埋込み絶縁膜を設けてあるので、異なる配線層間における配線間容量を低減することができ、また、埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線同士の間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量(フリンジング容量)を低減させることができる多層配線構造部の製造を効率的かつ容易に行うことができる。
【0011】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。また、各図において、同一の構成要素には同一の番号を付し、その説明を省略する場合もあることを理解されたい。なお、以下の説明においては、多層配線構造部を半導体デバイスに適用した例につき説明する。
【0012】
<第1の実施の形態>
第1の実施の形態の半導体デバイスにつき、図1を参照して説明する。図1は、この実施の形態の半導体デバイスを模式的に示した概略的な断面図である。
【0013】
この発明の半導体デバイスは、多層配線構造部10を含んでいる。この多層配線構造部10によれば、下地11上に、第1の配線(層)12が設けられている。この第1の配線層は、複数の配線を含んで同一層に設けられている。
【0014】
この発明でいう下地11は、例えばシリコン基板に設けられた素子領域、この素子領域とその上部に設けられる第1の配線層とを絶縁するためのフィールド絶縁膜、この素子領域と第1の配線とを接続するためのコンタクトホール及び埋込みコンタクト等の構造を含むことが想定されているが、これに限定されず、例えばフレキシブルな基板等であってもよい。これらについてはこの発明の要旨ではないので図示及びその説明は省略する。
【0015】
第1の配線(層)12が設けられている下地11上には、層間絶縁膜20が設けられている。この層間絶縁膜20上には第2の配線(層)14が設けられている。
【0016】
層間絶縁膜20は、ライナー絶縁膜22と、埋込み絶縁膜24と、キャップ絶縁膜26とを具えている。ライナー絶縁膜22は、下地11上に複数の配線が設けられているので、その表面は凹凸面となっている。すなわち、ライナー絶縁膜22は、互いに隣接する第1の配線層間に凹部を有するように、下地11と、この下地11上に設けられている第1の配線12とを被覆している。従って、第1の配線層12の上側に位置するライナー絶縁膜22の部分が凸部22aとなり、及び隣接してパターニングされている配線同士間のライナー絶縁膜22の部分が凹部22bとなっている。埋込み絶縁膜24はこの凹部22bに設けられている。キャップ絶縁膜26は、埋込み絶縁膜24を被覆している。
【0017】
このとき、好ましくは、凹部22bに設けられている埋込み絶縁膜24の厚さを、凹部の深さよりも薄くするのがよい。
【0018】
このようにすれば、埋め込み絶縁膜の層間絶縁膜20内での埋め込みがより確実になる。
【0019】
第1の配線(層)12及び第2の配線(層)14は、導電性の材料により形成されている。この材料は特に限定されないが、好ましくは、例えば金、アルミニウム又は銅等の金属により構成するのがよい。
【0020】
また、層間絶縁膜20を構成するライナー絶縁膜22及びキャップ絶縁膜26の材料についても、特に限定されず、この発明の目的を損なわない範囲で従来使用されている材料を適宜選択することができる。具体的には、ライナー絶縁膜22としては被覆性の良好な絶縁性材料を選択し、キャップ絶縁膜としては埋込み性の良好な絶縁性材料を選択するのがよい。このとき、ライナー絶縁膜22及びキャップ絶縁膜26の材料は、例えば同一の材料を選択してもよい。具体的には、例えばP−TEOS膜とするのがよい。
【0021】
埋込み絶縁膜24を形成する絶縁性材料は、従来の埋込み絶縁膜に使用されている絶縁性材料と比較して、また、周囲のライナー絶縁膜22及びキャップ絶縁膜26と比較して、誘電率が低い絶縁性材料が適用される。この絶縁性材料の誘電率は、低いほど好適であるが、埋込み絶縁膜24を、絶縁性材料の入手性等を考慮して、好ましくは、例えば2.0〜3.3の範囲の絶縁性材料で構成するのがよい。
【0022】
具体的には好適な絶縁性材料として、例えばフッ素を含有する絶縁性材料(FSG)及びボラジン−ケイ素ポリマー等が挙げられる。より好ましくは、フッ素を含有する絶縁性材料(FSG)とするのがよい。
【0023】
FSGは、被膜性と埋め込み性の両方の性質に優れており、堆積膜厚を薄く設定することができる。従って、この工程の処理時間を短縮することができる。
【0024】
層間絶縁膜20には、ヴィアホール16が設けられている。このヴィアホール16内には、第1の配線(層)12と第2の配線(層)14とを電気的に接続する埋込みヴィア17が設けられている。埋込みヴィア17の材料は、好ましくは、タングステン(W)とするのがよい。
【0025】
次に、この発明の第1の実施の形態の半導体デバイスの製造方法につき、図2及び図3を参照して説明する。
【0026】
図2(A)〜(D)及び図3(A)〜(C)は、それぞれ第1の実施の形態の半導体デバイス(多層配線構造部)の製造工程を説明するための図(1)及び(2)である。なお、各図は、製造段階で得られた構造体を断面の切り口でそれぞれ示してある。
【0027】
この発明の第1の実施の形態の半導体デバイス(多層配線構造部)の製造方法によれば、まず、下地11上に第1の配線12を形成する。
【0028】
この第1の配線12を、ライナー絶縁膜22により被覆するように、下地11の上側に設ける(図2(A))。このとき第1の配線(層)12が存在している部分が盛り上がって凸部22aが形成される。また、第1の配線12が存在しない部分には、下地11に沿っている凹部22bが形成される。このように、第1の配線(層)12を含む下地11上に形成されるライナー絶縁膜22の上面が凹凸面となるように形成する。
【0029】
さらにライナー絶縁膜22を、第1の予備層23で被覆する(図2(B))。
【0030】
この第1の予備層23は、埋込み絶縁膜24(図2(D)参照)を形成するための絶縁性材料層であり、その上面は平坦面とするのが好適である。この第1の予備層23の誘電率は、ライナー絶縁膜22及び後に形成されるキャップ絶縁膜26の誘電率よりも低く設定してある。第1の予備層23の絶縁性材料としては、好ましくは、誘電率が2.0〜3.3の範囲の材料とするのがよい。
【0031】
これらの工程は、従来から適用されている半導体デバイスの製造プロセスルールに準じて、従来の製造工程、例えばフォトリソグラフィ技術、成膜技術等により行うことができる。これらについては、この発明の要旨ではないので詳細な説明は省略する(以下の説明においても同様)。
【0032】
次いで、この埋込み絶縁膜24用の第1の予備層23の上側表面全面からこの予備層23の一部分を、ライナー絶縁膜22の凸部22aの上面に達するまで露出させると共に、ライナー絶縁膜22の凹部22bに第1の予備層23の残部23’が残るようにして凸部22bの上面と残部23’の上面とが連続した平面となるように、平坦化する(図2(C))。
【0033】
この平坦化工程は、周知の通り、例えば化学機械研磨(CMP)法やエッチバック法により行うことができる。
【0034】
さらに、ライナー絶縁膜22の凹部22bに残してある第1の予備層23の残部23’の厚さを、異方性エッチングにより、好ましくは凹部22bの深さよりも薄くして埋込み絶縁膜24を形成する(図2(D))。
【0035】
この工程の目的は、層間絶縁膜20内において、形成される埋込み絶縁膜24を、ライナー絶縁膜22と、後に埋込み絶縁膜24の上に形成されるキャップ絶縁膜26とにより、埋め込むことにある。例えば、上述したように埋込み絶縁膜24が、好適であるフッ素を含む絶縁性材料により構成されている場合には、このフッ素が漏出して、第1の配線12及び/又は第2の配線14を構成する金属を腐食して、動作不良を引き起こす恐れが生じる。従って、このような場合には、埋込み絶縁膜24は層間絶縁膜20内に埋め込むため、後に形成されるキャップ絶縁膜26を厚めに設けることが可能となるように、埋込み絶縁膜24の層を予め薄くしておくのがよい。
【0036】
具体的な異方性エッチングの程度、すなわちエッチング後の埋込み絶縁膜24の厚さは、この発明の目的を損なわない範囲で適宜設定することができる。例えば上述の例でいうフッ素等の腐食因子の漏出を防止し、かつより低い誘電率の絶縁性材料を適用することにより得られる効果を損なわない程度にその厚さを薄くするのがよい。
【0037】
次いで、露出しているライナー絶縁膜22と埋込み絶縁膜24とをキャップ絶縁膜26形成用の第2の予備層25で被覆する(図3(A))。このとき、第2の予備層25の上面を平坦面とするのが好適である。また、キャップ絶縁膜26の誘電率は、埋込み絶縁膜24、すなわち第1の予備層23の誘電率よりも高く設定しておく。
【0038】
次いで、第2の予備層25を、その上面側から凸部22aの上面が露出するまで削って平坦化する(図3(B))。この工程も例えば周知の化学機械研磨(CMP)法やエッチバック法により行うことができる。この第2の予備層25の上面側の部分のエッチング除去による残存部分がキャップ絶縁膜26となる。
【0039】
上述のように形成された層間絶縁膜20の第1の配線12上の部分に、第1の配線(層)12に至るヴィアホール16を形成する。そしてこのヴィアホール16内部を埋込みヴィア17により埋め込む。
【0040】
次に、埋込みヴィア17を介して、第1の配線(層)12に電気的に接続される第2の配線(層)14を形成する(図3(C))。
【0041】
上述のように、第1の実施の形態では、第1の配線12及び第2の配線14の2層の配線を具えた半導体デバイスの構成及び製造方法の例を説明した。
【0042】
ここで、例えば2層より多く積層されている多層配線を具えた半導体デバイスを形成する場合には、第2の配線14を設ける工程の後に、上述したライナー絶縁膜22を形成する工程と同様な工程に戻って、さらなる配線(層)を設ける工程までを行えばよい。図2(A)〜図3(C)で説明したこれら一連の工程と同様な工程を繰り返すことにより、さらなる多層の配線構造部を具えた半導体デバイスを製造することができる。
【0043】
第1の実施の形態の多層配線構造部の構成によれば、層間絶縁膜内に周囲の絶縁膜よりも誘電率の低い埋込み絶縁膜を設けてあるので、上層と下層との配線層間における配線間容量を低減することができる。
【0044】
埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量(フリンジング容量)を低減させることができる。従って、特に多層の配線構造部を具えた半導体デバイスの動作を安定させ、かつ高速化することができる。
【0045】
さらに、例えばフッ素等の腐食性の絶縁性材料を使用した場合でも、このような絶縁性材料を層間絶縁膜の内部に封止することが可能な構成としてあるので、半導体デバイスの動作不良を防止することができる。
【0046】
また、第1の実施の形態の製造方法によれば、この実施の形態の多層配線構造部の製造を効率的、かつ容易に行うことが可能となる。
【0047】
<参考例>
参考例の半導体デバイスにつき、図4を参照して、説明する。図4は参考例の半導体デバイスを模式的に示した概略的な断面図である。
【0048】
この半導体デバイスも、第1の実施の形態と同様に多層配線構造部10を含んでいる。この多層配線構造部10によれば、下地11上に、複数の配線を含む第1の配線(層)12が設けられている。この第1の配線12上には層間絶縁膜20が設けられていて、さらにその上層には、第2の配線(層)14が設けられている。
【0049】
層間絶縁膜20は、下地11上に設けられている複数の第1の配線層12を、第1の実施の形態と同様に、凹部22aと凸部22bとを有するように、被覆しているライナー絶縁膜22と、このライナー絶縁膜22上に設けられている埋込み絶縁膜24と、この埋込み絶縁膜24を被覆しているキャップ絶縁膜26とを含んでいる。
【0050】
さらにキャップ絶縁膜26から第1の配線層12に至るように、ライナー絶縁膜22、埋込み絶縁膜24及びキャップ絶縁膜26に穿設されているヴィアホール16と、このヴィアホール16の側壁部16aを被覆しているサイドウォール18と、このサイドウォール18に被覆されているヴィアホール16を埋め込む埋込みヴィア17とを具えている。
【0051】
この埋込みヴィア17に接続されるように、キャップ絶縁膜26上に第2の配線層14が設けられている。
【0052】
第1の配線(層)12及び第2の配線(層)14は、導電性の材料により形成されている。この材料は特に限定されないが、好ましくは、例えば金、アルミニウム又は銅等の金属により構成するのがよい。
【0053】
また、層間絶縁膜20を構成するライナー絶縁膜22及びキャップ絶縁膜26の材料については、第1の実施の形態で既に説明したとおり、特に限定されず、この発明の目的を損なわない範囲で適宜選択することができる。このとき、ライナー絶縁膜22及びキャップ絶縁膜26の材料は、例えば同一の材料を選択してもよい。
【0054】
埋込み絶縁膜24を形成する材料は、第1の実施の形態と同様に、従来使用されている絶縁性材料と比較して、また、周囲のライナー絶縁膜22及びキャップ絶縁膜26と比較して、誘電率が低い絶縁性材料が適用される。この絶縁性材料の誘電率は低いほど好適であるが、好ましくは、埋込み絶縁膜24を、材料の入手性等を考慮して、例えば2.0〜3.3の範囲の絶縁性材料から構成するのがよい。
【0055】
具体的には、好適な絶縁性材料として、例えばフッ素を含有する絶縁性材料(FSG)及びボラジン−ケイ素ポリマー等が挙げられる。より好ましくは、フッ素を含有する絶縁性材料(FSG)とするのがよい。
【0056】
サイドウォール18は、埋込み絶縁膜24よりも誘電率が高い材料により形成してある。
【0057】
このサイドウォール18に囲まれた内側の空間、すなわちサイドウォール18が設けられたヴィアホール16内には、第1の配線(層)12と第2の配線(層)14とを電気的に接続する埋込みヴィア17が設けられている。この埋込みヴィア17の材料は、好ましくは、タングステン(W)とするのがよい。
【0058】
次に、参考例の半導体デバイスの製造方法につき、図5及び図6を参照して説明する。
【0059】
図5(A)〜(C)及び図6(A)〜(C)は、それぞれ参考例の半導体デバイス(多層配線構造部)の製造工程を説明するための図(1)及び(2)である。なお、各図は、製造段階で得られた構造体を断面の切り口でそれぞれ示してある。
【0060】
この半導体デバイスの製造方法によれば、まず、下地11上に第1の配線12を形成する。この第1の配線層12が設けられている下地11上に、互いに隣接する複数の第1の配線間に凹部が形成され、第1の配線層12には凸部が形成されるように、ライナー絶縁膜22を形成する(図5(A))。
【0061】
次いで、形成されたライナー絶縁膜22上に、埋込み絶縁膜24を設ける。さらに埋込み絶縁膜24上面部の平坦化を、例えばCMP法により行う。
【0062】
そして、埋込み絶縁膜24をキャップ絶縁膜26で被覆する。さらにキャップ絶縁膜26の表面を平坦化する(図5(B))。
【0063】
次いで、キャップ絶縁膜26から第1の配線12に至るように、ヴィアホール16を層間絶縁膜20に形成する(図5(C))。
【0064】
ヴィアホール16内、すなわちヴィアホール16の側壁部16a及びキャップ絶縁膜26の表面を、後に形成されるサイドウォール18(図6(B)及び(C)参照)を形成するためのサイドウォール予備層18’で埋込み及び被覆する(図6(A))。
【0065】
このサイドウォール予備層18’を構成する絶縁性材料としては、絶縁性の膜であれば、上述した埋込み絶縁膜24が含むフッ素等の腐食因子による腐食等の悪影響を受けない限り、特に限定されない。例えば窒化膜とすることもできる。
【0066】
そして、サイドウォール予備層18’により埋め込まれたヴィアホール16が第1の配線12に至るように、かつキャップ絶縁膜26が露出して、ヴィアホール16の側壁部16aのみにサイドウォール18を残して形成できる程度に、エッチングを行う。このエッチングは異方性のドライエッチングにより行うのがよい(図6(B))。
【0067】
第1の実施の形態において既に説明したように、例えば埋込み絶縁膜24がフッ素等の金属配線に対する腐食因子を含む絶縁性材料により構成されている場合には、このフッ素が漏出し、第1の配線層12及び/又は第2の配線層14を構成する金属を腐食することで、動作不良を引き起こす恐れが生じる。従って、このような場合には、埋込み絶縁膜24は、配線層12及び14並びに埋込みヴィアに接触しない構成とされる。すなわち、この工程はサイドウォール18により埋込み絶縁膜24と、第1及び第2の配線層12及び14並びに埋込みヴィア17を接触させないことを目的としている。
【0068】
従って、サイドウォール18の厚さは、埋込み絶縁膜24と、配線層12及び14並びに埋込みヴィア17との接触を防止しつつ、導通を確保できる程度の厚みとすればよい。
【0069】
次いで、サイドウォール18により被覆されているヴィアホール16内部を埋込みヴィア17により埋め込む。さらにこの埋込みヴィア17を介して、第1の配線層12に電気的に接続される第2の配線層14を、キャップ絶縁膜26上に形成する(図6(C))。
【0070】
この例では、第1の実施の形態と同様に、第1の配線層12及び第2の配線層14の2層の配線を具えた半導体デバイスの構成及び製造方法の例を説明した。ここで、例えば2層より多く積層されている多層配線を具えた半導体デバイスを形成する場合には、第2の配線層14を設ける工程の後に、上述したライナー絶縁膜22を形成する工程と同様な工程に戻って、さらなる配線(層)を設ける工程までを行えばよい。図5(A)〜(C)及び図6(A)〜(C)で説明したこれら一連の工程を繰り返すことによりさらなる多層の配線構造部を具えた半導体デバイスを製造することができる。
【0071】
この多層配線構造部の構成によれば、第1の実施の形態と同様に、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量(フリンジング容量)を低減させることができる。
【0072】
また、埋込み絶縁膜24は、第1の配線層12と第2の配線層14との間隙が、ヴィアホール16(埋込みヴィア17)により接続される部分を除いて、全体にわたって設けられていて、第1の配線層12と第2の配線層14とをより効果的に絶縁する構成としてあるので、第1の実施の形態と比較して、第1の配線層12と第2の配線層14との配線(層)間容量を低減させる効果が倍増する。従って、この多層配線構造部を具えた半導体デバイスの動作をより安定させることで信頼性を向上させ、かつより高速化することができる。
【0073】
さらに、例えばフッ素等の腐食性の因子を含む絶縁性材料を使用した場合でも、ライナー絶縁膜22、キャップ絶縁膜26及びサイドウォール18により、第1及び第2の配線層12及び14と埋込みヴィア17が埋込み絶縁膜24に接触しない構成としてあるので、腐食による半導体デバイスの動作不良を防止することができる。また、ヴィアホールの形成位置を予め設定しておくことなく、製造プロセス中に適宜ヴィアホールの配置を設定することができる。
【0074】
また、参考例の多層配線構造部の製造方法によれば、多層配線構造部の製造を効率的、かつ容易に行うことが可能となる。
【0075】
【発明の効果】
上述した説明から明らかなように、この発明の多層配線構造部の製造方法によれば、多層配線層間の複数の層からなる層間絶縁膜内において、他の層に比較して、誘電率の低い埋込み絶縁膜を設けてあるので、例えば第1の配線層とその上層に設けられている第2の配線層との配線層間における配線間容量を低減することができ、また、埋込み絶縁膜は、層間絶縁膜の内部に同一配線層の隣接する複数の配線間に埋め込む構成としてあるので、同一配線層内で隣接する複数の配線同士の間に発生する配線間容量(フリンジング容量)を低減させることができる半導体デバイスの製造を効率的、かつ容易に行うことが可能となる。
【図面の簡単な説明】
【図1】第1の実施の形態の半導体デバイス(多層配線構造部)の概略的な断面図である。
【図2】第1の実施の形態の半導体デバイス(多層配線構造部)の製造工程を説明するための概略的な断面図(1)である。
【図3】第1の実施の形態の半導体デバイス(多層配線構造部)の製造工程を説明するための概略的な断面図(2)である。
【図4】 参考例の半導体デバイス(多層配線構造部)の概略的な断面図である。
【図5】 参考例の半導体デバイス(多層配線構造部)の製造工程(1)を説明するための概略的な断面図である。
【図6】 参考例の半導体デバイス(多層配線構造部)の製造工程(2)を説明するための概略的な断面図である。
【図7】従来技術を説明するための概略的な断面図である。
【符号の説明】
10、110:多層配線構造部
11、111:下地
12、112:第1の配線(層)
14、114:第2の配線(層)
16、116:ヴィアホール
16a:ヴィアホール側壁部
17、117:埋込みヴィア
18:サイドウォール
18’:サイドウォール予備層
20、120:層間絶縁膜
22、122:ライナー絶縁膜
22a:凸部
22b:凹部
23:第1の予備層
23’:残部
24、124:埋込み絶縁膜
25:第2の予備層
26、126:キャップ絶縁膜
Claims (3)
- 下地上に第1の配線層を形成する工程と、
前記第1の配線層が設けられた下地上に、互いに隣接する配線間に凹部が形成され、前記第1の配線層上には凸部が形成されるように、ライナー絶縁膜を形成する工程と、
前記ライナー絶縁膜上に、該ライナー絶縁膜及び後に形成されるキャップ絶縁膜よりも低い誘電率を有する絶縁性材料を被覆する工程と、
前記絶縁性材料の表面を、前記凸部を露出させ、かつ前記凹部には該絶縁性材料を残して平坦化することで、埋込み絶縁膜を形成する工程と、
前記凹部に形成されている前記埋込み絶縁膜の厚さを、異方性エッチングにより、該凹部の深さよりも薄くする工程と、
露出している前記ライナー絶縁膜及び前記埋込み絶縁膜を被覆するキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜の表面を、前記凸部を露出させ、前記埋込み絶縁膜を覆うように平坦化する工程と、
前記ライナー絶縁膜に、前記第1の配線層に至るヴィアホールを形成して、該ヴィアホール内部を埋込みヴィアにより埋め込む工程と、
前記埋込みヴィアを介して、前記第1の配線層に電気的に接続される第2の配線層を形成する工程と
を含むことを特徴とする多層配線構造部の製造方法。 - 請求項1に記載の多層配線構造部の製造方法において、前記絶縁性材料は、誘電率が2.0〜3.3の範囲の絶縁性材料であることを特徴とする多層配線構造部の製造方法。
- 請求項2に記載の多層配線構造部の製造方法において、前記絶縁性材料が、フッ素を含有する材料であることを特徴とする多層配線構造部の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002163515A JP3667303B2 (ja) | 2002-06-04 | 2002-06-04 | 多層配線構造部の製造方法 |
US10/309,167 US7015143B2 (en) | 2002-06-04 | 2002-12-04 | Structure including multiple wire-layers and methods for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002163515A JP3667303B2 (ja) | 2002-06-04 | 2002-06-04 | 多層配線構造部の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004014653A JP2004014653A (ja) | 2004-01-15 |
JP3667303B2 true JP3667303B2 (ja) | 2005-07-06 |
Family
ID=29561703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002163515A Expired - Fee Related JP3667303B2 (ja) | 2002-06-04 | 2002-06-04 | 多層配線構造部の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7015143B2 (ja) |
JP (1) | JP3667303B2 (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05121569A (ja) | 1991-10-28 | 1993-05-18 | Sharp Corp | 配線形成方法 |
JPH08195437A (ja) | 1993-10-15 | 1996-07-30 | Texas Instr Inc <Ti> | 線間容量低減用の平坦化構造 |
JPH08139194A (ja) | 1994-04-28 | 1996-05-31 | Texas Instr Inc <Ti> | 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス |
JPH08335579A (ja) | 1995-06-07 | 1996-12-17 | Sony Corp | フッ素を含むシリコン系酸化膜およびその製造方法 |
JP2917897B2 (ja) * | 1996-03-29 | 1999-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH1074837A (ja) | 1996-08-30 | 1998-03-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5898221A (en) * | 1996-09-27 | 1999-04-27 | Sanyo Electric Company, Ltd. | Semiconductor device having upper and lower wiring layers |
US5759906A (en) * | 1997-04-11 | 1998-06-02 | Industrial Technology Research Institute | Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits |
JP3159134B2 (ja) | 1997-07-15 | 2001-04-23 | 日本電気株式会社 | 半導体集積回路装置 |
JP3107047B2 (ja) * | 1998-05-28 | 2000-11-06 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100278657B1 (ko) * | 1998-06-24 | 2001-02-01 | 윤종용 | 반도체장치의금속배선구조및그제조방법 |
JP2000228445A (ja) | 1999-02-05 | 2000-08-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2000306999A (ja) | 1999-04-21 | 2000-11-02 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-06-04 JP JP2002163515A patent/JP3667303B2/ja not_active Expired - Fee Related
- 2002-12-04 US US10/309,167 patent/US7015143B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004014653A (ja) | 2004-01-15 |
US7015143B2 (en) | 2006-03-21 |
US20030224607A1 (en) | 2003-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7285489B2 (en) | Dual damascene process for forming a multi-layer low-k dielectric interconnect | |
KR100385227B1 (ko) | 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 | |
KR101130557B1 (ko) | 상호접속 구조물 및 상호접속 구조물의 제조 공정 | |
JP2009267435A (ja) | 半導体素子のためのキャパシタおよびその製造方法 | |
TW202022992A (zh) | 半導體裝置的製造方法 | |
JP3667303B2 (ja) | 多層配線構造部の製造方法 | |
US20080242084A1 (en) | Method for planarizing an insulation layer in a semiconductor device capable of omitting a mask process and an etching process | |
US7371653B2 (en) | Metal interconnection structure of semiconductor device and method of forming the same | |
US20040192008A1 (en) | Semiconductor device including interconnection and capacitor, and method of manufacturing the same | |
KR100351058B1 (ko) | 반도체 소자의 금속 배선 및 그 제조방법 | |
US20030060037A1 (en) | Method of manufacturing trench conductor line | |
JP2010212525A (ja) | 半導体装置の製造方法及び半導体基板 | |
US20090166805A1 (en) | Metal Insulator Metal Capacitor and Method of Manufacturing the Same | |
US11527477B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
KR100640407B1 (ko) | 반도체 소자의 다마신 구조 형성 방법 | |
JP2001015508A (ja) | 半導体装置およびその製造方法 | |
JPH08148556A (ja) | 半導体装置およびその製造方法 | |
KR100602114B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR100400035B1 (ko) | 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법 | |
KR100720518B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2009105300A (ja) | 半導体装置及びその製造方法 | |
KR100422912B1 (ko) | 반도체 소자의 접촉부 및 그 형성 방법 | |
TWI553803B (zh) | 具有不同深寬比之接觸結構的半導體結構及其製造方法 | |
KR100866122B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성방법 | |
KR0168164B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040506 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050221 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050316 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050405 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |