JP2001015508A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000004020 conductor Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052710 silicon Inorganic materials 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- 238000009413 insulation Methods 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000011800 void material Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】
【課題】 配線形成工程における歩留りの向上・コスト
低減および信頼性の高い配線を形成する。 【解決手段】 半導体装置は、シリコン基板１の上に形
成された、所定の方向に延在する溝３ａを有する絶縁層
３を備える。絶縁層３を規定する側壁３ｃ間の距離はシ
リコン基板１から遠ざかるにつれて大きくなる。半導体
装置は、溝３ａを充填する導電層７を備える。
低減および信頼性の高い配線を形成する。 【解決手段】 半導体装置は、シリコン基板１の上に形
成された、所定の方向に延在する溝３ａを有する絶縁層
３を備える。絶縁層３を規定する側壁３ｃ間の距離はシ
リコン基板１から遠ざかるにつれて大きくなる。半導体
装置は、溝３ａを充填する導電層７を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、導電層を有する半導体装
置およびその製造方法に関するものである。
びその製造方法に関し、特に、導電層を有する半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置では、半導体基板の上
に配線層としての導電層が形成されている。この導電層
は、絶縁層に溝を形成し、その溝に埋込まれた、いわゆ
る埋込型の導電層と、絶縁層の表面に形成された埋込ま
れない導電層とがある。
に配線層としての導電層が形成されている。この導電層
は、絶縁層に溝を形成し、その溝に埋込まれた、いわゆ
る埋込型の導電層と、絶縁層の表面に形成された埋込ま
れない導電層とがある。
【０００３】通常、絶縁層に埋込まれる導電層は、絶縁
層に溝を形成し、この溝を充填するように形成される。
また、埋込まれない導電層は、絶縁層上に形成され、そ
の導電層はさらに別の絶縁層で覆われる。
層に溝を形成し、この溝を充填するように形成される。
また、埋込まれない導電層は、絶縁層上に形成され、そ
の導電層はさらに別の絶縁層で覆われる。
【０００４】
【発明が解決しようとする課題】上述のような従来の導
電層に生じる問題について説明する。
電層に生じる問題について説明する。
【０００５】まず、絶縁層に形成された溝に埋込まれる
導電層では、通常、溝は絶縁層を異方性エッチングして
形成されるため、溝の側壁は半導体基板に対してほぼ垂
直に形成される。
導電層では、通常、溝は絶縁層を異方性エッチングして
形成されるため、溝の側壁は半導体基板に対してほぼ垂
直に形成される。
【０００６】したがって、この溝を導電材料で埋込む際
に、溝のアスペクト比が大きくなると、溝を完全に導電
材料で埋込むことができない。そのため、導電層内に導
電材料が充填されない、いわゆるボイドと呼ばれる空洞
部分が生じる。このボイドの存在により、配線のオープ
ン不良の発生や信頼性が劣化するという問題があった。
に、溝のアスペクト比が大きくなると、溝を完全に導電
材料で埋込むことができない。そのため、導電層内に導
電材料が充填されない、いわゆるボイドと呼ばれる空洞
部分が生じる。このボイドの存在により、配線のオープ
ン不良の発生や信頼性が劣化するという問題があった。
【０００７】また、絶縁層の表面に形成される埋込まれ
ない導電層も、導電材料を異方性エッチングすることに
より形成される。そのため、導電層の側壁は半導体基板
に対してほぼ垂直に形成される。この導電層を絶縁層で
覆う際にも、絶縁層にボイドと呼ばれる空洞部分が発生
することがある。
ない導電層も、導電材料を異方性エッチングすることに
より形成される。そのため、導電層の側壁は半導体基板
に対してほぼ垂直に形成される。この導電層を絶縁層で
覆う際にも、絶縁層にボイドと呼ばれる空洞部分が発生
することがある。
【０００８】特に、狭い領域に複数本の導電層を形成し
た場合に、導電層間を充填する絶縁層に、このボイドが
発生し、絶縁層の絶縁不良が生じるという問題があっ
た。
た場合に、導電層間を充填する絶縁層に、このボイドが
発生し、絶縁層の絶縁不良が生じるという問題があっ
た。
【０００９】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、この発明の目的
は、溝内に確実に導電材料を埋込むことができ、配線形
成工程における歩留りの向上・コスト低減および信頼性
の高い配線を有する半導体装置を提供することである。
を解決するためになされたものであり、この発明の目的
は、溝内に確実に導電材料を埋込むことができ、配線形
成工程における歩留りの向上・コスト低減および信頼性
の高い配線を有する半導体装置を提供することである。
【００１０】また、この発明の別の目的は、確実に絶縁
層で覆うことができる導電層を有する、絶縁不良の生じ
ない半導体装置を提供することである。
層で覆うことができる導電層を有する、絶縁不良の生じ
ない半導体装置を提供することである。
【００１１】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、絶縁層と導電層とを備える。絶縁
層は、半導体基板の上に形成される。絶縁層は、所定の
方向に延在する凹部を有する。凹部を規定する側壁間の
距離は、半導体基板から遠ざかるにつれて大きくなる。
導電層は凹部を充填する。
従った半導体装置は、絶縁層と導電層とを備える。絶縁
層は、半導体基板の上に形成される。絶縁層は、所定の
方向に延在する凹部を有する。凹部を規定する側壁間の
距離は、半導体基板から遠ざかるにつれて大きくなる。
導電層は凹部を充填する。
【００１２】このように構成された半導体装置おいて
は、凹部を規定する側壁間の距離が半導体基板から遠ざ
かるにつれて大きくなるため、側壁間の距離が一定であ
る凹部に比べて、この凹部を導電層で充填しやすい。そ
のため、導電層にボイド（空洞部分）が生じるのを防止
することができ、導電層の電気抵抗の上昇を抑えること
ができる。
は、凹部を規定する側壁間の距離が半導体基板から遠ざ
かるにつれて大きくなるため、側壁間の距離が一定であ
る凹部に比べて、この凹部を導電層で充填しやすい。そ
のため、導電層にボイド（空洞部分）が生じるのを防止
することができ、導電層の電気抵抗の上昇を抑えること
ができる。
【００１３】さらに、凹部を充填する導電層の幅は、半
導体基板から遠ざかるにつれて大きくなる。そのため、
幅が一定の導電層に比べて、断面積が大きくなるため、
導電層の電気抵抗を低下させることができる。
導体基板から遠ざかるにつれて大きくなる。そのため、
幅が一定の導電層に比べて、断面積が大きくなるため、
導電層の電気抵抗を低下させることができる。
【００１４】また、好ましくは、凹部を規定する側壁は
曲面を有し、その曲率の中心は側壁の内側に位置する。
この場合、側壁間の距離は半導体基板から遠ざかるにつ
れて徐々に大きくなり、かつ、側壁はなだらかに傾斜す
る。そのため、この側壁により形成される凹部を導電層
がさらに充填しやすくなり、導電層にボイドが発生しな
い。その結果、導電層の電気抵抗の上昇を抑えることが
できる。
曲面を有し、その曲率の中心は側壁の内側に位置する。
この場合、側壁間の距離は半導体基板から遠ざかるにつ
れて徐々に大きくなり、かつ、側壁はなだらかに傾斜す
る。そのため、この側壁により形成される凹部を導電層
がさらに充填しやすくなり、導電層にボイドが発生しな
い。その結果、導電層の電気抵抗の上昇を抑えることが
できる。
【００１５】また好ましくは、導電層と絶縁層とは頂面
を有する。絶縁層の頂面と導電層の頂面とはほぼ同一平
面である。この場合、絶縁層の頂面と導電層の頂面との
間に段差が発生せず、半導体装置の平坦化を向上させる
ことができる。
を有する。絶縁層の頂面と導電層の頂面とはほぼ同一平
面である。この場合、絶縁層の頂面と導電層の頂面との
間に段差が発生せず、半導体装置の平坦化を向上させる
ことができる。
【００１６】また、好ましくは、導電層は単一のまたは
複数の導電材料により構成される。また、好ましくは、
凹部の底壁は半導体基板の表面により構成される。この
場合、凹部を充填する導電層と半導体基板とを電気的に
接続することができる。
複数の導電材料により構成される。また、好ましくは、
凹部の底壁は半導体基板の表面により構成される。この
場合、凹部を充填する導電層と半導体基板とを電気的に
接続することができる。
【００１７】また、好ましくは、凹部の底壁は半導体基
板上の導電領域の表面により構成される。この場合、凹
部を充填する導電層と半導体基板上の導電領域とを電気
的に接続することができる。
板上の導電領域の表面により構成される。この場合、凹
部を充填する導電層と半導体基板上の導電領域とを電気
的に接続することができる。
【００１８】また、好ましくは、凹部は絶縁層を異方性
エッチングすることにより形成される。
エッチングすることにより形成される。
【００１９】この発明の別の局面に従った半導体装置
は、導電層と絶縁層とを備える。導電層は、半導体基板
の上に形成される。導電層は、所定の方向に延在する。
絶縁層は、導電層を覆う。導電層を規定する側壁間の距
離は、半導体基板から遠ざかるにつれて小さくなる。
は、導電層と絶縁層とを備える。導電層は、半導体基板
の上に形成される。導電層は、所定の方向に延在する。
絶縁層は、導電層を覆う。導電層を規定する側壁間の距
離は、半導体基板から遠ざかるにつれて小さくなる。
【００２０】このように構成された半導体装置において
は、導電層を規定する側壁間の距離が半導体基板から遠
ざかるにつれて小さくなるため、この導電層を絶縁層が
覆いやすくなる。そのため、絶縁層にボイドが発生せ
ず、絶縁不良の発生を抑えることができる。
は、導電層を規定する側壁間の距離が半導体基板から遠
ざかるにつれて小さくなるため、この導電層を絶縁層が
覆いやすくなる。そのため、絶縁層にボイドが発生せ
ず、絶縁不良の発生を抑えることができる。
【００２１】また、好ましくは、導電層を規定する側壁
は曲面を有し、その曲率の中心は側壁の内側に位置す
る。この場合、導電層を規定する側壁間の距離は半導体
基板から遠ざかるにつれて徐々に小さくなり、かつ、導
電層の側壁はなだらかに傾斜する。そのため、さらにこ
の導電層を絶縁層が覆いやすくなり、ボイドの発生を抑
えることができる。その結果、絶縁不良の発生を防止す
ることができる。
は曲面を有し、その曲率の中心は側壁の内側に位置す
る。この場合、導電層を規定する側壁間の距離は半導体
基板から遠ざかるにつれて徐々に小さくなり、かつ、導
電層の側壁はなだらかに傾斜する。そのため、さらにこ
の導電層を絶縁層が覆いやすくなり、ボイドの発生を抑
えることができる。その結果、絶縁不良の発生を防止す
ることができる。
【００２２】また、好ましくは、導電層と絶縁層とは頂
面を有する。絶縁層の頂面と導電層の頂面とはほぼ同一
平面である。この場合、絶縁層の頂面と導電層の頂面と
の間に段差が生じないため、半導体装置の平坦性を向上
させることができる。
面を有する。絶縁層の頂面と導電層の頂面とはほぼ同一
平面である。この場合、絶縁層の頂面と導電層の頂面と
の間に段差が生じないため、半導体装置の平坦性を向上
させることができる。
【００２３】また、好ましくは、導電層は単一のまたは
複数の導電材料により構成される。この発明の１つの局
面に従った半導体装置の製造方法は、半導体基板の上に
絶縁層を形成する工程と、所定の方向に延在する凹部を
絶縁層の表面に形成する工程と、絶縁層の表面を等方性
エッチングすることにより、凹部を規定する側壁が曲面
を有するように凹部を加工する工程とを備える。曲面の
曲率中心は側壁の内側に位置する。半導体装置の製造方
法は、加工された凹部を充填するように導電層を形成す
る工程をさらに備える。
複数の導電材料により構成される。この発明の１つの局
面に従った半導体装置の製造方法は、半導体基板の上に
絶縁層を形成する工程と、所定の方向に延在する凹部を
絶縁層の表面に形成する工程と、絶縁層の表面を等方性
エッチングすることにより、凹部を規定する側壁が曲面
を有するように凹部を加工する工程とを備える。曲面の
曲率中心は側壁の内側に位置する。半導体装置の製造方
法は、加工された凹部を充填するように導電層を形成す
る工程をさらに備える。
【００２４】このような工程を備えた半導体装置の製造
方法に従えば、絶縁層の表面を等方性エッチングするこ
とにより、凹部に曲面が形成される。これにより、凹部
の側壁間の距離は、半導体基板から遠ざかるにつれて徐
々に大きくなる。そのため、この凹部を導電層が充填し
やすくなり、導電層にボイドが発生するのを防止するこ
とができる。その結果、導電層の電気抵抗の上昇を抑え
ることができる。
方法に従えば、絶縁層の表面を等方性エッチングするこ
とにより、凹部に曲面が形成される。これにより、凹部
の側壁間の距離は、半導体基板から遠ざかるにつれて徐
々に大きくなる。そのため、この凹部を導電層が充填し
やすくなり、導電層にボイドが発生するのを防止するこ
とができる。その結果、導電層の電気抵抗の上昇を抑え
ることができる。
【００２５】また、導電層の幅は、凹部の幅と同様に半
導体基板から遠ざかるにつれて大きくなるため、導電層
の断面積も大きくなる。その結果、導電層の電気抵抗を
低下させることができる。
導体基板から遠ざかるにつれて大きくなるため、導電層
の断面積も大きくなる。その結果、導電層の電気抵抗を
低下させることができる。
【００２６】また、好ましくは、導電層を形成する工程
は、加工された凹部を充填し、かつ絶縁層を覆う導電材
料を堆積することと、絶縁層の表面が露出するまで導電
材料を除去して導電層を形成することとを含む。また、
好ましくは、凹部を形成する工程は、絶縁層を異方性エ
ッチングすることを含む。
は、加工された凹部を充填し、かつ絶縁層を覆う導電材
料を堆積することと、絶縁層の表面が露出するまで導電
材料を除去して導電層を形成することとを含む。また、
好ましくは、凹部を形成する工程は、絶縁層を異方性エ
ッチングすることを含む。
【００２７】この発明の別の局面に従った半導体装置の
製造方法は、所定の方向に延在する導電層を半導体基板
の上に形成する工程と、導電層を等方性エッチングする
ことにより、導電層を規定する側壁が曲面を有するよう
に導電層を加工する工程とを備える。曲面の曲率中心は
側壁の内側に位置する。半導体装置の製造方法は、加工
された導電層を覆う絶縁層を形成する工程をさらに備え
る。
製造方法は、所定の方向に延在する導電層を半導体基板
の上に形成する工程と、導電層を等方性エッチングする
ことにより、導電層を規定する側壁が曲面を有するよう
に導電層を加工する工程とを備える。曲面の曲率中心は
側壁の内側に位置する。半導体装置の製造方法は、加工
された導電層を覆う絶縁層を形成する工程をさらに備え
る。
【００２８】このような工程を備えた半導体装置の製造
方法に従えば、導電層を等方性エッチングすることによ
り、導電層を規定する側壁に曲面を形成する。この曲面
により、導電層の側壁間の距離は、半導体基板から遠ざ
かるにつれて徐々に小さくなるため、絶縁層が導電層を
覆いやすくなる。その結果、絶縁層にボイドが生じず、
半導体装置の絶縁性不良の発生を防ぐことができる。ま
た、好ましくは、導電層を形成する工程は、導電材料を
異方性エッチングすることを含む。
方法に従えば、導電層を等方性エッチングすることによ
り、導電層を規定する側壁に曲面を形成する。この曲面
により、導電層の側壁間の距離は、半導体基板から遠ざ
かるにつれて徐々に小さくなるため、絶縁層が導電層を
覆いやすくなる。その結果、絶縁層にボイドが生じず、
半導体装置の絶縁性不良の発生を防ぐことができる。ま
た、好ましくは、導電層を形成する工程は、導電材料を
異方性エッチングすることを含む。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００３０】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の平面図であり、図２は、
図１中のＩＩ−ＩＩ線に沿って見た断面を示す図であ
る。図１および図２を参照して、シリコン基板１の主表
面１ａ上に絶縁層２が形成されている。絶縁層２の上に
さらに別の絶縁層３が形成されている。
の形態１に従った半導体装置の平面図であり、図２は、
図１中のＩＩ−ＩＩ線に沿って見た断面を示す図であ
る。図１および図２を参照して、シリコン基板１の主表
面１ａ上に絶縁層２が形成されている。絶縁層２の上に
さらに別の絶縁層３が形成されている。
【００３１】絶縁層３には、１方向に延びる凹部として
の溝３ａが形成されている。溝３ａは側壁３ｃにより規
定される。側壁３ｃ間の距離は、シリコン基板１から遠
ざかるにつれて徐々に大きくなる。特に、絶縁層３の頂
面３ｂに近づくにつれて、側壁３ｃ間の距離が急に大き
くなる。また、頂面３ｂに近い部分では、側壁３ｃに曲
面からなるラウンド部分３ｄが形成されている。その曲
面の曲率中心３ｅは、側壁３ｃの内側でかつ絶縁層３内
に位置する。
の溝３ａが形成されている。溝３ａは側壁３ｃにより規
定される。側壁３ｃ間の距離は、シリコン基板１から遠
ざかるにつれて徐々に大きくなる。特に、絶縁層３の頂
面３ｂに近づくにつれて、側壁３ｃ間の距離が急に大き
くなる。また、頂面３ｂに近い部分では、側壁３ｃに曲
面からなるラウンド部分３ｄが形成されている。その曲
面の曲率中心３ｅは、側壁３ｃの内側でかつ絶縁層３内
に位置する。
【００３２】側壁３ｃの各部分での接線の傾きは、シリ
コン基板１に近い部分ではほぼ９０°であり、シリコン
基板１から遠ざかるにつれて０°に近くなる。また、側
壁３ｃの形状は頂面３ｂに近い部分ではほぼ円弧状とな
っている。
コン基板１に近い部分ではほぼ９０°であり、シリコン
基板１から遠ざかるにつれて０°に近くなる。また、側
壁３ｃの形状は頂面３ｂに近い部分ではほぼ円弧状とな
っている。
【００３３】絶縁層３の溝３ａを充填するように１方向
に延びる配線層としての導電層７が形成されている。導
電層７はアルミニウムと銅の合金の単一材料により構成
される。導電層７の頂面７ａと絶縁層３の頂面３ｂとは
ほぼ同一平面であり、シリコン基板１の主表面１ａから
頂面７ａまでの高さと主表面１ａから頂面３ｂまでの高
さとはほぼ等しい。
に延びる配線層としての導電層７が形成されている。導
電層７はアルミニウムと銅の合金の単一材料により構成
される。導電層７の頂面７ａと絶縁層３の頂面３ｂとは
ほぼ同一平面であり、シリコン基板１の主表面１ａから
頂面７ａまでの高さと主表面１ａから頂面３ｂまでの高
さとはほぼ等しい。
【００３４】次に、この半導体装置の製造方法について
説明する。図３〜図５は、図１および２で示す半導体装
置の製造方法を示す断面図である。図３を参照して、シ
リコン基板１の上にＣＶＤ法（化学気相成長法）により
絶縁層２を形成する。絶縁層２上にＣＶＤ法によりシリ
コン酸化膜からなる絶縁層３を形成する。絶縁層３上に
レジストを塗布し、フォトリソグラフィ工程に従ってレ
ジストを所定の形状にパターニングする。これによりレ
ジストパターン４を形成する。レジストパターン４に
は、１方向に延びる溝の形状がパターニングされてい
る。
説明する。図３〜図５は、図１および２で示す半導体装
置の製造方法を示す断面図である。図３を参照して、シ
リコン基板１の上にＣＶＤ法（化学気相成長法）により
絶縁層２を形成する。絶縁層２上にＣＶＤ法によりシリ
コン酸化膜からなる絶縁層３を形成する。絶縁層３上に
レジストを塗布し、フォトリソグラフィ工程に従ってレ
ジストを所定の形状にパターニングする。これによりレ
ジストパターン４を形成する。レジストパターン４に
は、１方向に延びる溝の形状がパターニングされてい
る。
【００３５】レジストパターン４に従い絶縁層３を異方
性エッチングする。これにより、絶縁層３に溝３ａを形
成する。溝３ａは、側壁３ｃにより規定される。側壁３
ｃは半導体基板１の主表面１ａに対してほぼ垂直に形成
される。
性エッチングする。これにより、絶縁層３に溝３ａを形
成する。溝３ａは、側壁３ｃにより規定される。側壁３
ｃは半導体基板１の主表面１ａに対してほぼ垂直に形成
される。
【００３６】図４を参照して、絶縁層３をフッ酸で等方
性エッチングする。これにより、側壁３ｃのうち、頂面
３ｂに近い部分にラウンド部分３ｄが形成される。この
ラウンド部分３ｄは円弧状であり、その曲率中心３ｅは
絶縁層３の内部に位置する。
性エッチングする。これにより、側壁３ｃのうち、頂面
３ｂに近い部分にラウンド部分３ｄが形成される。この
ラウンド部分３ｄは円弧状であり、その曲率中心３ｅは
絶縁層３の内部に位置する。
【００３７】図５を参照して、温度約４００℃の雰囲気
でスパッタリングによりアルミニウムと銅の合金からな
る導電材料６を形成する。ここで、導電材料６の形成方
法としては、高温でアルミニウムと銅の合金膜をスパッ
タリングにより形成する、いわゆるホットアルミに限ら
れず、低温でアルミニウムと銅の合金膜を形成した後、
その膜を高温に保つ、いわゆるアルミリフローを用いて
もよい。さらに、導電材料６を銅により形成することも
できる。この場合、形成方法としてはＣＶＤ、メッキま
たはＣＶＤとメッキの組合せを用いることができる。さ
らに、導電材料６を主金属膜とバリアメタルの２層構造
としてもよい。この場合、バリアメタルの形成方法とし
ては、ＣＶＤ、ＰＶＤまたはこれらの組合せとすること
ができる。また、主金属膜としてアルミニウム−銅合金
を用いる場合には、その形成方法として、ホットアルミ
またはアルミリフローを用いることができる。また、主
金属膜として銅を用いる場合には、その形成方法とし
て、ＣＶＤ、メッキまたはＣＶＤとメッキの組合せを用
いることができる。この導電材料６は溝３ａを充填し、
かつ、絶縁層３を覆う。
でスパッタリングによりアルミニウムと銅の合金からな
る導電材料６を形成する。ここで、導電材料６の形成方
法としては、高温でアルミニウムと銅の合金膜をスパッ
タリングにより形成する、いわゆるホットアルミに限ら
れず、低温でアルミニウムと銅の合金膜を形成した後、
その膜を高温に保つ、いわゆるアルミリフローを用いて
もよい。さらに、導電材料６を銅により形成することも
できる。この場合、形成方法としてはＣＶＤ、メッキま
たはＣＶＤとメッキの組合せを用いることができる。さ
らに、導電材料６を主金属膜とバリアメタルの２層構造
としてもよい。この場合、バリアメタルの形成方法とし
ては、ＣＶＤ、ＰＶＤまたはこれらの組合せとすること
ができる。また、主金属膜としてアルミニウム−銅合金
を用いる場合には、その形成方法として、ホットアルミ
またはアルミリフローを用いることができる。また、主
金属膜として銅を用いる場合には、その形成方法とし
て、ＣＶＤ、メッキまたはＣＶＤとメッキの組合せを用
いることができる。この導電材料６は溝３ａを充填し、
かつ、絶縁層３を覆う。
【００３８】図２を参照して、導電材料６をＣＭＰ法
（化学的機械的研磨法）により除去して絶縁層３の頂面
３ｂを露出させる。これにより、溝３ａを埋込む導電層
７を形成する。
（化学的機械的研磨法）により除去して絶縁層３の頂面
３ｂを露出させる。これにより、溝３ａを埋込む導電層
７を形成する。
【００３９】このような半導体装置とその製造方法に従
えば、まず、図４で示すように、側壁３にラウンド部分
３ｄを形成する。その後、溝３ａを覆う導電材料６を堆
積するので、ラウンド部分３ｄがない場合に比べて導電
材料６が溝３ａを充填しやすくなる。そのため、溝３ａ
内の導電材料６にボイドが発生せず、断線や信頼性寿命
の劣化を防ぐことができる。
えば、まず、図４で示すように、側壁３にラウンド部分
３ｄを形成する。その後、溝３ａを覆う導電材料６を堆
積するので、ラウンド部分３ｄがない場合に比べて導電
材料６が溝３ａを充填しやすくなる。そのため、溝３ａ
内の導電材料６にボイドが発生せず、断線や信頼性寿命
の劣化を防ぐことができる。
【００４０】さらに、導電層７の断面積は半導体基板１
から遠ざかるにつれて大きくなる。そのため、導電層７
の電気抵抗を低下させることができる。
から遠ざかるにつれて大きくなる。そのため、導電層７
の電気抵抗を低下させることができる。
【００４１】また、最後の工程で導電層７の頂面７ａと
絶縁層３の頂面３ｂとをほぼ同一平面とするため、この
絶縁層３および導電層７上に新たに層を作る場合に、そ
の層を平坦にすることができる。
絶縁層３の頂面３ｂとをほぼ同一平面とするため、この
絶縁層３および導電層７上に新たに層を作る場合に、そ
の層を平坦にすることができる。
【００４２】（実施の形態２）図６は、この発明の実施
の形態２に従った半導体装置の平面図であり、図７は、
図６中のＶＩＩ−ＶＩＩ線に沿って見た断面を示す図で
ある。図６および図７を参照して、シリコン基板１の主
表面１ａ上に絶縁層２が形成されている。絶縁層２上に
１方向に延びる導電層２４、２５および２６が形成され
ている。
の形態２に従った半導体装置の平面図であり、図７は、
図６中のＶＩＩ−ＶＩＩ線に沿って見た断面を示す図で
ある。図６および図７を参照して、シリコン基板１の主
表面１ａ上に絶縁層２が形成されている。絶縁層２上に
１方向に延びる導電層２４、２５および２６が形成され
ている。
【００４３】導電層２４、２５および２６のそれぞれ
は、側壁２４ｃ、２５ｃおよび２６ｃを有する。側壁２
４ｃ間の距離は、シリコン基板１の主表面１ａから遠ざ
かるにつれて小さくなる。同様に、側壁２５ｃ間の距離
と、側壁２６ｃ間の距離もシリコン基板１の主表面から
遠ざかるにつれて小さくなる。
は、側壁２４ｃ、２５ｃおよび２６ｃを有する。側壁２
４ｃ間の距離は、シリコン基板１の主表面１ａから遠ざ
かるにつれて小さくなる。同様に、側壁２５ｃ間の距離
と、側壁２６ｃ間の距離もシリコン基板１の主表面から
遠ざかるにつれて小さくなる。
【００４４】側壁２４ｃ、２５ｃおよび２６ｃの上部に
は、ラウンド部分２４ａ、２５ａおよび２６ａが形成さ
れている。ラウンド部分２４ａ、２５ａおよび２６ａは
ほぼ円弧状であり、それらの曲率中心２４ｅ、２５ｅお
よび２６ｅは側壁２４ｃ、２５ｃおよび２６ｃ内で導電
層２４、２５および２６内に位置する。
は、ラウンド部分２４ａ、２５ａおよび２６ａが形成さ
れている。ラウンド部分２４ａ、２５ａおよび２６ａは
ほぼ円弧状であり、それらの曲率中心２４ｅ、２５ｅお
よび２６ｅは側壁２４ｃ、２５ｃおよび２６ｃ内で導電
層２４、２５および２６内に位置する。
【００４５】導電層２４、２５および２６は、それぞ
れ、シリコン基板１の主表面１ａとほぼ平行な頂面２４
ｂ、２５ｂおよび２６ｂを有する。側壁２４ｃ、２５ｃ
および２６ｃの接線の傾きは、シリコン基板１に近い部
分で９０°に近く、シリコン基板１から遠ざかるにつれ
て徐々に小さくなり、頂面２４ｂ、２５ｂおよび２６ｂ
に近づくにつれてほぼ０°となる。
れ、シリコン基板１の主表面１ａとほぼ平行な頂面２４
ｂ、２５ｂおよび２６ｂを有する。側壁２４ｃ、２５ｃ
および２６ｃの接線の傾きは、シリコン基板１に近い部
分で９０°に近く、シリコン基板１から遠ざかるにつれ
て徐々に小さくなり、頂面２４ｂ、２５ｂおよび２６ｂ
に近づくにつれてほぼ０°となる。
【００４６】絶縁層２上には、導電層２４、２５および
２６を覆う絶縁層２３が形成されている。絶縁層２３の
頂面２３ａは導電層２４、２５および２６の頂面２４
ｂ、２５ｂおよび２６ｂとほぼ同一平面である。そのた
め、シリコン基板１の主表面１ａから頂面２４ｂ、２５
ｂおよび２６ｂまでの距離は、シリコン基板１の主表面
１ａから頂面２３ａまでの距離と等しい。
２６を覆う絶縁層２３が形成されている。絶縁層２３の
頂面２３ａは導電層２４、２５および２６の頂面２４
ｂ、２５ｂおよび２６ｂとほぼ同一平面である。そのた
め、シリコン基板１の主表面１ａから頂面２４ｂ、２５
ｂおよび２６ｂまでの距離は、シリコン基板１の主表面
１ａから頂面２３ａまでの距離と等しい。
【００４７】次に、図６および図７で示す半導体装置の
製造方法について説明する。図８〜図１０は、図６およ
び図７で示す半導体装置の製造工程を示す断面図であ
る。図８を参照して、シリコン基板１の主表面１ａ上に
絶縁層２を形成する。絶縁層２上にスパッタリングによ
りアルミニウムと銅の合金からなる単一の導電材料を形
成する。導電材料上にレジストを塗布し、このレジスト
をフォトリソグラフィ工程により所定の形状にパターニ
ングしてレジストパターン２８を形成する。レジストパ
ターン２８に従って導電材料を異方性エッチングする。
これにより、１方向に延びる導電層２４、２５および２
６を形成する。それぞれの導電層２４、２５および２６
は、側壁２４ｃ、２５ｃおよび２６ｃを有する。
製造方法について説明する。図８〜図１０は、図６およ
び図７で示す半導体装置の製造工程を示す断面図であ
る。図８を参照して、シリコン基板１の主表面１ａ上に
絶縁層２を形成する。絶縁層２上にスパッタリングによ
りアルミニウムと銅の合金からなる単一の導電材料を形
成する。導電材料上にレジストを塗布し、このレジスト
をフォトリソグラフィ工程により所定の形状にパターニ
ングしてレジストパターン２８を形成する。レジストパ
ターン２８に従って導電材料を異方性エッチングする。
これにより、１方向に延びる導電層２４、２５および２
６を形成する。それぞれの導電層２４、２５および２６
は、側壁２４ｃ、２５ｃおよび２６ｃを有する。
【００４８】図９を参照して、レジスト選択比の低い条
件でエッチングをし、上部がラウンド形状の配線形状を
形成する。これにより、側壁２４ｃ、２５ｃおよび２６
ｃの上部にラウンド部分２４ａ、２５ａおよび２６ａを
形成する。
件でエッチングをし、上部がラウンド形状の配線形状を
形成する。これにより、側壁２４ｃ、２５ｃおよび２６
ｃの上部にラウンド部分２４ａ、２５ａおよび２６ａを
形成する。
【００４９】図１０を参照して、導電層２４、２５およ
び２６を覆うようにＣＶＤ法によりシリコン酸化膜から
なる絶縁層２３を形成する。
び２６を覆うようにＣＶＤ法によりシリコン酸化膜から
なる絶縁層２３を形成する。
【００５０】図７を参照して、絶縁層２３をＣＭＰ法に
より除去して導電層の頂面２４ｂ、２５ｂおよび２６ｂ
を露出させる。これにより、図７で示す半導体装置が完
成する。
より除去して導電層の頂面２４ｂ、２５ｂおよび２６ｂ
を露出させる。これにより、図７で示す半導体装置が完
成する。
【００５１】このような半導体装置とその製造方法に従
えば、まず、図９で示す工程において、側壁２４ｃ、２
５ｃおよび２６ｃにラウンド部分２４ａ、２５ａおよび
２６ａを形成する。この導電層２４、２５および２６を
覆うように絶縁層２３を形成するので、絶縁層が導電層
２４、２５および２６を覆いやすくなり絶縁層２３にボ
イドが発生しない。その結果、絶縁層２３の絶縁性を低
下させることがない。
えば、まず、図９で示す工程において、側壁２４ｃ、２
５ｃおよび２６ｃにラウンド部分２４ａ、２５ａおよび
２６ａを形成する。この導電層２４、２５および２６を
覆うように絶縁層２３を形成するので、絶縁層が導電層
２４、２５および２６を覆いやすくなり絶縁層２３にボ
イドが発生しない。その結果、絶縁層２３の絶縁性を低
下させることがない。
【００５２】また、図７で示す工程において絶縁層２３
の頂面２３ａと導電層２４、２５および２６の頂面２４
ｂ、２５ｂおよび２６ｂとを同一平面とするため、これ
らの上にさらに別の層を作る場合に、その層を平坦化す
ることができる。
の頂面２３ａと導電層２４、２５および２６の頂面２４
ｂ、２５ｂおよび２６ｂとを同一平面とするため、これ
らの上にさらに別の層を作る場合に、その層を平坦化す
ることができる。
【００５３】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。
【００５４】また、実施の形態１では、絶縁層２上に導
電層を形成したが、シリコン基板１と接触するように導
電層を形成することも可能である。この場合、シリコン
基板１の表面に不純物領域を形成し、その不純物と導電
層とを電気的に接続することも可能である。また、絶縁
層２内に導電層を形成し、この導電層と本発明により製
造した導電層とを接続することも可能である。
電層を形成したが、シリコン基板１と接触するように導
電層を形成することも可能である。この場合、シリコン
基板１の表面に不純物領域を形成し、その不純物と導電
層とを電気的に接続することも可能である。また、絶縁
層２内に導電層を形成し、この導電層と本発明により製
造した導電層とを接続することも可能である。
【００５５】さらに、コンタクトホールを形成し、この
コンタクトホールを等方性エッチングすることで、実施
の形態１のようなラウンド部分を形成することも可能で
ある。
コンタクトホールを等方性エッチングすることで、実施
の形態１のようなラウンド部分を形成することも可能で
ある。
【００５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５７】
【発明の効果】請求項１〜７、１２、１３および１４に
記載の発明に従えば、配線形成工程における歩留りの向
上・コスト低減および信頼性の高い配線を有する半導体
装置を得ることができる。
記載の発明に従えば、配線形成工程における歩留りの向
上・コスト低減および信頼性の高い配線を有する半導体
装置を得ることができる。
【００５８】請求項８〜１１、１５および１６に記載の
発明に従えば、絶縁不良が生じにくい絶縁層を有する半
導体装置を得ることができる。
発明に従えば、絶縁不良が生じにくい絶縁層を有する半
導体装置を得ることができる。
【図１】 この発明の実施の形態１に従った半導体装置
の平面図である。
の平面図である。
【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。
す図である。
【図３】 図２で示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図４】 図２で示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図５】 図２で示す半導体装置の製造方法の第３工程
を示す断面図である。
を示す断面図である。
【図６】 この発明の実施の形態２に従った半導体装置
の平面図である。
の平面図である。
【図７】 図６中のＶＩＩ−ＶＩＩ線に沿って見た断面
を示す図である。
を示す図である。
【図８】 図７で示す半導体装置の製造方法の第１工程
を示す断面図である。
を示す断面図である。
【図９】 図７で示す半導体装置の製造方法の第２工程
を示す断面図である。
を示す断面図である。
【図１０】 図７で示す半導体装置の製造方法の第３工
程を示す断面図である。
程を示す断面図である。
１ シリコン基板、３，２３ 絶縁層、３ａ 溝、３
ｂ，７ａ，２３ａ，２４ｂ，２５ｂ，２６ｂ 頂面、３
ｃ，２４ｃ，２５ｃ，２６ｃ 側壁、３ｄ，２４ａ，２
５ａ，２６ａ ラウンド部分、３ｅ，２４ｅ，２５ｅ，
２６ｅ 曲率中心。
ｂ，７ａ，２３ａ，２４ｂ，２５ｂ，２６ｂ 頂面、３
ｃ，２４ｃ，２５ｃ，２６ｃ 側壁、３ｄ，２４ａ，２
５ａ，２６ａ ラウンド部分、３ｅ，２４ｅ，２５ｅ，
２６ｅ 曲率中心。
Claims (16)
- 【請求項１】 半導体基板の上に形成された、所定の方
向に延在する凹部を有する絶縁層を備え、 前記凹部を規定する側壁間の距離は、前記半導体基板か
ら遠ざかるにつれて大きくなり、 さらに、前記凹部を充填する導電層を備えた、半導体装
置。 - 【請求項２】 前記凹部を規定する前記側壁は曲面を有
し、その曲率の中心は前記側壁の内側に位置する、請求
項１に記載の半導体装置。 - 【請求項３】 前記導電層と前記絶縁層とは頂面を有
し、前記絶縁層の頂面と前記導電層の頂面とはほぼ同一
平面である、請求項１または２に記載の半導体装置。 - 【請求項４】 前記導電層は単一または複数の導電材料
により構成される、請求項１から３のいずれか１項に記
載の半導体装置。 - 【請求項５】 前記凹部の底壁は前記半導体基板の表面
により構成される、請求項１から４のいずれか１項に記
載の半導体装置。 - 【請求項６】 前記凹部の底壁は前記半導体基板上の導
電領域の表面により構成される、請求項１から４のいず
れか１項に記載の半導体装置。 - 【請求項７】 前記凹部は前記絶縁層を異方性エッチン
グすることにより形成される、請求項１から６のいずれ
か１項に記載の半導体装置。 - 【請求項８】 半導体基板の上に形成された、所定の方
向に延在する導電層と、 前記導電層を覆う絶縁層とを備え、 前記導電層を規定する側壁間の距離は、前記半導体基板
から遠ざかるにつれて小さくなる、半導体装置。 - 【請求項９】 前記導電層を規定する前記側壁は曲面を
有し、その曲率の中心は前記側壁の内側に位置する、請
求項８に記載の半導体装置。 - 【請求項１０】 前記導電層と前記絶縁層とは頂面を有
し、前記絶縁層の頂面と前記導電層の頂面とはほぼ同一
平面である、請求項８または９に記載の半導体装置。 - 【請求項１１】 前記導電層は単一または複数の導電材
料により構成される、請求項８から１０のいずれかに記
載の半導体装置。 - 【請求項１２】 半導体基板の上に絶縁層を形成する工
程と、 所定の方向に延在する凹部を前記絶縁層の表面に形成す
る工程と、 前記絶縁層の表面を等方性エッチングすることにより、
前記凹部を規定する側壁が曲面を有するように前記凹部
を加工する工程とを備え、 前記凹部を加工する工程において、前記曲面の曲率中心
が前記側壁の内側に位置するように前記凹部は加工さ
れ、 加工された前記凹部を充填するように導電層を形成する
工程をさらに備えた、半導体装置の製造方法。 - 【請求項１３】 前記導電層を形成する工程は、加工さ
れた前記凹部を充填し、かつ前記絶縁層を覆う導電材料
を堆積することと、 前記絶縁層の表面が露出するまで前記導電材料を除去し
て前記導電層を形成することとを含む、請求項１２に記
載の半導体装置の製造方法。 - 【請求項１４】 前記凹部を形成する工程は、前記絶縁
層を異方性エッチングすることを含む、請求項１２また
は１３に記載の半導体装置の製造方法。 - 【請求項１５】 所定の方向に延在する導電層を半導体
基板の上に形成する工程と、 前記導電層を等方性エッチングすることにより、前記導
電層を規定する側壁が曲面を有するように前記導電層を
加工する工程とを備え、 前記凹部を加工する工程において、前記曲面の曲率中心
が前記側壁の内側に位置するように前記凹部は加工さ
れ、 加工された前記導電層を覆う絶縁層を形成する工程をさ
らに備えた、半導体装置の製造方法。 - 【請求項１６】 前記導電層を形成する工程は、前記導
電材料を異方性エッチングすることを含む、請求項１５
に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181469A JP2001015508A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置およびその製造方法 |
| US09/461,377 US6476496B1 (en) | 1999-06-28 | 1999-12-15 | Semiconductor device and method of manufacturing the same |
| TW089108785A TW579570B (en) | 1999-06-28 | 2000-05-09 | Semiconductor device and method of manufacturing the same |
| KR10-2000-0027248A KR100371287B1 (ko) | 1999-06-28 | 2000-05-20 | 반도체 장치 및 그 제조 방법 |
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|---|---|---|---|
| JP11181469A JP2001015508A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置およびその製造方法 |
Publications (1)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181469A Withdrawn JP2001015508A (ja) | 1999-06-28 | 1999-06-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6476496B1 (ja) |
| JP (1) | JP2001015508A (ja) |
| KR (1) | KR100371287B1 (ja) |
| TW (1) | TW579570B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007533117A (ja) * | 2004-04-30 | 2007-11-15 | シャープ株式会社 | 素子配置基板及びその製造方法 |
| JP2013175574A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8786086B2 (en) | 2008-12-25 | 2014-07-22 | Fujitsu Limited | Semiconductor device including wiring having main portion and extended portion |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200011174A (ko) * | 2018-07-24 | 2020-02-03 | 에스케이하이닉스 주식회사 | 대칭형 구조를 갖는 전도성 패턴들을 갖는 반도체 소자 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789243A (en) | 1980-11-26 | 1982-06-03 | Seiko Epson Corp | Fabrication of semiconductor device |
| JPH0234928A (ja) | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH02122628A (ja) | 1988-11-01 | 1990-05-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0344032A (ja) | 1989-07-11 | 1991-02-25 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH05299418A (ja) | 1992-04-20 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH09172017A (ja) | 1995-10-18 | 1997-06-30 | Ricoh Co Ltd | 半導体装置の製造方法 |
| TW358227B (en) | 1996-05-24 | 1999-05-11 | Taiwan Semiconductor Mfg Co Ltd | Half-embedded metal manufacturing for improvement of planarization of Ics |
| US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
| JP3050161B2 (ja) * | 1997-04-18 | 2000-06-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3445495B2 (ja) * | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
| JP3209169B2 (ja) * | 1997-11-28 | 2001-09-17 | 日本電気株式会社 | ゲート電極の形成方法 |
-
1999
- 1999-06-28 JP JP11181469A patent/JP2001015508A/ja not_active Withdrawn
- 1999-12-15 US US09/461,377 patent/US6476496B1/en not_active Expired - Fee Related
-
2000
- 2000-05-09 TW TW089108785A patent/TW579570B/zh not_active IP Right Cessation
- 2000-05-20 KR KR10-2000-0027248A patent/KR100371287B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007533117A (ja) * | 2004-04-30 | 2007-11-15 | シャープ株式会社 | 素子配置基板及びその製造方法 |
| JP4884227B2 (ja) * | 2004-04-30 | 2012-02-29 | シャープ株式会社 | 素子配置基板の製造方法 |
| US8786086B2 (en) | 2008-12-25 | 2014-07-22 | Fujitsu Limited | Semiconductor device including wiring having main portion and extended portion |
| JP2013175574A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010020868A (ko) | 2001-03-15 |
| TW579570B (en) | 2004-03-11 |
| KR100371287B1 (ko) | 2003-02-06 |
| US6476496B1 (en) | 2002-11-05 |
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| JPWO2021262741A5 (ja) |
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| Date | Code | Title | Description |
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