KR100525135B1 - 매립형 도전층을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

매립형 도전층을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

매립형 도전층을 갖는 반도체 장치 및 그 제조 방법이다. 반도체 장치에서는, 제1 층간 절연층에 매립형 도전층이 형성되어 있고, 상기 도전층은 상기 제1 층간 절연층 표면보다 높은 표면을 갖는다. 또한, 상기 제1 층간 절연층과 상기 도전층은 평탄한 표면을 갖는 절연막으로 피복되어 있고, 이 절연막 위에는, 상기 절연막에 대하여 에칭 선택비가 높은 제2 층간 절연층이 형성되어 있다. 상기 반도체 장치의 제조 방법에서는, 반도체 기판층 위에 제1 층간 절연층을 형성하고, 제1 층간 절연층에 홈을 형성하고, 제1 층간 절연층 위에 도전층을 형성하고, 홈을 상기 도전층으로 매립하며, 도전층 형성 후의 기판 표면을 연마하고, 제1 층간 절연층과 도전층이 노출되는 평탄면을 형성한다. 또한, 연마에 의해 생긴 상기 제1 층간 절연층 표면의 손상층을 에칭 제거하고, 에칭 후의 기판 표면 위에 도포법을 이용하여, 절연막을 형성한다. 계속해서, 상기 절연막 위에, 절연막에 대한 에칭 선택비가 높은 제2 층간 절연층을 형성한다.

Description

매립형 도전층을 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING BURIED CONDUCTIVE LAYER AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 매립법(다마신법)을 이용하여 형성되는 도전층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 컴퓨터나 통신 기기의 중요 부분에는, 대규모 집적 회로(LSI)가 다용되고 있으며, 기기 전체의 성능이 LSI 단체의 성능과 크게 결부되어 있다. LSI 단체의 성능은 집적도를 높이는 것으로 향상되지만, 한편 집적화에 수반하는 소자의 미세화 때문에, 배선 저항의 증대나 배선간의 용량 결합에 기인하는 RC 지연에 의해 LSI의 고속 동작이 저해되는 문제가 현저해지고 있다.
이러한 문제를 해결하기 위해서는 배선 저항이나 배선간 용량의 저감이 필요하고, 저저항의 배선 재료나 저유전율의 절연막 재료의 채용이 넓어지고 있다. 예를 들면, 배선 재료에 대해서는, 지금까지의 Al 배선 대신에, 비저항이 35%정도 낮은 Cu 배선이 사용되며, 층간 절연막에 대해서도, 비유전율 k가 약 4.1이상인 SiO2 대신에, 비유전율 k가 3.6 미만의 SiOF 막 등이 사용되고 있다.
Cu 배선은 저저항이며, Al 배선과 비교하여 일렉트로 마이그레이션 내성도 우수하지만, Si 기판이나 SiO2막 내에서의 Cu의 확산이 매우 빨라, Cu가 확산하면 트랜지스터 특성에 악영향을 줄 우려가 있다. 그 때문에, Cu 배선층을 형성하는 경우에는, 그 주위를 확산 방지 효과가 있는 배리어 메탈 및 절연막으로 피복하는 구조가 필요해진다.
예를 들면, 도 1a에 도시한 바와 같이, 기판(210) 표면에 소자 분리층인 절연층(220)을 갖는 반도체 기판층(215) 위에 형성된 제1 층간 절연층(230) 내에 매립법(다마신법)으로 Cu 배선(250)을 형성하는 경우에는, Cu 배선(250)이 매립되는 홈의 저면과 측면에는 배리어 메탈(240)을 형성함과 함께, Cu 배선(250)의 노출 표면 위를 절연성의 확산 방지막(260)으로 피복할 필요가 있다.
한편, 이 확산 방지막(260)은, 제2 층간 절연층(270)에 컨택트홀을 형성할 때의 에칭 스토퍼로서도 사용되고 있다. 따라서, 제2 층간 절연층(270)이 확산 방지막(260)에 의해 선택적으로 에칭될 수 있도록 확산 방지막(260)의 재료를 선정해야한다. 그래서, 최근에는 제2 층간 절연층(270)으로서, 저유전성 재료인 SiOF를 사용함과 함께, 확산 방지막(260)으로서는 주로 CVD법 등을 이용하여 형성한 SiN 막이나 SiC 막이 사용되고 있다.
그러나, 이들 종래의 확산 방지막 재료인 SiN 막이나 SiC 막은, 저유전성의 층간 절연층과 비교하여 비유전율이 압도적으로 높기 때문에, 층간 절연층에 저유전성 재료를 이용해도, 배선간 용량을 충분히 저감시킬 수 없다.
또한, 다마신법을 이용하여 형성하는 Cu 배선에 대해서는, 또한 다음과 같은 과제가 있다.
우선, 다마신법을 이용하여 배선을 형성하는 경우에는, 배선홈을 도전성 재료로 매립한 후, CMP(Chemica1 Mechanical Polishing) 처리를 행하여, 기판 표면의 평활화를 도모하고 있다. 그러나, 이 CMP 공정은 기계적 처리를 포함하기 때문에, 도 1a에 도시한 바와 같이, 기판 표면에는 미세한 기계적 손상(235)이 남는다. 특히 제1 층간 절연층(230)에 남은 기계적 손상(235)은 후속 프로세스에서도 에칭이 되지 않고 잔류하여, 이 손상(235)이 막 박리 등을 야기하는 요인이 되기 쉽다.
또한, 도 1b에 도시한 바와 같이, 확산 방지막(260)을 에칭 스토퍼로서 사용하여 Cu 배선(250) 위에 컨택트홀(280)을 형성할 때에는, Cu 배선(250)과 컨택트홀(280)과의 위치 정합에 어긋남이 생기면, Cu 배선(250)과 어긋난 컨택트홀의 부분에서, 에칭 스토퍼인 확산 방지막(260)막을 관통하여 에칭이 진행되어, 국소적으로 깊은 홈(280B)이 형성되는 경우가 있다. 이러한 깊은 홈 부분에는 매립 불량이 생기기 쉬워, Cu 배선의 피복 불량 등의 원인이 되기 쉽다.
이들 과제는, Cu 배선에 한하지 않고, 다마신법을 이용하여 형성하는 메탈 배선이나 메탈 게이트 등의 도전층에도 공통적으로 적용되는 것이다.
본 발명의 제1 양태에 따른 반도체 장치는, 제1 층간 절연층과, 제1 층간 절연층에 형성된 홈과, 그 홈을 매립하며, 제1 층간 절연층 표면보다 높은 표면을 갖는 도전층과, 제1 층간 절연층과 상기 도전층 위를 피복하며, 표면이 대략 평탄한 절연막과, 상기 절연막 위에 형성되며, 상기 절연막에 대하여 높은 에칭 선택비를 갖는 제2 층간 절연층을 갖는다.
본 발명의 제2 양태에 따른 반도체 장치의 제조 방법은, 제1 층간 절연층을 형성하는 공정과, 제1 층간 절연층에 홈을 형성하는 공정과, 제1 층간 절연층 위에 도전층을 형성하여, 상기 홈을 도전층으로 매립하는 공정과, 상기 도전층 형성 후의 기판 표면을 연마하여, 상기 제1 층간 절연층과 상기 도전층이 노출되는 평탄면을 형성하는 공정을 포함한다. 또한, 그 후에, 상기 제1 층간 절연층 표면의 연마에 의해 생긴 기계적 손상층을 에칭 제거하는 공정과, 에칭 후의 기판 표면 위에 평탄한 표면을 갖는 절연막을 형성하는 공정과, 절연막 위에 절연막에 대한 에칭 선택비가 높은 제2 층간 절연층을 형성하는 공정을 포함한다.
본 발명의 제3 양태에 따른 반도체 장치의 제조 방법은, 제1 층간 절연층을 형성하는 공정과, 제1 층간 절연층 표면을 보호막으로 피복하는 공정과, 해당 보호막으로 피복된 제1 층간 절연층에 홈을 형성하는 공정과, 홈 형성 후의 기판 표면 위에 도전층을 형성하여, 상기 홈을 도전층으로 매립하는 공정과, 도전층 형성 후의 기판 표면을 연마하여, 보호막과 도전층이 노출되는 평탄면을 형성하는 공정을 포함한다. 또한, 그 후에, 상기 보호막을 에칭 제거하는 공정과, 상기 보호막 제거 후의 기판 표면 위에 평탄한 표면을 갖는 절연막을 형성하는 공정과, 절연막 위에 절연막에 대한 에칭 선택비가 높은 제2 층간 절연층을 형성하는 공정을 포함한다.
(제1 실시예)
이하, 도면을 참조하여 본 발명의 실시예에 따른 Cu 배선 구조를 설명한다.
도 2a는 제1 실시예에 따른 반도체 장치의 구성도이다. 또, 도 2a에는 소자 분리층인 절연층(20) 위에 형성되는 배선층을 예시하고 있지만, 기능 소자가 형성되는 활성화 영역 위에도 마찬가지의 배선 구조를 형성할 수 있다.
도 2a에 도시한 바와 같이, 제1 실시예에 따른 반도체 장치는 소자 분리층인 절연층(20) 위에, 제1 층간 절연층(30)이 형성되어 있고, 이 제1 층간 절연층(30)에 배선홈이 형성되어 있다. 배선홈의 내벽에는 배리어 메탈(40)이 형성되고, 그 내측에 Cu 배선(50)이 매립되어 있다.
여기서, 제1 실시예의 반도체 장치의 특징 중 하나는, 이 Cu 배선(50)의 노출 표면이 주위의 제1 층간 절연층(30)의 노출 표면보다 높은 것이다. 즉, 종래 CMP 처리에 의한 손상이 잔류하고 있는 제1 층간 절연층(30) 표면이 선택적으로 제거되어 있고, 제거된 두께만큼, 제1 층간 절연층(30) 표면이 내려가고, 상대적으로 Cu 배선(50) 표면이 높아져 있다.
또한, Cu 배선(50) 및 제1 층간 절연층(30)의 표면은, Cu의 확산을 방지하는 절연막인 확산 방지막(60)으로 피복되어 있지만, 제1 실시예에서는, 특히 이 확산 방지막(60)을 도포형 재료로 형성하고 있다. 따라서, 형성된 확산 방지막(60)은 도포형 재료가 갖는 양호한 유동성에 의해, 기초막의 요철에 영향을 받지 않고 평탄한 표면을 갖는다. 이 때문에, 확산 방지막(60)은 Cu 배선(50) 위에서는 얇고, 제1 층간 절연층(30) 위에서는 두껍게 형성되어 있다.
또한 확산 방지막(60) 위에는, 제2 층간 절연층(70)이 형성되어 있다. 또, 여기서는 배선층을 한층밖에 도시하지 않았지만, 필요에 따라 복수의 배선층을 적층 형성해도 된다.
여기서, 제1 실시예에 따른 제1, 제2 층간 절연층(30, 70)은, SiO2보다 저유전율재, 예를 들면 비유전율 2.7의 메틸폴리실록산을 사용하는 것이 바람직하다. 또한, 확산 방지막(60)으로는 저유전 재료인 것이 바람직하며, 또한 에칭 스토퍼로서의 기능을 갖도록, 제2 층간 절연층(70)이 확산 방지막(60)에 대하여 높은 에칭 선택비를 갖도록 재료를 선택하는 것이 바람직하다. 또, 에칭 선택비란, 에칭 속도비를 의미한다. 즉, 제2 층간 절연층(70)이 확산 방지막(60)보다 빠르게 에칭되는 경우, 제2 층간 절연층(70)은 확산 방지막(60)에 대하여 높은 에칭 선택비를 갖는다. 구체적으로는, 확산 방지막(60)의 재료로서, 예를 들면 폴리아릴렌 또는 벤조시클로부텐(BCB) 등의 재료를 예로 들 수 있다. 또, 확산 방지막(60)은, 동시에 Cu 배선의 산화 방지 기능을 겸한다.
도 2b는, 제1 실시예에 따른 반도체 장치에서, Cu 배선(50) 위에 컨택트홀(80)을 형성했을 때의 모습을 도시한 장치 단면도이다.
제1 실시예의 확산 방지막(60)을 에칭 스토퍼로서 이용하여, 제2 층간 절연층(70)을 에칭하는 경우에 있어서, 도 2b에 도시한 바와 같이 컨택트홀(80)과 Cu 배선(50)과의 오정렬이 생기는 경우가 있다. 그러나, Cu 배선(50) 위와 비교하여 제1 층간 절연층(30) 위의 확산 방지막(60)의 두께가 충분히 두껍게 되어 있기 때문에, 다소의 오버 에칭을 행해도, 확산 방지막(60)에 있어서 에칭의 진행이 억제되므로, 컨택트홀이 확산 방지막(60)을 관통하여 기초막의 제1 층간 절연층(30)에 도달하지는 않는다. 따라서, 컨택트홀(80)과 Cu 배선(50)과의 오정렬이 생겨도, 종래와 같이 국소적으로 깊은 홈이 형성되지는 않으며, 컨택트홀의 매립 불량 등의 문제 발생은 피할 수 있다.
이하, 도 3a ∼ 도 3e를 참조하여, 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 또, 종래의 방법을 사용하는 소자 분리 구조의 형성 공정 및 트랜지스터 등의 기능 소자 형성 공정에 대해서는 설명을 생략하고, 여기서는 Cu 배선의 형성 방법을 중심으로 설명한다.
우선, 도 3a에 도시한 바와 같이, 기판(11) 표면에 형성된 소자 분리층인 절연층(21) 위에, 제1 층간 절연층(31)을 형성한다. 이 제1 층간 절연층(31)은 저유전율 무기 재료로 형성되어 있는 것이 바람직하며, 예를 들면 도포법을 이용하여 비유전율이 2.7인 메틸폴리실록산을 막 두께 약 200㎚로 형성한다.
이어서, 포토리소그래피 공정을 이용하여, 제1 층간 절연층(31)에 소정의 Cu 배선 패턴에 대응한 배선홈을 형성한다. 계속하여, 이 배선홈의 내표면을 포함하는 기판 표면에, 배리어 메탈(41)로서 예를 들면 두께 약 10㎚의 TaN 막을 형성하고, 또한 그 위에 전해 도금을 행하기 위한 시드층으로서 Cu 막을 약 60㎚ 정도 형성한다. 또, 이들 막은 예를 들면 스퍼터법 등을 이용하여 형성할 수 있다.
이 후, 전해 도금법을 이용하여, Cu 시드층 위에 Cu 막을 막 두께 약 600㎚ 형성한 후, 배선홈에만 Cu막을 남기기 위해, CMP(Chemical Mechanical etching)법을 이용하여 기판 표면을 연마하고, 도 3b에 도시한 바와 같은 제1 층간 절연층(31)과 Cu 배선(51)이 노출되는 평탄한 기판 표면을 형성한다.
이어서, 도 3c에 도시한 바와 같이, 예를 들면 희석한 불산을 이용한 습식 엣칭법으로, 제1 층간 절연층(31)의 표면층을 선택적으로 약 10㎚∼50㎚정도 에칭한다. 이 에칭에 의해, 제1 층간 절연층(31) 표면에 남은 CMP 공정에 의한 기계적인 손상층은 제거된다. 또한, Cu 배선(51) 및 배리어 메탈(41)의 노출 표면은, 주위의 제1 층간 절연층(31)의 표면보다 상대적으로 높아지며, 기판 표면에 요철이 생긴다.
이어서, 도 3d에 도시한 바와 같이, 제1 층간 절연층(31) 및 Cu 배선(51)이 형성된 기판 표면 위에 도포법으로 절연성의 확산 방지막(61)을 약 50㎚정도 형성한다. 또한 확산 방지막(61) 위에, 도포법을 이용하여 제2 층간 절연층(71)을 약 200㎚ 정도 형성한다. 제2 층간 절연층(71)재료는 제1 층간 절연층과 마찬가지로 저유전 재료인 메틸폴리실록산을 이용하는 것이 바람직하다.
확산 방지막(61)재료는, Cu의 확산을 방지하는 기능을 가짐과 함께, 에칭 스토퍼로서도 사용할 수 있는, 도포형 저유전율 재료인 폴리아릴렌 또는 벤조시클로부텐을 이용하는 것이 바람직하다.
확산 방지막(61)은, 도포형 재료를 이용하여 도포법으로 형성되기 때문에, 평탄한 표면을 갖는 층을 형성할 수 있다. 이 결과, 확산 방지막(61)은, Cu 배선(51) 위에서는 얇게 형성되고, 제1 층간 절연층(31) 위에서는 두껍게 형성된다. 또, 도포법으로는 스핀 코터 등을 이용한 코팅법 외에, 도포액을 소정량씩 소정 간격으로 기판 위에 적하하는 적하법 등을 이용할 수도 있다.
이 후, 도 3e에 도시한 바와 같이, Cu 배선(51) 위의 필요 개소와 상층의 배선을 접속하기 위해, 제2 층간 절연층(71) 및 확산 방지막(61)에, 컨택트홀(81)을 형성한다. 이 때, 도 3e에 도시한 바와 같이, 컨택트홀(81)과 Cu 배선(51)과의 위치에 다소 어긋남이 생겨도 Cu 배선(51)으로부터 어긋난 부분에서는 확산 방지막(61)이 두껍게 형성되어 있으므로, 오버 에칭을 행해도 충분히 확산 방지막(61) 내에서 에칭의 진행을 억제할 수 있다. 따라서, 국부적으로 깊은 컨택트홀의 발생을 방지할 수 있다.
이상에서 설명한 바와 같이, 제1 실시예에 따른 배선 구조 및 배선 형성 방법에 따르면, CMP 처리에 수반하여 발생하는 제1 층간 절연층(31) 표면의 기계적 손상층은 에칭 제거되므로, 잔류 손상층에 기인하는 막 박리 등의 문제를 방지할 수 있다.
또한, 확산 방지막(61)은, 도포형막의 양호한 유동성에 의해 Cu 배선(51) 위에서는 얇고, 제1 층간 절연층(31) 위에서는 두껍게 형성할 수 있기 때문에, 컨택트홀 형성할 때에, 위치 어긋남이 생겨도, 확산 방지막(61)의 충분한 두께에 의해 제1 층간 절연층(31)에 대한 에칭을 막아, 매립 불량 등과 같은 문제가 발생하는 것을 방지할 수 있다.
또한, 제1 실시예에 따른 배선 구조에서는, 배선층으로서 저저항인 Cu 배선(51)을 형성하고 있으며, 또한 제1, 제2 층간 절연층(31, 71)과 함께 확산 방지막(61)에 대해서도 저유전율 재료를 사용하고 있으므로, 배선의 RC 지연을 대폭 개선할 수 있다.
(제2 실시예)
제2 실시예에 따른 반도체 장치도, 도 2a 및 도 2b에 도시한 제1 실시예에 따른 반도체 장치와 동일한 구조를 갖지만, 그 제조 방법이 다르다. 이하, 도 4a ∼ 도 4e를 참조하면서, 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 4a에 도시한 바와 같이, 기판(12) 위에 형성된 소자 분리층인 절연막(22) 위에 제1 층간 절연층(32)을 형성한다. 또한, 제1 층간 절연층(32) 위에 캡층(보호층 : 90)을 형성한다. 이 캡층(90)은, 후속하는 CMP 공정시에 받는 기계적 손상으로부터 제1 층간 절연층(32)을 보호하기 위한 층으로서, 그 기능을 달성하는 것이라면 절연막, 도전막 어느 막이라도 무방하며, 전기적 특성 등과는 무관하다. 예를 들면 CVD법으로 형성한 두께 약 50㎚ ∼ 100㎚의 SiO2막을 캡층(90)으로서 사용할 수 있다. 또, 제1 층간 절연층(32)은 제1 실시예와 마찬가지의 조건으로 형성할 수 있다.
이어서, 캡층(90)이 피복된 제1 층간 절연층(32)에, 포토리소그래피 공정을 이용하여, 소정의 Cu 배선 패턴에 대응한 배선홈을 형성한다. 계속해서, 배선홈의 내표면을 포함하는 기판 표면에, 배리어 메탈(42)로서 예를 들면 TaN 막을 형성하고, 그 위에 전해 도금을 위한 시드층으로서 Cu 막을 형성한다. 또한, 전해 도금 법을 이용하여, Cu 시드층 위에 Cu 막을 형성하고, 배선홈을 매립한다. 또 이들 배리어 메탈(42)과 Cu 막의 막 두께 등의 제작 조건은 제1 실시예와 마찬가지의 조건을 사용할 수 있다.
또한, CMP 법을 이용하여 기판 표면을 연마하여, 도 4b에 도시한 바와 같은 캡층(90)과 Cu 배선(52)이 노출되는 평탄한 기판 표면을 형성한다.
이어서, 도 4c에 도시한 바와 같이, 희석한 불산에 의해 캡막(90)을 에칭 제거한다. 그 결과, 제거된 캡층(90)의 두께만큼, 제1 층간 절연층(32)의 노출 표면은 Cu 배선(52)의 노출 표면보다 낮아진다. 또한, 노출된 제1 층간 절연층(32)의 표면에는 CMP 처리에 의한 기계적 손상층은 존재하지 않는다.
이 후에 계속되는 공정은, 제1 실시예에 따른 제조 공정과 공통된다. 즉, 도 4d에 도시한 바와 같이, 제1 층간 절연층(32) 및 Cu 배선(52)이 형성된 기판 표면 위에 도포법으로 절연성의 확산 방지막(62)을 약 50㎚ 정도 형성하고, 또한 확산 방지막(62) 위에 제2 층간 절연층(72)을 약 200㎚정도 형성한다.
제1 실시예와 마찬가지로, 제2 층간 절연층(72)으로는 메틸폴리실록산, 확산 방지막(62)으로는 폴리아릴렌을 사용하는 것이 바람직하다.
제2 실시예에 따른 제조 방법에서도, 확산 방지막(62)은 도포형 재료를 이용하여 도포법으로 형성하기 때문에, 평탄한 표면을 갖는 층을 형성할 수 있다. 그 결과, 확산 방지막(62)은, Cu 배선(52) 위에서는 얇게 형성되고, 제1 층간 절연층(32) 위에서는 두껍게 형성된다.
이 후, 도 4e에 도시한 바와 같이, Cu 배선(52) 위의 필요 개소와 상층의 배선을 접속하기 위해, 제2 층간 절연층(72) 및 확산 방지막(62)에 컨택트홀(82)을 형성한다. 이 때, 도 4e에 도시한 바와 같이, 컨택트홀(82)과 Cu 배선(52)과의 위치에 다소 어긋남이 발생해도 Cu 배선(52)으로부터 어긋난 부분에서는 확산 방지막(62)이 두껍게 형성되어 있으므로, 오버 에칭을 행해도 충분히 확산 방지막(62) 내에서 에칭의 진행을 억제할 수 있다. 따라서, 국부적으로 깊은 컨택트홀의 발생을 방지할 수 있기 때문에 컨택트홀의 매립 불량 등의 문제를 방지할 수 있다.
또, 상술한 제2 실시예에서는, 캡막(90)으로서, SiO2막을 사용하고 있지만, 기계적 보호막의 기능 외에, 포토 에칭 공정에서의 하드 마스크로서의 기능이나 레지스트막에 대한 반사 방지막으로서의 기능을 부가할 수도 있다.
제2 실시예에 따른 반도체 장치 및 그 제조 방법도 제1 실시예의 경우와 마찬가지의 효과를 얻을 수 있지만, 캡층(90)을 사용하고 있기 때문에, 보다 확실하게 제1 층간 절연층(32)에 대한 기계적 손상 잔류를 방지할 수 있다. 또한, 제1 층간 절연층(32)과 Cu 배선(52) 각각의 표면 높이를 정밀하게 재현할 수 있다.
(제3 실시예)
제3 실시예에 따른 반도체 장치도, 도 2a 및 도 2b에 도시한 제1 실시예에 따른 반도체 장치와 거의 동일한 구조를 갖지만, 여기서는 확산 방지막으로서 도포형 재료를 사용하지 않고, CVD법을 이용한 무기막을 사용하고 있다.
이하, 도 5a ∼ 도 5c를 참조하면서, 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 또, 기판(13)에 형성된 소자 분리층인 절연층(23) 위에 형성되는 제1 층간 절연층(33), 배선홈, 배선홈에 매립된 배리어 메탈(43)과 Cu 배선(53)은 제1 실시예와 마찬가지의 조건으로 제작할 수 있다.
또한, 도 5a에 도시한 바와 같이, Cu 배선(53)의 노출 표면이 높고, 제1 층간 절연층(33)의 표면이 낮은 구조를 형성한다. 이 형성 방법은, 제1 실시예, 제2 실시예 중 어느 방법을 이용해도 무방하다.
도 5b에 도시한 바와 같이, 제3 실시예에 따른 반도체 장치의 제조 방법에서는, 확산 방지막(63)으로서 종래와 마찬가지로 CVD법을 이용하여, SiN 막이나 SiC 막을 형성한다. CVD법으로 형성한 막은 피복성이 좋고, 기초면의 요철을 반영한 요철이 남는 확산 방지막(63) 표면이 형성된다.
그래서, CMP 공정을 이용하여 기판 표면의 평탄화를 도모한다. 그 결과, 도 5b에 도시한 바와 같은 거의 평탄한 표면을 갖는 확산 방지막(63)을 형성할 수 있다. 즉, 확산 방지막(63)을 Cu 배선(53) 위에서는 얇고, 제1 층간 절연층(33) 위에서는 두껍게 형성할 수 있다.
따라서, 제1, 제2 실시예와 마찬가지로 평탄화된 확산 방지막(63) 위에 제2 층간 절연층(73)을 형성하고, 필요한 컨택트홀을 형성하는 경우에는, 오정렬이 생겨도, Cu 배선(53)으로부터 어긋난 부분에서는 확산 방지막(63)이 두껍게 형성되어 있으므로, 오버 에칭을 행해도 충분히 확산 방지막(63) 내에서 에칭의 진행을 억제할 수 있다. 국부적으로 깊은 컨택트홀의 발생이 방지되므로 컨택트홀의 매립 불량 등의 문제를 방지할 수 있다.
이상, 제1 ∼ 제3 실시예에서는 다마신법을 이용하여 Cu 배선을 형성하는 경우를 예로 들어 설명했지만, Cu 배선에 한하지 않고, 다른 메탈 배선을 다마신 공정을 이용하여 형성하는 경우에도, 층간 절연막에 남은 CMP 처리에 의한 손상층을 제거하기 위해서나, 컨택트홀 개구 시의 위치 어긋남에 의한 국부적인 깊은 홀의 발생 등을 방지하는데 효과적이다. 또한, 배선에 한하지 않고, 다마신법을 이용하여 형성하는 메탈 게이트 전극 등에 대해서도 마찬가지로 적용할 수 있다.
(제4 실시예)
제4 실시예에서는, 상술한 제1, 제2 실시예에 따른 제조 방법에 적합한 반도체 제조 장치의 일례를 설명한다.
상술한 바와 같이, 제1 실시예의 반도체 제조 방법에서는, 배립 배선층을 형성하기 위해 CMP 처리를 행하지만, 이 CMP 처리 후에는, 제1 층간 절연층의 손상층의 제거 공정, 확산 방지막의 형성 공정, 제2 층간 절연막의 형성 공정이 계속된다. 손상층의 제거는 웨트 에칭으로 행할 수 있으며, 확산 방지막 및 제2 층간 절연막의 형성은 코팅 공정과 어닐링 공정이 포함된다. 따라서, CMP 공정 후에는, 1) 손상층 제거를 위한 웨트 에칭 공정, 2) 확산 방지막의 코팅 공정, 3) 확산 방지막의 어닐링 공정, 4) 제2 층간 절연층의 코팅 공정 및 5) 제2 층간 절연층의 어닐링 공정을 행하게 된다. 여기에 예로 든 5개의 연속하는 공정은, 모두 고진공 챔버를 필요로 하지 않은 상압(常壓) 내에서의 처리이다.
제2 실시예에 따른 반도체 제조 방법을 사용하는 경우에도, CMP 처리 후, 우선 캡층의 제거를 위해 웨트 에칭 공정을 행하지만 이것에 계속되는 공정은 제1 실시예에 따른 공정과 일치하고 있어, 제2 층간 절연층의 어닐링 공정까지, 고진공 챔버를 필요로 하지 않은 상압 내에서의 처리를 연속하여 행하게 된다.
그래서, 도 6a, 또는 도 6b에 도시한 바와 같이, 고진공 챔버를 필요로 하지 않는 상기 각 공정의 처리 장치(처리실)를 공정순으로 배열하고, 각 처리실을 기판 반송 수단에 의해 접속하면, 매엽(枚葉) 처리가 가능한 제조 라인을 구축할 수 있게 된다. 각 처리실은 고진공을 필요로 하지 않으므로, 각 처리실간의 웨이퍼의 반송이 용이하여, 생산 효율을 대폭 상승시킬 수 있다. 이하, 도면을 참조하면서, 보다 구체적으로 제4 실시예에 따른 반도체 제조 장치에 대하여 설명한다.
도 6a에 도시한 바와 같이, 이 반도체 제조 장치에서는 기판을 반입하는 로드 카세트(121), 에칭실(123), 코팅실(124), 어닐링실(125), 코팅실(126), 어닐링실(127) 및 기판을 반출하는 언로드 카세트(128)가 제조 공정순으로 배열되고, 각 처리실이 기판 반송 수단에 의해 접속되어 있다.
로드 카세트(121)에는, 예를 들면 제1 또는 제2 실시예에서의 CMP 처리 공정까지 마친 피처리 기판이 세트된다. 기판은, 한장마다 반송 수단을 통해 우선 에칭실(123)로 반송된다. 에칭실(123)에는, 희석 불산 등의 에칭액이 함유된 탱크와 수세용의 탱크 혹은 수세 샤워부, 및 스핀 건조부 등이 구비되고, 기판은 에칭실(123)을 통과하는 과정에서, 제1 층간 절연층 표면의 에칭 처리 혹은 캡막의 에칭 처리가 실시된다.
에칭실(123)로부터 추출된 기판은, 코팅실(124)로 반송되고, 여기서는 예를 들면 기판 표면에 확산 방지막이 스핀 코터 등으로 코팅되며, 또 어닐링실(124)로 옮겨진다. 어닐링실(124)에서는, 코팅된 확산 방지막 용액 내의 용매의 휘발이나, 확산 방지막의 가교 반응이나 중합 반응을 행하기 위한 열 처리가 행해진다. 또, 어닐링실(124)의 분위기는, 질소 또는 아르곤 등의 불활성 가스 분위기가 바람직하며, 산소 분압은 100ppb 이하의 저분압으로 제어되어 있는 것이 바람직하다. 이들 가스 분위기는, 예를 들면 기판 위에 불활성 가스를 샤워 형상으로 분무하는 등의 방법으로도 얻을 수 있다.
이어서 기판은 코팅실(126)로 반송되고, 여기서 기판 표면에 제2 층간 절연층이 코팅된다. 또한 기판은 어닐링실(127)로 옮겨지고, 그래서 제2 층간 절연층 내의 용매의 휘발이나, 층간 절연막의 가교 반응이나 중합 반응을 행하기 위한 열 처리가 행해진다. 또, 어닐링실(127) 내의 분위기는, 확산 방지막용의 어닐링실(125)과 마찬가지로, 질소 또는 아르곤 등의 불활성 가스 분위기로 하고, 산소 분압을 100ppb 이하로 제어하는 것이 바람직하다.
제2 층간 절연층의 어닐링이 종료된 기판은 언로드 카세트(128)로 반송되고, 여기에서 장치 외부로 반출된다.
또, 도 6b에 도시한 바와 같이, 로드 카세트(121)와 에칭실(123) 사이에 세정실(122)을 구비해도 무방하다. 세정실(122)에는 기판 표면의 세정을 목적으로, 예를 들면 염산 탱크와 수세 탱크가 준비되고, 또한 스핀 건조기가 구비된다.
상술한 제4 실시예에 따른 반도체 장치를 이용하면, 각 처리실이 처리 수순의 순으로 접속되어 있으므로, CMP 처리 후의 제1 층간 절연층 혹은 캡층의 에칭 공정으로부터 제2 층간 절연층 형성 공정에 이를 때까지를 일관된 연속 공정으로 처리할 수 있으므로, 처리량의 향상을 도모할 수 있다.
또, 에칭실(123)에서 사용하는 에칭 용액의 종류는, 피에칭재의 종류에 따라 적절하게 변경하는 것이 가능하다. 또한, 도 6b에서는 기판 표면 세정 처리와 에칭을 다른 처리실에서 행하고 있지만, 약액을 바꾸어 하나의 처리실에서 처리해도 무방하다. 이 경우, 장치 면적을 작게 할 수 있는 장점이 있다.
또한, 확산 방지막의 어닐링과 제2 층간 절연층의 어닐링은, 각각 독립된 어닐링실(125, 127)에서 처리를 행하고 있지만, 확산 방지막은 베이킹 처리만을 마치고, 제2 층간 절연층을 경화할 때에 함께 확산 방지막의 경화를 행해도 무방하다.
또한, 각 처리실을 병렬로 복수 설치하면 처리 스피드를 더 상승시킬 수 있다.
이상, 제1 ∼ 제4 실시예에 대하여 설명했지만, 본 발명의 반도체 장치 및 그 제조 방법은, 이들 설명에 한정되는 것이 아니며, 재료의 치환이나 개량 등이 가능한 것은 당업자에게는 자명하다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치에 따르면, 제1 층간 절연층 표면 위에서는 두껍고, 도전층 위에서는 얇은 절연막이 형성되어 있으므로, 이 절연막을 에칭 스토퍼로서 이용하여 상기 도전층 위에 컨택트홀을 형성하는 경우에는, 오정렬이 생겨도, 제1 층간 절연층 표면 상의 두꺼운 절연막이 에칭 진행을 억제하므로, 국부적으로 깊은 홈의 형성에 의한 매립 불량 발생 등을 방지하여, 수율이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 제1 층간 절연층 표면에 기계적 손상층을 남기지 않으므로, 막 박리 등의 발생을 방지할 수 있다. 평탄한 표면의 절연막의 형성에 의해, 절연막을 도전층 위에서는 얇고, 제1 층간 절연층 위에서는 두껍게 형성할 수 있으므로, 이 절연막을 에칭 스토퍼로서 이용하여 상기 도전층 위에 컨택트홀을 형성하는 경우에는, 오정렬이 생겨도 제1 층간 절연층 표면 위의 두꺼운 절연막이 에칭 진행을 억제하므로, 국부적으로 깊은 홈의 형성에 의한 매립 불량 발생 등을 방지하여, 수율이 높은 반도체 장치를 제공할 수 있다.
또한, 도전층으로서 Cu 배선을 사용하고, 절연막로서 저유전율 재료를 사용한 경우에는, RC 지연을 저감시킬 수 있다.
도 1a 및 도 1b는 종래의 매립 도전층을 갖는 반도체 장치의 부분 단면도.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 장치의 부분 단면도.
도 3a ∼ 도 3e는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 각 공정의 장치의 부분 단면도.
도 4a ∼ 도 4e는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 각 공정의 장치의 부분 단면도.
도 5a ∼ 도 5c는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 각 공정의 장치의 부분 단면도.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 반도체 제조 장치의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
210 : 기판
215 : 반도체 기판층
220 : 소자 분리층인 절연층
240 : 배리어 매탈
250 : Cu 배선
260 : 확산 방지막
270 : 제2 층간 절연층

Claims (30)

  1. 제1 층간 절연층과,
    상기 제1 층간 절연층에 형성된 홈과,
    상기 홈을 매립하며, 상기 제1 층간 절연층 표면보다 높은 표면을 갖는 도전층과,
    상기 제1 층간 절연층과 상기 도전층을 피복하며, 평탄한 표면을 갖는 절연막과,
    상기 절연막 위에 형성되며, 상기 절연막에 대하여 에칭 선택비가 높은 제2 층간 절연층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막은 상기 도전층 위에서의 막 두께보다 상기 제1 층간 절연층 위에서의 막 두께가 두꺼운 반도체 장치.
  3. 제1항에 있어서,
    상기 절연막은 도포형 재료로 형성되는 반도체 장치.
  4. 제1항에 있어서,
    상기 절연막은 상기 도전층 내의 도체 재료에 대하여 확산 방지 효과를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 SiO2막보다 낮은 비유전율을 갖는 절연 재료로 형성되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 절연막은 SiO2막보다 낮은 비유전율을 갖는 절연 재료로 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 도전층은 배리어 메탈층을 갖는 반도체 장치.
  8. 제1항에 있어서,
    상기 도전층은 Cu 배선층을 갖는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 메틸폴리실록산으로 형성되어 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 절연막은 폴리아릴렌 및 벤조시클로부텐 중 어느 하나로 형성되어 있는 반도체 장치.
  11. 제1 층간 절연층을 형성하는 공정과,
    상기 제1 층간 절연층에 홈을 형성하는 공정과,
    상기 제1 층간 절연층 위에 도전층을 형성하고, 상기 홈을 상기 도전층으로 매립하는 공정과,
    상기 도전층 형성 후의 기판 표면을 연마하여, 상기 제1 층간 절연층과 상기 도전층이 노출되는 평탄면을 형성하는 공정과,
    상기 제1 층간 절연층 표면에 남는 상기 연마에 의한 기계적 손상층을 에칭 제거하는 공정과,
    상기 에칭 후의 기판 표면 위에 평탄한 표면을 갖는 절연막을 형성하는 공정과,
    상기 절연막 위에, 상기 절연막에 대한 에칭 선택비가 높은 제2 층간 절연층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 절연막은 도포법을 이용하여 형성하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 층간 절연층 및 상기 절연막을 일부 에칭하여, 바닥부에 적어도 상기 도전층의 일부가 노출되는 컨택트홀을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 절연막은 상기 도전층 내의 도체 재료에 대하여 확산 방지 효과를 갖는 재료인 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 SiO2막보다 낮은 비유전율을 갖는 재료인 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 절연막은 적어도 SiO2막보다 낮은 비유전율을 갖는 재료인 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 메틸폴리실록산인 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 도전층은 배리어 메탈층을 포함하는 반도체 장치의 제조 방법.
  19. 제11항에 있어서,
    상기 도전층은 Cu 배선층을 포함하는 반도체 장치의 제조 방법.
  20. 제11항에 있어서,
    상기 에칭 제거와, 상기 절연막의 형성과, 상기 제2 층간 절연층의 형성을, 모두 상압 분위기 내에서 행하는 반도체 장치의 제조 방법.
  21. 제1 층간 절연층을 형성하는 공정과,
    상기 제1 층간 절연층 표면 위에 보호막을 피복하는 공정과,
    상기 보호막으로 피복된 상기 제1 층간 절연층에 홈을 형성하는 공정과,
    상기 홈 형성 후의 기판 표면 위에 도전층을 형성하여, 상기 홈을 상기 도전층으로 매립하는 공정과,
    상기 도전층 형성 후의 기판 표면을 연마하여, 상기 보호막과 상기 도전층이 노출되는 평탄면을 형성하는 공정과,
    상기 보호막을 에칭 제거하는 공정과,
    상기 보호막 제거 후의 기판 표면 위에 평탄한 표면을 갖는 절연막을 형성하는 공정과,
    상기 절연막 위에 절연막에 대한 에칭 선택비가 높은 제2 층간 절연층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 절연막은 도포법을 이용하여 형성하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 보호막은 SiO2막인 반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 절연막은 상기 도전층의 도체 재료에 대하여 확산 방지 효과를 갖는 재료인 반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 SiO2막보다 낮은 비유전율을 갖는 재료인 반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 절연막은 적어도 SiO2막보다 낮은 비유전율을 갖는 재료인 반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제1 층간 절연층 및 상기 제2 층간 절연층 중 적어도 어느 한쪽이 메틸폴리실록산인 반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 도전층은 배리어 메탈층을 포함하는 반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    상기 도전층은 Cu 배선층을 포함하는 반도체 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 에칭 제거와, 상기 절연막의 형성과, 상기 제2 층간 절연층의 형성을, 모두 상압 분위기 내에서 행하는 반도체 장치의 제조 방법.
KR10-2002-0058382A 2001-09-27 2002-09-26 매립형 도전층을 갖는 반도체 장치 및 그 제조 방법 KR100525135B1 (ko)

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005034234A1 (ja) * 2003-10-02 2005-04-14 Fujitsu Limited 半導体装置及びその製造方法
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7737556B2 (en) * 2005-09-30 2010-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Encapsulated damascene with improved overlayer adhesion
JP4692319B2 (ja) * 2006-02-17 2011-06-01 ソニー株式会社 半導体装置の製造方法
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
TWI405515B (zh) 2009-12-30 2013-08-11 Unimicron Technology Corp 線路板及其製程
CN102376597A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法
CN102569167A (zh) * 2010-12-16 2012-07-11 中芯国际集成电路制造(北京)有限公司 双镶嵌结构的形成方法
JP2014011408A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法および研磨装置
US8802561B1 (en) * 2013-04-12 2014-08-12 Sandisk 3D Llc Method of inhibiting wire collapse
CN104347489A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
CN104752151B (zh) * 2013-12-27 2018-08-17 中芯国际集成电路制造(上海)有限公司 一种集成无源器件及其制造方法
CN106463369B (zh) * 2014-06-30 2019-03-19 光村印刷株式会社 导电性基体材料以及导电性基体材料的制造方法
KR102635828B1 (ko) 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20220033838A (ko) * 2020-09-10 2022-03-17 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189602A (ja) * 1992-01-24 1998-07-21 Micron Technol Inc 絶縁層内に埋め込み形および突起形の導電性プラグを形成する方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404649B1 (ko) * 1998-02-23 2003-11-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치 및 그 제조방법
CN1155092C (zh) * 1998-07-03 2004-06-23 松下电器产业株式会社 半导体装置及其制造方法
US20030205815A1 (en) * 1999-06-09 2003-11-06 Henry Chung Fabrication method of integrated circuits with borderless vias and low dielectric constant inter-metal dielectrics
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189602A (ja) * 1992-01-24 1998-07-21 Micron Technol Inc 絶縁層内に埋め込み形および突起形の導電性プラグを形成する方法

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