CN104752151B - 一种集成无源器件及其制造方法 - Google Patents

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Abstract

本发明提供一种集成无源器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底的正面和背面分别形成有顶部氧化物层和底部氧化物层，在顶部氧化物层上形成的薄膜介质层中形成有集成无源器件；实施成胶工艺形成热胶层，以覆盖薄膜介质层；蚀刻部分底部氧化物层形成底部开口，以露出半导体衬底；以所述底部开口为工艺窗口，蚀刻半导体衬底形成凹槽；实施去胶工艺去除热胶层，并在半导体衬底中形成腔室，露出顶部氧化物层。根据本发明，在形成有集成无源器件的衬底的背面形成所述腔室，从而使所述由标准衬底材料构成的衬底具有高阻抗，保证集成无源器件具有优越的性能。

Description

一种集成无源器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种集成无源器件及其制造方法。
背景技术
现有的射频电路使用大量的无源器件，这些射频电路中的多数用于手动控制无线产品。因此，射频器件技术的一个重要发展方向就是无源器件及其电路的微型化。
制作无源器件通常采用薄膜技术，将电阻、电容和/或电感集成在形成于衬底之上的薄膜介质层中，构成集成薄膜器件。举例说来，如图1所示，衬底100的正面和背面分别形成有顶部氧化物层101b和底部氧化物层101a，在顶部氧化物层101b上形成有薄膜介质层102，在薄膜介质层102中形成有第一电容和第二电容，其中，第一电容由第一下电极板103a、第一上电极板103b、连通第一下电极板103a和第一上电极板103b的接触105以及位于第一下电极板103a和第一上电极板103b之间的隔离层106构成，第二电容由第二下电极板104a、第二上电极板104b和位于第二下电极板104a和第二上电极板104b之间的隔离层106构成，连通第二电容的接触未予示出，在薄膜介质层102上形成有保护层107，在保护层107中形成有开口108，露出接触105以利于后续封装时实施引线键合。
集成无源器件在高频下工作，因而具有优越的性能，其性能的优良在很大程度上取决于集成无源器件所在的衬底的特性。为了降低来自衬底的涡轮损耗对形成于衬底之上的集成无源器件的性能的影响，通常将集成无源器件形成在具有高阻抗（阻抗大于2.0KOhm-cm）的衬底上。然而，具有高阻抗的衬底材料的成本高昂，其成本是用于形成CMOS的标准衬底材料的成本的三倍左右。
因此，需要提出一种方法，在所述由标准衬底材料构成的衬底上形成的集成无源器件仍然具有优越的性能。
发明内容
针对现有技术的不足，本发明提供一种集成无源器件的制造方法，包括：提供半导体衬底，所述半导体衬底的正面和背面分别形成有顶部氧化物层和底部氧化物层，在所述顶部氧化物层上形成的薄膜介质层中形成有集成无源器件；实施成胶工艺形成热胶层，以覆盖所述薄膜介质层；蚀刻部分所述底部氧化物层形成底部开口，以露出所述半导体衬底；以所述底部开口为工艺窗口，蚀刻所述半导体衬底形成凹槽；实施去胶工艺去除所述热胶层，并在所述半导体衬底中形成腔室，露出所述顶部氧化物层。
进一步，所述成胶工艺为紫外成胶或热成胶，其工艺参数为：温度35-45℃，滚轴速度7000-9000pps，压力0.15-0.25mps。
进一步，所述热胶层由基膜、胶层和感光材料构成，所述半导体衬底的构成材料为非具有高阻抗的材料。
进一步，所述对所述部分底部氧化物层的蚀刻为干法蚀刻，其工艺参数为：蚀刻腔室中的上电极和下电极的功率均为1000-2000W，压力为30-60mTorr，气体CF4的流量为50-100sccm，Ar的流量为200-300sccm，O2的流量为10-20sccm。
进一步，形成所述底部开口的工艺步骤包括：通过旋涂、曝光、显影工艺在所述底部氧化物层上形成具有所述底部开口的图案的光刻胶层；以所述光刻胶层为掩膜，实施所述蚀刻，以在所述底部氧化物层中形成所述底部开口；通过灰化工艺去除所述光刻胶层。
进一步，所述底部开口的位置位于所述集成无源器件的构成元件的下方。
进一步，所述集成无源器件的构成元件包括电阻、电容或电感。
进一步，所述对所述半导体衬底的蚀刻为干法反应离子蚀刻，其工艺参数为：蚀刻腔室中的上电极的功率为2000-3000W，下电极的功率为25-75W，气体SF6的流量为500-1500sccm，C4F8的流量为50-500sccm。
进一步，所述去胶工艺的工艺参数为：温度25-35℃，撕膜速度7000-9000pps。
本发明还提供一种如上述方法制造的集成无源器件，所述集成无源器件包括位于半导体衬底中的腔室。
根据本发明，在形成有所述集成无源器件的衬底的背面形成所述腔室，从而使所述由标准衬底材料构成的衬底具有高阻抗，保证所述集成无源器件具有优越的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为在现有的由具有高阻抗的衬底材料构成的衬底上形成的集成无源器件的示意性剖面图；
图2A-图2D为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的集成无源器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2D和图3来描述根据本发明示例性实施例的方法制作集成无源器件的详细步骤。
参照图2A-图2D，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底（即所述由标准衬底材料构成的衬底）200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200上形成有集成无源器件。举例说来，如图2A所示，半导体衬底200的正面和背面分别形成有顶部氧化物层201b和底部氧化物层201a，在顶部氧化物层201b上形成有薄膜介质层202，在薄膜介质层202中形成有第一电容和第二电容，其中，第一电容由第一下电极板203a、第一上电极板203b、连通第一下电极板203a和第一上电极板203b的接触205以及位于第一下电极板203a和第一上电极板203b之间的隔离层206构成，第二电容由第二下电极板204a、第二上电极板204b和位于第二下电极板204a和第二上电极板204b之间的隔离层206构成，连通第二电容的接触未予示出，在薄膜介质层202上形成有保护层207，在保护层207中形成有顶部开口208，露出接触205以利于后续封装时实施引线键合。顶部氧化物层201b和底部氧化物层201a的材料优选二氧化硅，薄膜介质层202的材料优选未掺杂的硅玻璃，隔离层206的材料优选氮化硅，保护层207的材料优选氮化硅和聚酰亚胺，所述电极板和接触205的材料优选铝。
接着，如图2B所示，实施成胶工艺形成热胶层209，以覆盖保护层207并封住顶部开口208。在本实施例中，所述成胶工艺为紫外成胶或热成胶，其工艺参数为：温度35-45℃，滚轴速度7000-9000pps，压力0.15-0.25mps。热胶层209由基膜、胶层和感光材料构成。
然后，蚀刻部分底部氧化物层201a形成底部开口210，以露出半导体衬底200。在本实施例中，所述蚀刻为干法蚀刻，其工艺参数为：蚀刻腔室中的上电极和下电极的功率均为1000-2000W，压力为30-60mTorr，气体CF4的流量为50-100sccm，Ar的流量为200-300sccm，O2的流量为10-20sccm。形成底部开口210的工艺步骤包括：通过旋涂、曝光、显影等工艺在底部氧化物层201a上形成具有底部开口210的图案的光刻胶层；以所述光刻胶层为掩膜，实施所述蚀刻，以在底部氧化物层201a中形成底部开口210；通过灰化工艺去除所述光刻胶层。底部开口210的位置优选位于集成无源器件的构成元件的下方，在本实施例中，底部开口210的位置位于所述第一电容的下方。
接着，如图2C所示，以底部开口210为工艺窗口，蚀刻半导体衬底200形成凹槽211。所述蚀刻为干法反应离子蚀刻，其工艺参数为：蚀刻腔室中的上电极的功率为2000-3000W，下电极的功率为25-75W，气体SF6的流量为500-1500sccm，C4F8的流量为50-500sccm。
接着，如图2D所示，实施去胶（Detape）工艺去除热胶层209，在本实施例中，去胶工艺的工艺参数为：温度25-35℃，撕膜速度7000-9000pps。然后，实施湿法清洗工艺去除残留物质，在半导体衬底200中形成腔室212，露出顶部氧化物层201b。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作。根据本发明，在形成有集成无源器件的衬底的背面形成腔室，从而使由标准衬底材料构成的衬底具有高阻抗，保证集成无源器件具有优越的性能。
参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，半导体衬底的正面和背面分别形成有顶部氧化物层和底部氧化物层，在顶部氧化物层上形成的薄膜介质层中形成有集成无源器件；
在步骤302中，实施成胶工艺形成热胶层，以覆盖薄膜介质层；
在步骤303中，蚀刻部分底部氧化物层形成底部开口，以露出半导体衬底；
在步骤304中，以底部开口为工艺窗口，蚀刻半导体衬底形成凹槽；
在步骤305中，实施去胶工艺去除热胶层，并在半导体衬底中形成腔室，露出顶部氧化物层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种集成无源器件的制造方法，包括：
提供半导体衬底，所述半导体衬底的正面和背面分别形成有顶部氧化物层和底部氧化物层，在所述顶部氧化物层上形成的薄膜介质层中形成有集成无源器件；
实施成胶工艺形成热胶层，以覆盖所述薄膜介质层；
蚀刻部分所述底部氧化物层形成底部开口，以露出所述半导体衬底；
以所述底部开口为工艺窗口，蚀刻所述半导体衬底形成凹槽；
实施去胶工艺去除所述热胶层，并在所述半导体衬底中形成腔室，所述腔室露出所述顶部氧化物层。
2.根据权利要求1所述的方法，其特征在于，所述成胶工艺为紫外成胶或热成胶，其工艺参数为：温度35-45℃，滚轴速度7000-9000pps，压力0.15-0.25mps。
3.根据权利要求1所述的方法，其特征在于，所述热胶层由基膜、胶层和感光材料构成，所述半导体衬底的构成材料为非具有高阻抗的材料。
4.根据权利要求1所述的方法，其特征在于，所述对所述部分底部氧化物层的蚀刻为干法蚀刻，其工艺参数为：蚀刻腔室中的上电极和下电极的功率均为1000-2000W，压力为30-60mTorr，气体CF4的流量为50-100sccm，Ar的流量为200-300sccm，O2的流量为10-20sccm。
5.根据权利要求1所述的方法，其特征在于，形成所述底部开口的工艺步骤包括：通过旋涂、曝光、显影工艺在所述底部氧化物层上形成具有所述底部开口的图案的光刻胶层；以所述光刻胶层为掩膜，实施所述蚀刻，以在所述底部氧化物层中形成所述底部开口；通过灰化工艺去除所述光刻胶层。
6.根据权利要求1所述的方法，其特征在于，所述底部开口的位置位于所述集成无源器件的构成元件的下方。
7.根据权利要求6所述的方法，其特征在于，所述集成无源器件的构成元件包括电阻、电容或电感。
8.根据权利要求1所述的方法，其特征在于，所述对所述半导体衬底的蚀刻为干法反应离子蚀刻，其工艺参数为：蚀刻腔室中的上电极的功率为2000-3000W，下电极的功率为25-75W，气体SF6的流量为500-1500sccm，C4F8的流量为50-500sccm。
9.根据权利要求1所述的方法，其特征在于，所述去胶工艺的工艺参数为：温度25-35℃，撕膜速度7000-9000pps。
10.一种如权利要求1-9中的任一方法制造的集成无源器件，其特征在于，所述集成无源器件包括位于半导体衬底中的腔室。
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