CN1231969C - 具有埋入型导电层的半导体器件及其制造方法 - Google Patents

具有埋入型导电层的半导体器件及其制造方法 Download PDF

Info

Publication number
CN1231969C
CN1231969C CNB021482365A CN02148236A CN1231969C CN 1231969 C CN1231969 C CN 1231969C CN B021482365 A CNB021482365 A CN B021482365A CN 02148236 A CN02148236 A CN 02148236A CN 1231969 C CN1231969 C CN 1231969C
Authority
CN
China
Prior art keywords
mentioned
film
interlayer insulating
insulating film
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021482365A
Other languages
English (en)
Other versions
CN1421928A (zh
Inventor
山田雅基
梶田明広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1421928A publication Critical patent/CN1421928A/zh
Application granted granted Critical
Publication of CN1231969C publication Critical patent/CN1231969C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种具有埋入型导电层的半导体器件及其制造方法。在半导体器件中，在第一层间绝缘层中形成埋入型导电层，上述导电层具有比上述第一层间绝缘层表面高的表面。另外，用具有平坦表面的绝缘膜覆盖上述第一层间绝缘层和上述导电层，在该绝缘膜中形成蚀刻选择比比上述绝缘膜高的的第二层间绝缘层。在上述半导体器件的制造方法中，在半导体衬底层上形成第一层间绝缘层，在第一层间绝缘层中形成沟，在第一层间绝缘层上形成导电层，用上述导电层掩埋沟，研磨导电层形成后的衬底表面，形成露出第一层间绝缘层和导电层的平坦面。还蚀刻去除研磨引起的上述第一层间绝缘层表面的损伤层，在蚀刻后的衬底表面上使用涂布法，形成绝缘膜。之后，在上述绝缘膜上形成蚀刻选择比比绝缘膜高的第二层间绝缘层。

Description

具有埋入型导电层的半导体器件及其制造方法
本申请基于并主张2001年3月27日提供的日本专利申请2001-298522的优先权，此处参考引入其全部内容。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及具有用埋入法(镶嵌法)形成的导体层的半导体器件及其制造方法。
背景技术
近年来，在计算机或通信设备的重要部分中多使用大规模集成电路(LSI)，设备整体的性能与LSI单体的性能结合紧密。通过提高集成度来提高LSI单体的性能，但另一方面，由于伴随着集成化的器件细微化，由于布线电阻的增大或布线间容量耦合引起的RC延迟阻碍LSI高速动作的问题变得显著。
为了解决该问题，必需降低布线电阻或布线间容量，广泛采用低电阻的布线材料或低介电率的绝缘膜材料。例如，对于布线材料，除现有的Al布线外，也可使用电阻率低至35％左右的Cu布线，对于层间绝缘膜，除介电率比k约为4.1以上的SiO2外，还可使用介电率比不到3.6的SiOF膜等。
Cu布线为低电阻，与Al布线相比，耐电迁移性好，但是，Si衬底或SiO2膜中的Cu扩散非常快，担心Cu扩散时，对晶体管特性产生坏影响。因此，在形成Cu布线层的情况下，必需用具有防扩散效果的势垒金属和绝缘膜覆盖其周围的结构。
例如，如图1A所示，在通过埋入法(镶嵌法)在衬底210表面中具有作为器件分离层的绝缘层220的半导体衬底层215上形成的第一层间绝缘层230中形成Cu布线250的情况下，必需在埋入Cu布线250的沟底面和侧面中形成势垒金属240，同时，用绝缘性防扩散膜260覆盖Cu布线250的露出表面。
另一方面，该防扩散膜260还被用作在第二层间绝缘层270中形成接触孔时的蚀刻限制膜。因此，必须选定防扩散膜260的材料，以便通过防扩散膜260来选择地蚀刻第二层间绝缘层270。另外，最近，作为第二层间绝缘层270，使用作为低介电性材料的SiOF，同时，主要使用通过CVD法等形成的SiN膜或SiC膜来作为防扩散膜260。
但是，这些现有的作为防扩散膜材料的SiN膜或SiC膜与低介电性的层间绝缘层相比，介电率比绝对高，所以即使在层间绝缘层中使用低介电性材料，也不能充分降低布线间容量。
另外，使用镶嵌法形成的Cu布线还存在如下问题。
首先，在使用镶嵌法形成布线的情况下，在用导电性材料埋入布线沟后，进行CMP(Chemical Mechanical Polishing)处理，实现衬底表面的平滑。但是，因为该CMP工序中包含机械处理，所以如图1A所示，在衬底表面上残留细微的机械损伤235。特别是第一层间绝缘层230中残留的机械损伤235还在后续的工序不被蚀刻等而残留，该损伤235容易成为引起膜的剥离等的原因。
另外，如图1B所示，在将防扩散膜260用作蚀刻限制膜而在Cu布线250上形成接触孔280时，若Cu布线250和接触孔280位置重合产生偏差，则在偏离Cu布线250的接触孔部分中，有时穿透作为蚀刻限制膜的防扩散膜260膜进行蚀刻，局部形成深的沟(280B)。在这种深沟部分中容易产生埋入不好，容易成为Cu布线覆盖不好等原因。
这些问题不限于Cu布线，在使用镶嵌法形成的金属布线或金属门电路等的导电层中也一样。
发明内容
本发明第一形态的半导体器件具有：第一层间绝缘层；形成于第一层间绝缘层中的沟；掩埋该沟、具有比第一层间绝缘层表面高的表面的导电层；覆盖第一层间绝缘层和上述导电层、表面基本平坦的绝缘膜；形成于上述绝缘膜上、具有比上述绝缘膜高的蚀刻选择比的第二层间绝缘层。
本发明第二形态的半导体器件制造方法具有：形成第一层间绝缘层的工序；在第一层间绝缘层中形成沟的工序；在第一层间绝缘层上形成导电层，用导电层掩埋该沟的工序；研磨上述导电层形成后的衬底表面、形成露出上述第一层间绝缘层和上述导电层的平坦面的工序。还具有之后蚀刻去除上述第一层间绝缘层表面中研磨引起的机械损伤层的工序；在蚀刻后的衬底表面上形成具有平坦表面的绝缘膜的工序；和在绝缘膜上形成蚀刻选择比比绝缘膜高的第二层间绝缘层(的工序)。
本发明第三形态的半导体器件制造方法具有：形成第一层间绝缘层的工序；用保护膜覆盖第一层间绝缘层表面的工序；在由该保护膜覆盖的第一层间绝缘层中形成沟的工序；在形成沟后的衬底表面上形成导电层，用导电层掩埋上述沟的工序；研磨导电层形成后的衬底表面、形成露出保护膜和导电层的平坦面的工序。还具有之后蚀刻去除上述保护膜的工序；在去除上述保护膜后的衬底表面上形成具有平坦表面的绝缘膜的工序；和在绝缘膜上形成蚀刻选择比比绝缘膜高的第二层间绝缘层(的工序)。
附图说明
图1A和图1B是现有的具有埋入导电层的半导体器件的局部剖面图。
图2A和图2B是本发明第一实施例的半导体器件的局部剖面图。
图3A-图3E是表示本发明第一实施例的半导体器件制造方法的各工序的器件局部剖面图。
图4A-图4E是表示本发明第二实施例的半导体器件制造方法的各工序的器件局部剖面图。
图5A-图5C是表示本发明第三实施例的半导体器件制造方法的各工序的器件局部剖面图。
图6A-图6B是本发明第四实施例的半导体制造装置的结构图。
具体实施方式
(第一实施例)
下面参照附图来说明本发明实施例的Cu布线结构。
图2A是第一实施例的半导体器件的结构图。在该图中，示例了形成于作为元件分离层的绝缘层20上的布线层，但在形成功能元件的活化区域上也可形成同样的布线结构。
如图2A所示，第一实施例的半导体器件在作为元件分离层的绝缘层20上形成第一层间绝缘层30，在该第一层间绝缘层30中形成布线沟。在布线沟的内壁中形成垫垒金属40，在其内侧埋入Cu布线50。
这里，第一实施例的半导体器件的一个特征在于该Cu布线50的露出表面比周围的第一层间绝缘层30的露出表面高。即，选择去除现有CMP处理产生的残留损伤的第一层间绝缘层30表面，第一层间绝缘层30表面低了去除的厚度部分，Cu布线50的表面相对地变高。
用防止Cu扩散的作为绝缘膜的防扩散膜60来覆盖Cu布线50和第一层间绝缘层30的表面，在第一实施例中，特别用涂布型材料来形成该防扩散膜60。因此，形成的防扩散膜60由于涂布型材料具有的良好流动性，具有不受衬底凹凸影响的平坦表面。因此，防扩散膜60，在Cu布线50上形成薄，在第一层间绝缘层30上形成厚。
另外，在防扩散膜60上形成第二层间绝缘层70。这里虽然仅示出一层布线层，但必要时也可叠层形成多个布线层。
其中，第一实施例的第一、第二层间绝缘层30、70最好使用介电率比SiO2低的材料，例如介电率比为2.7的聚甲基硅氧烷。另外，作为防扩散膜60，最好是低介电材料，另外，为了具备作为蚀刻限制膜的功能，最好选择材料，使第二层间绝缘层70具有比防扩散膜60高的蚀刻选择比。所谓蚀刻选择比表示蚀刻速度比。即，在蚀刻第二层间绝缘层70比防扩散膜60快的情况下，第二层间绝缘层70具有比防扩散膜60高的蚀刻选择比。具体而言，作为防扩散膜60的材料，可例举例如多芳基醇(polyarylane)和苯环丁烯(BCB)等材料。防扩散膜60同时兼Cu布线的防氧化功能。
图2B是表示第一实施例的半导体器件中在Cu布线50上形成接触孔80时的状态的器件剖面图。
利用第一实施例的防扩散膜60作为蚀刻限制膜蚀刻第二层间绝缘层70时，如图2B所示，有时接触孔80与Cu布线50重合产生偏差。但是，与Cu布线50相比，因为第一层间绝缘层30上的防扩散膜60的厚度足够厚，所以即使多少过蚀刻，也由于防扩散膜60中抑制了蚀刻的进行，所以接触孔不会穿透防扩散膜60到达衬底的第一层间绝缘层30。因此，即使接触孔80与Cu布线50重合产生偏差，不会如现有技术所述，局部形成深的沟，避免了接触孔埋入不好等问题的发生。
下面参照图3A-图3E来说明第一实施例的半导体器件的制造方法。省略说明使用现有方法的元件分离结构的形成工序和晶体管等功能元件形成工序，这里主要说明Cu布线的形成方法。
首先，如图3A所示，在衬底11表面上形成的作为元件分离层的绝缘层21上形成第一层间绝缘层31。最好用低介电率无机材料形成第一层间绝缘层31，例如使用涂布法形成膜厚约200nm、介电率比为2.7的聚甲基硅氧烷。
接着，使用平版印刷工序，在第一层间绝缘层31中形成对应于规定Cu布线图案的布线沟。之后，在包含该布线沟内表面的衬底表面上形成作为势垒金属41的例如厚度约10nm的TaN膜，并在其上形成约60nm左右的为进行电解电镀的屏蔽层的Cu膜。可用例如溅射法来形成这些膜。
之后，使用电解电镀法，在Cu屏蔽层上形成约600nm厚的Cu膜后，因为仅布线沟中残留Cu膜，所以使用CMP(Chemical Mechanical Polishing)法来研磨衬底表面，形成图3B所示的露出第一层间绝缘层31和Cu布线51的平坦衬底表面。
接着，如图3C所示，通过使用使用稀释氟酸的湿蚀刻法，选择蚀刻第一层间绝缘层31的表面层约10nm-50nm左右。通过蚀刻，去除第一层间绝缘层31表面中残留的CMP工序产生的机械损伤层。另外，Cu布线51和势垒金属41露出表面比周围的第一层间绝缘层31的表面相对高，在衬底表面形成凹凸。
接着，如图3D所示，通过涂布法在形成第一层间绝缘层31和Cu布线51的衬底表面上形成约50nm左右的绝缘性防扩散膜61。另外，在防扩散膜61上，用涂布法形成约200nm的第二层间绝缘层71。作为第二层间绝缘层71的材料，最好与第一层间绝缘层一样使用作为低介电材料的聚甲基硅氧烷。
作为防扩散膜60的材料，最好使用具有防止Cu扩散功能、同时也可用作蚀刻限制膜的作为涂布型低介电率材料的多芳基醇(polyarylane)和苯环丁烯。
因为用涂布型材料通过涂布法形成防扩散膜61，所以可形成具有平坦表面的层。结果，在Cu布线51上薄地形成防扩散膜61，在第一层间绝缘层31上厚地形成防扩散膜61。作为涂布法，除使用旋转涂敷器等的涂敷法外，也可使用以规定间隔向衬底滴下规定量涂布液的滴下法等。
之后，如图3E所示，由于连接Cu布线51上的必要部位和上述布线，所以在第二层间绝缘层71和防扩散膜61上形成接触孔81。此时，如图3E所示，即使接触孔81和Cu布线51多少产生位置偏移，由于偏离Cu布线51的部分中厚地形成防扩散膜61，所以即使过蚀刻，也可充分抑制在防扩散膜61内进行蚀刻。因此，可防止局部产生深的接触孔。
如上所述，根据第一实施例的布线结构和布线形成方法，因为蚀刻去除伴随CMP处理产生的第一层间绝缘层31表面的机械损伤层，所以可防止残留损伤层引起的膜剥离等问题。
另外，因为通过涂布型膜的良好流动性在Cu布线51上薄地形成防扩散膜61，在第一层间绝缘层31上厚地形成防扩散膜61，所以在接触孔形成时，即使产生位置偏移，也可通过防扩散膜61的充分厚度来防止对第一层间绝缘层31的蚀刻，可防止埋入不好等问题的发生。
在第一实施例的布线结构中，形成低电阻的Cu布线51作为布线层，另外，因为对第一、第二层间绝缘层31、71以及防扩散膜61使用低介电率材料，所以可大幅度改善布线RC延迟。
(第二实施例)
第二实施例的半导体器件也具有与图2A和图2B所示的第一实施例的半导体器件相同的结构，但其制造方法不同。下面，参照图4A-图4E来说明第二实施例的半导体器件的制造方法。
首先，如图4A所示，在形成于衬底12上的作为元件分离层的绝缘膜22上形成第一层间绝缘层32。接着，在第一层间绝缘层32上形成罩层(保护层)90。该罩层90是保护第一层间绝缘层32在后续CMP工序时免受机械损伤的层，只要实现其功能，绝缘膜、导电膜等膜均可，而不管电特性等。例如，可使用以CVD法形成的厚度约为50nm-100nm的SiO2膜作为罩层90。可在与第一实施例相同的条件下形成第一层间绝缘层32。
下面，在覆盖罩层90的第一层间绝缘层32中，使用平版印刷工序，形成对应于规定Cu布线图案的布线沟。之后，在包含布线沟内表面的衬底表面上形成例如TaN膜，作为势垒金属41，并在其上形成Cu膜，作为用于电解电镀的屏蔽层。另外，使用电解电镀法，在Cu屏蔽层上形成Cu膜，埋入布线沟。这些势垒金属42与Cu膜的膜厚等的制作条件可使用与第一实施例相同的条件。
之后，使用CMP法来研磨衬底表面，形成图4B所示的露出罩层90和Cu布线52的平坦衬底表面。
接着，如图4C所示，通过稀释的氟酸来蚀刻去除罩膜90。结果，第一层间绝缘层32的露出表面比Cu布线52的露出表面低去除的罩膜90的厚度。另外，在露出的第一层间绝缘层32的表面中不存在CMP处理引起的机械损伤层。
此后的工序与第一实施例的制造工序相同。即，如图4D所示，通过涂布法在形成第一层间绝缘层32和Cu布线52的衬底表面上形成约50nm左右的绝缘性防扩散膜62，另外，在防扩散膜62上形成约200nm左右的第二层间绝缘层72。
与第一实施例一样，最好使用聚甲基硅氧烷作为第二层间绝缘层72，使用多芳基醇作为防扩散膜62。
在第二实施例的制造方法中，因为也用涂布型材料通过涂布法形成防扩散膜62，所以可形成具有平坦表面的层。结果，在Cu布线52上薄地形成防扩散膜62，在第一层间绝缘层32上厚地形成防扩散膜62。
之后，如图4E所示，由于连接Cu布线52上的必要部位和上述布线，所以在第二层间绝缘层72和防扩散膜62上形成接触孔82。此时，如图4E所示，即使接触孔82和Cu布线52多少产生位置偏移，由于在偏离Cu布线52的部分中厚地形成防扩散膜62，所以即使过蚀刻，也可充分抑制在防扩散膜62内进行蚀刻。因此，由于可防止局部产生深的接触孔，所以可防止接触孔埋入不好等问题。
在上述第二实施例中，虽然使用SiO2来作为罩膜90，但除机械保护膜功能外，也可附加平版印刷工序中作为硬掩膜的功能或作为对光刻胶膜的防反射膜的功能。
第二实施例的半导体器件及其制造方法也可得到与第一实施例的情况相同的效果，因为使用罩膜90，所以可更确实地防止对第一层间绝缘层32的机械损伤残留。另外，可高精度再现第一层间绝缘层32和Cu布线52各自的表面高度。
(第三实施例)
第三实施例的半导体器件也具有与图2A和图2B所示第一实施例的半导体器件基本相同的结构，但这里不使用涂布型材料作为防扩散膜，而使用使用CVD法的无机膜。
下面，参照图5A-图5C来说明第三实施例的半导体器件的制造方法。可在与第一实施例相同的条件下制作在衬底13上形成的作为元件分离层的绝缘层23上形成的第一层间绝缘层、布线沟、埋入在布线沟内的势垒金属43和Cu布线53。
如图5A所示，形成Cu布线53的露出表面高、第一层间绝缘层33的表面低的结构。该形成方法也可利用第一实施例、第二实施例之一的方法。
如图5B所示，在第三实施例的半导体器件制造方法中，与现有技术一样，使用CVD法来形成SiN膜或SiC膜，作为防扩散膜63。用CVD法形成的膜的覆盖性好，形成反映衬底面凹凸的凹凸的残留防扩散膜63表面。
使用CMP工序来实现衬底表面的平坦化。结果，可形成图5B所示的具有基本平坦表面的防扩散膜63。即，在Cu布线53上薄地形成防扩散膜63，在第一层间绝缘层33上厚地形成防扩散膜63。
因此，与第一、第二实施例同样，在平坦化的防扩散膜63上形成第二层间绝缘层73，在形成必要的接触孔的情况下，即使产生重合偏移，由于仅在偏离Cu布线53的部分中厚地形成防扩散膜63，所以即使进行过蚀刻，也可充分抑制在防扩散膜63内进行蚀刻。因此，由于可防止局部产生深的接触孔，所以可防止接触孔埋入不好等问题。
上面，在第一-第三实施例中，举例说明了使用镶嵌法形成Cu布线的情况，但不限于Cu布线，在用其它镶嵌工序形成其它金属布线的情况下，也可有效去除层间绝缘膜中残留的CMP处理引起的损伤层，并防止因接触孔开口时的位置偏移引起的局部深孔的发生等。另外，不限于布线，即使对使用镶嵌法形成的金属栅极等也同样适用。
(第四实施例)
在第四实施例中，说明适用于上述第一、第二实施例制造方法的半导体制造装置的一实例。
如上所述，在第一实施例的半导体制造方法中，为了形成埋入布线层，进行CMP处理，在该CMP处理后，进行第一层间绝缘层的损伤层去除工序、防扩散膜的形成工序、第二层间绝缘膜的形成工序。可通过湿蚀刻去除损伤层，防扩散膜和第二层间绝缘膜的形成包含涂敷工序和退火工序。因此，在CMP工序后，进行1)去除损伤层的湿蚀刻工序，2)防扩散膜的涂敷工序，3)防扩散膜的退火工序，4)第二层间绝缘层的涂敷工序，和5)第二层间绝缘层的退火工序。这里例举的五个连续的工序任一个都是在不需要高真空室的常压中的处理。
在使用第二实施例的半导体制造方法的情况下，在CMP处理后，首先进行去除罩层的湿蚀刻工序，此后的工序与第一实施例的工序一致，在第二层间绝缘层的退火工序之前，连续进行不需要高真空室的常压中的处理。
如图6A或图6B所示，按工序顺序排列不需要高真空室的上述各工序的处理装置(处理室)，通过衬底搬运部件接合各处理室，可构筑可进行批量处理的制造线。因为各处理室不需要高真空，所以各处理室之间的晶片搬运容易，可大幅度提高生产率。下面参照附图来更具体说明第四实施例的半导体制造装置。
如图6A所示，在该半导体制造装置中，按制造工序顺序排列搬入衬底的加载盒121、蚀刻室123、涂敷室124、退火室125、涂敷室126、退火室127和搬出衬底的去载盒128，通过衬底搬运部件连接各处理室。
在加载盒121中，设置在例如第一或第二实施例的CMP处理工序之前完成的被处理衬底。每个衬底通过搬运部件首先被搬运到蚀刻室123。在蚀刻室123中，具备加入稀释氟酸等蚀刻液的槽和水洗用槽或部分水洗浴室、和旋转干燥部等，在衬底通过蚀刻室123的过程中，接受第一层间绝缘层表面的蚀刻处理或罩膜的蚀刻处理。
将搬出蚀刻室123的衬底搬运到涂敷室124，这里，例如通过旋转涂敷器等在衬底表面上涂敷防扩散膜，并移动到退火室124。在退火室124中，进行涂敷后的防扩散膜溶液中的溶媒挥发或进行防扩散膜的交联反应或聚合反应的热处理。退火室124的气氛最好是氮气或氩气等惰性气氛，期望将氧分压控制在100ppb以下的低分压。也可通过例如在衬底上淋浴状吹惰性气体等方法得到这些气体气氛。
接着，将衬底搬运到涂敷室126，这里，在衬底表面上涂敷第二层间绝缘层。再将衬底移动到退火室127，这里，进行第二层间绝缘层中的溶媒挥发或进行层间绝缘膜的交联反应或聚合反应的热处理。退火室127内的气氛与防扩散膜用的退火室125一样，是氮气或氩气等惰性气氛，期望将氧分压控制在100ppb以下。
将第二层间绝缘层的退火结束后的衬底搬运到去载盒128，从这里搬出到装置外部。
如图6B所示，在加载盒121和蚀刻室123之间可具备洗净室122。洗净室122中为了洗净衬底表面，准备例如盐酸槽和水洗槽，并具备旋转干燥器。
若使用上述第四实施例的半导体制造装置，因为按处理顺序的次序连接各处理室，所以可以通过贯穿从CMP处理后的第一层间绝缘层或罩层的蚀刻工序到第二层间绝缘层形成工序的连续工序进行处理，所以可提高生产量。
蚀刻室123中使用的蚀刻溶液的种类可根据被蚀刻材料的种类进行适当变更。在图6B中，在其它处理室中进行衬底表面洗净处理和蚀刻，但取代药液外，也可在一个处理室中进行处理。此时，有装置面积小的优点。
另外，防扩散膜的退火和第二层间绝缘层的退火分别在独立的退火室125、127中进行处理，但对于防扩散膜仅完成烘焙，可在固化第二层间绝缘层时一起固化防扩散膜。
另外，若并列设置多个各处理室，则可进一步提高处理速度。
以上说明了第一-第四实施例，但本发明的半导体器件及其制造方法不限于这些说明，本领域的技术人员明白还可进行材料的置换或改良等。
如上所述，提供一种成品率高的半导体器件，根据本发明的半导体器件，因为在第一层间绝缘层表面上厚地、在导电层上薄地形成绝缘膜，所以在将绝缘膜用作蚀刻限制膜并在上述导电层上形成接触孔的情况下，即使产生重合偏移，第一层间绝缘层表面上的厚绝缘膜也可抑制蚀刻进行，所以可防止因局部形成的深沟产生埋入不好等。
另外，提供一种成品率高的半导体器件，根据本发明的半导体器件的制造方法，因为第一层间绝缘层表面上未残留机械损伤，所以可防止发生膜剥离等。通过形成平坦表面的绝缘膜，可在导电层上薄地、在第一层间绝缘层上厚地形成绝缘膜，所以在将绝缘膜用作蚀刻限制膜并在上述导电层上形成接触孔的情况下，即使产生重合偏移，第一层间绝缘层表面上的厚绝缘膜也可抑制蚀刻进行，所以可防止因局部形成的深沟产生埋入不好等。
另外，使用Cu布线作为导电层，使用低介电率材料作为绝缘膜时，可降低RC延迟。

Claims (30)

1.一种半导体器件，具有：
第一层间绝缘层；
形成于上述第一层间绝缘层中的沟；
掩埋上述沟、具有比上述第一层间绝缘层表面高的表面的导电层；
覆盖上述第一层间绝缘层和上述导电层、具有平坦表面的绝缘膜；和
形成于上述绝缘膜上、具有比上述绝缘膜高的蚀刻选择比的第二层间绝缘层。
2.根据权利要求1所述的半导体器件，其特征在于，
上述绝缘膜在上述第一层间绝缘层上的膜厚比在上述导电层上的膜厚厚。
3.根据权利要求1所述的半导体器件，其特征在于，
上述绝缘膜由涂布型材料构成。
4.根据权利要求1所述的半导体器件，其特征在于，
上述绝缘膜对上述导电层中的导体材料具有防扩散效果。
5.根据权利要求1所述的半导体器件，其特征在于，
由具有比SiO2膜低的介电率比的绝缘材料形成上述第一层间绝缘层和上述第二层间绝缘层的至少一方。
6.根据权利要求1所述的半导体器件，其特征在于，
由具有比SiO2膜低的介电率比的绝缘材料形成上述绝缘膜。
7.根据权利要求1所述的半导体器件，其特征在于，
上述导电层具有势垒金属层。
8.根据权利要求1所述的半导体器件，其特征在于，
上述导电层具有Cu布线层。
9.根据权利要求1所述的半导体器件，其特征在于，
由聚甲基硅氧烷形成上述第一层间绝缘层和上述第二层间绝缘层的至少一方。
10.根据权利要求1所述的半导体器件，其特征在于，
由多芳基醇和苯环丁烯之一形成上述绝缘膜。
11.一种半导体器件制造方法，具有：
形成第一层间绝缘层的工序；
在上述第一层间绝缘层中形成沟的工序；
在上述第一层间绝缘层上形成导电层，用上述导电层掩埋上述沟的工序；
研磨上述导电层形成后的衬底表面、形成露出上述第一层间绝缘层和上述导电层的平坦面的工序；
蚀刻去除上述第一层间绝缘层表面中残留的由上述研磨引起的机械损伤层的工序；
在上述蚀刻后的衬底表面上形成具有平坦表面的绝缘膜的工序；和
在上述绝缘膜上形成蚀刻选择比比上述绝缘膜高的第二层间绝缘层的工序。
12.根据权利要求11所述的方法，其特征在于，
用涂布法形成上述绝缘膜。
13.根据权利要求11所述的方法，其特征在于进一步包括：
部分蚀刻上述第二层间绝缘层和上述绝缘膜，在底部上形成至少露出部分上述导电层的接触孔的工序。
14.根据权利要求11所述的方法，其特征在于，
上述绝缘膜是对上述导电层中的导体材料具有防扩散效果的材料。
15.根据权利要求11所述的方法，其特征在于，
上述第一层间绝缘层和上述第二层间绝缘层的至少一方是介电率比比SiO2膜低的材料。
16.根据权利要求11所述的方法，其特征在于，
上述绝缘膜至少是介电率比比SiO2膜低的材料。
17.根据权利要求11所述的方法，其特征在于，
上述第一层间绝缘层和上述第二层间绝缘层的至少一方是甲基聚硅氧烷。
18.根据权利要求11所述的方法，其特征在于，
上述导电层包含势垒金属层。
19.根据权利要求11所述的方法，其特征在于，
上述导电层包含Cu布线层。
20.根据权利要求11所述的方法，其特征在于，
在常压气氛中进行上述蚀刻去除、上述绝缘膜的形成和上述第二层间绝缘层的形成的任一个。
21.一种半导体器件制造方法，具特征在于：
形成第一层间绝缘层的工序；
在上述第一层间绝缘层表面上覆盖保护膜的工序；
在由上述保护膜覆盖的上述第一层间绝缘层中形成沟的工序；
在形成上述沟后的衬底表面上形成导电层，用上述导电层掩埋上述沟的工序；
研磨上述导电层形成后的衬底表面、形成露出上述保护膜和上述导电层的平坦面的工序；
蚀刻去除上述保护膜的工序；
在去除上述保护膜后的衬底表面上形成具有平坦表面的绝缘膜的工序；和
在上述绝缘膜上形成蚀刻选择比比上述绝缘膜高的第二层间绝缘层的工序。
22.根据权利要求21所述的方法，其特征在于，
用涂布法形成上述绝缘膜。
23.根据权利要求21所述的方法，其特征在于，
上述保护膜为SiO2膜。
24.根据权利要求21所述的方法，其特征在于，
上述绝缘膜是对上述导电层中的导体材料具有防扩散效果的材料。
25.根据权利要求21所述的方法，其特征在于，
上述第一层间绝缘层和上述第二层间绝缘层的至少一方是介电率比比SiO2膜低的材料。
26.根据权利要求21所述的方法，其特征在于，
上述绝缘膜至少是介电率比比SiO2膜低的材料。
27.根据权利要求21所述的方法，其特征在于，
上述第一层间绝缘层和上述第二层间绝缘层的至少一方是甲基聚硅氧烷。
28.根据权利要求21所述的方法，其特征在于，
上述导电层包含势垒金属层。
29.根据权利要求21所述的方法，其特征在于，
上述导电层包含Cu布线层。
30.根据权利要求21所述的方法，其特征在于，
在常压气氛中进行上述蚀刻去除、上述绝缘膜的形成和上述第二层间绝缘层的形成的任一个。
CNB021482365A 2001-09-27 2002-09-27 具有埋入型导电层的半导体器件及其制造方法 Expired - Fee Related CN1231969C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001298522A JP2003100869A (ja) 2001-09-27 2001-09-27 半導体装置とその製造方法
JP2001298522 2001-09-27

Publications (2)

Publication Number Publication Date
CN1421928A CN1421928A (zh) 2003-06-04
CN1231969C true CN1231969C (zh) 2005-12-14

Family

ID=19119413

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021482365A Expired - Fee Related CN1231969C (zh) 2001-09-27 2002-09-27 具有埋入型导电层的半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US20030057457A1 (zh)
JP (1) JP2003100869A (zh)
KR (1) KR100525135B1 (zh)
CN (1) CN1231969C (zh)
TW (1) TW584954B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005034234A1 (ja) * 2003-10-02 2005-04-14 Fujitsu Limited 半導体装置及びその製造方法
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7737556B2 (en) * 2005-09-30 2010-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Encapsulated damascene with improved overlayer adhesion
JP4692319B2 (ja) * 2006-02-17 2011-06-01 ソニー株式会社 半導体装置の製造方法
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
TWI405515B (zh) 2009-12-30 2013-08-11 Unimicron Technology Corp 線路板及其製程
CN102376597A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法
CN102569167A (zh) * 2010-12-16 2012-07-11 中芯国际集成电路制造(北京)有限公司 双镶嵌结构的形成方法
JP2014011408A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法および研磨装置
US8802561B1 (en) * 2013-04-12 2014-08-12 Sandisk 3D Llc Method of inhibiting wire collapse
CN104347489A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
CN104752151B (zh) * 2013-12-27 2018-08-17 中芯国际集成电路制造(上海)有限公司 一种集成无源器件及其制造方法
CN106463369B (zh) * 2014-06-30 2019-03-19 光村印刷株式会社 导电性基体材料以及导电性基体材料的制造方法
KR102635828B1 (ko) 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20220033838A (ko) * 2020-09-10 2022-03-17 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
KR100404649B1 (ko) * 1998-02-23 2003-11-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치 및 그 제조방법
CN1516275A (zh) * 1998-07-03 2004-07-28 ���µ�����ҵ��ʽ���� 半导体装置及其制造方法
US20030205815A1 (en) * 1999-06-09 2003-11-06 Henry Chung Fabrication method of integrated circuits with borderless vias and low dielectric constant inter-metal dielectrics
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2003100869A (ja) 2003-04-04
KR100525135B1 (ko) 2005-11-02
CN1421928A (zh) 2003-06-04
US20030057457A1 (en) 2003-03-27
TW584954B (en) 2004-04-21
KR20030027740A (ko) 2003-04-07

Similar Documents

Publication Publication Date Title
CN1231969C (zh) 具有埋入型导电层的半导体器件及其制造方法
WO2000019523A1 (en) High-performance dual-damascene interconnect structures
CN1828845A (zh) 镶嵌结构与其形成方法
CN100419963C (zh) 使用平面化方法和电解抛光相结合的方法形成半导体结构
US20230369065A1 (en) Methods and systems of forming metal interconnect layers using engineered templates
WO2007043634A1 (ja) 多層配線の製造方法
CN1610965A (zh) 用于制作具有低k电介质性质的互连结构的方法
KR20040072446A (ko) 반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법
US20070049008A1 (en) Method for forming a capping layer on a semiconductor device
US6927160B1 (en) Fabrication of copper-containing region such as electrical interconnect
US7459394B2 (en) Methods of manufacturing semiconductor devices
CN1447413A (zh) 使用双波纹技术制造半导体器件的方法
WO2011116326A1 (en) Through-silicon via fabrication with etch stop film
US7381638B1 (en) Fabrication technique using sputter etch and vacuum transfer
KR20020010937A (ko) 함몰부 없는 구리 다마신 구조 제조 방법
JP2001176872A (ja) 半導体装置の製造方法
KR100571406B1 (ko) 반도체 소자의 금속배선 제조 방법
KR100657757B1 (ko) 반도체 소자 제조 방법
US6455434B1 (en) Prevention of slurry build-up within wafer topography during polishing
US20160172238A1 (en) Selective sealant removal
KR100497165B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040050118A (ko) 반도체 소자의 금속 배선 형성 방법
US20070151860A1 (en) Method for forming a copper metal interconnection of a semiconductor device
US20100167530A1 (en) Method for forming metal line of semiconductor device
KR100762089B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20051214

Termination date: 20130927