KR100460798B1 - 반도체소자제조방법 - Google Patents
반도체소자제조방법 Download PDFInfo
- Publication number
- KR100460798B1 KR100460798B1 KR1019970025855A KR19970025855A KR100460798B1 KR 100460798 B1 KR100460798 B1 KR 100460798B1 KR 1019970025855 A KR1019970025855 A KR 1019970025855A KR 19970025855 A KR19970025855 A KR 19970025855A KR 100460798 B1 KR100460798 B1 KR 100460798B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- conductive film
- insulating film
- conductive
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 41
- 238000001312 dry etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 239000010410 layer Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 abstract description 8
- 239000000463 material Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Crystallography & Structural Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 도전성막 상에 절연막을 형성하는 공정과, 상기 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 도전성 건식 식각 설비 내에서 상기 절연막을 건식 식각하는 공정 및, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 건식 식각 설비 내에서 상기 도전성막을 건식 식각하는 공정으로 이루어져, 1) 반도체 소자 제조시 소요되는 공정 시간을 단축할 수 있게 되어 생산성 향상을 기할 수 있게 되고, 2) 절연막 식각 공정 진행시 식각 설비 내로 공급되는 O2로 인해 폴리머 발생을 최대한 억제할 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 동일 건식 식각 장비 내에서 도전성막과 절연막의 식각이 모두 이루어질 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
건식 식각은 가공 재료(예컨대, 기판 상의 막질) 위에 식각 가스를 공급하여, 가공 재료와 공급 가스가 반응을 일으켜서 증기압이 높은 물질이나 또는 휘발성 물질을 생성시킴으로써, 식각을 진행하는 기술이다. 따라서, 가공 재료와 반응해서 그에 적합한 생성물이 얻어지는 가스를 사용하여 식각 공정을 진행하여야 한다.
일반적으로, 도전성막(예컨대, 폴리실리콘이나 WSi등)과 절연막(SiO2, Si3N4등)의 식각 공정 진행시에는 그 막질 특성상, 서로 다른 별개의 건식 식각 설비를 이용하여 상기 막질을 각각 식각해 주는 방식으로 공정이 이루어지고 있다.
그러나, 반도체 소자의 형태가 다양해질 뿐 아니라 커패시터 제조시에는 절연막 식각후 곧바로 도전성막을 건식 식각해 주는 공정이 요구되므로, 도전성막과 절연막을 상기와 같이 서로 다른 두 대의 설비에서 각각 식각해 주는 방식으로 공정을 진행할 경우, 설비간의 특성 차이로 인하여 소자 불량이 유발되게 된다.
특히, 절연막(SiO2) 식각 공정 진행시에는 식각부족 현상에 의해 폴리머(polymer)가 잔존되는 현상이 발생되므로, 이 상태에서 다른 건식 식각 설비를 이용하여 도전성막(폴리실리콘)을 패터닝해 줄 경우에는 폴리실리콘 스트링거와 같은 불량이 야기되어져, 이것이 후속 공정 진행시 파티클로 작용하게 되므로 이에 대한 개선책이 시급히 요구되고 있다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 반도체 소자 제조시, 도전성막 건식 식각 설비를 이용하여 절연막 식각 공정을 진행해 주므로써, 공정 시간 단축 및 생산성 향상을 기할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 도전성막 상에 절연막을 형성하는 공정과, 상기 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 하나의 도전성막 건식 식각 설비 내에서 O2, He, SF6으로 이루어진 식각가스를 이용하여 상기 절연막을 제거하고, Cl2, He, SF6으로 이루어진 식각가스를 이용하여 도전성막을 순차적으로 식각하는 공정을 포함하여 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 절연막 식각 공정시 이용되는 식각 가스로는 불소 등의 할로겐 원소를 베이스로 한 가스(예컨대, He, SF6)와 O2를 들 수 있고, 상기 도전성막 식각 공정시 이용되는 식각 가스로는 Cl2, He, SF6를 들 수 있다.
상기 공정을 적용하여 반도체 소자를 제조할 경우, 동일 건식 식각 설비 내에서 도전성막과 절연막을 모두 식각할 수 있게 되므로 공정 시간을 단축할 수 있게 된다. 또한, 식각 공정 진행시 O2를 사용하므로 절연막 식각시 발생하는 C 성분을 제거할 수 있게 되어 폴리머 발생을 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 소자 제조시, 불소 등의 할로겐 원소를 베이스로 한 가스 (예컨대, He, SF6)와 O2를 식각 가스로 이용하여 도전성막 건식 식각 설비 내에서 절연막 식각 공정을 진행시켜 주므로써, 폴리머 발생 억제 및 공정 시간 절감을 통한 생산성 향상을 기할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 1a 내지 도 1c에 제시된 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(s) 상에 전극 물질로서, 폴리실리콘 재질의 제 1 도전성막(12)과, WSi 재질의 제 2 도전성막(14)을 순차적으로 증착한다. 이어, 상기 제 2 도전성막(14) 상에 유전체막으로 사용되어질 Si3N4 재질의 제 1 절연막(16)과, SiO2 재질의 제 2 절연막(18)을 순차적으로 증착한다. 그 다음, 상기 전극 물질과 유전체막을 패터닝하기 위하여 상기 제 2 절연막(18) 상에 감광막 패턴(20)을 형성한다. 이때, 상기 전극 물질은 폴리실리콘 재질의 단일층 구조를 가지도록 제작할 수도 있고, 상기 유전체막은 SiO2 단일층 구조를 갖도록 제작할 수도 있다.
도 1b에 도시된 바와 같이, 상기 막질이 증착되어 있는 반도체 기판을 도전성막 건식 식각 설비 내에 장착하고, 상기 감광막 패턴(20)을 마스크로 이용하여 제 2 절연막(18)과 제 1 절연막(16)을 순차적으로 건식 식각한다. 이때, 이용되는 식각 가스로는 He, SF6와 O2를 들 수 있다.
여기서, O2를 공급해 주는 것은 SF6와 He만으로 식각 공정을 진행할 경우, 이들 가스가 감광막 패턴을 이루는 포토레지스트와 반응하여 폴리머를 발생시키게 되고, 상기 폴리머는 후속 공정 진행시 파티클로 작용하여 도전성막 특히, 폴리실리콘을 식각할 때 폴리실리콘 스트링거나 브리지(bridge) 등과 같은 불량을 유발하게 되므로, 절연막 식각 공정 진행시 발생되는 C 성분(감광막 패턴에서 발생된 성분)과 O2를 결합시켜 CO2 형태로 식각 설비 외부로 배출시켜 주므로써, 폴리머 발생을 최대한 억제하기 위함이다.
도 1c에 도시된 바와 같이, 상기 감광막 패턴(20)을 마스크로 이용하여 상기 도전성막 건식 식각 설비 내에서 진공의 깨뜨림없이 상기 제 2 도전성막(14)과 제 1 도전성막(12)을 순차적으로 건식 식각한 다음, 상기 감광막 패턴(20)을 제거하므로써, 본 공정을 완료한다. 이때, 이용되는 식각 가스로는 Cl2, He, SF6를 들 수 있다.
이와 같이, 절연막 식각 공정과 도전성막 식각 공정을 하나의 건식 식각 설비 내에서 실시해 줄 경우, 식각 설비간의 특성 차이로 인해 야기되던 불량을 제거할 수 있을 뿐 아니라 공정 시간 또한 단축할 수 있게 되므로 생산성 향상을 기할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 도전성막 건식 식각 설비내에서 절연막 식각 공정과 도전성막 식각 공정이 모두 진행되도록 하므로써, 1) 반도체 소자 제조시 소요되는 공정 시간을 단축할 수 있게 되어 생산성 향상을 기할 수 있게 되고, 2) 절연막 식각 공정 진행시 식각 설비 내로 공급되는 O2로 인해 폴리머 발생을 최대한 억제할 수 있게 된다.
도 1a 내지 도 1c는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도.
Claims (7)
- 도전성막과 절연막이 적층된 구조를 갖는 반도체 소자 제조방법에 있어서, 하나의 건식 식각 설비 내에서 O2, He, SF6으로 이루어진 식각가스를 이용하여 상기 절연막을 제거하고, Cl2, He, SF6으로 이루어진 식각가스를 이용하여 도전성막을 순차적으로 식각하는 것을 포함함을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 건식 식각 설비는 도전성막 건식 식각 설비인 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 절연막은 "Si3N4/SiO2" 적층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 도전성막은 "폴리실리콘/WSi" 적층 구조나 폴리실리콘 단일층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 도전성막 상에 절연막을 형성하는 공정과, 상기 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 하나의 도전성막 건식 식각 설비 내에서 O2, He, SF6으로 이루어진 식각가스를 이용하여 상기 절연막을 제거하고, Cl2, He, SF6으로 이루어진 식각가스를 이용하여 도전성막을 순차적으로 식각하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서, 상기 절연막은 "Si3N4/SiO2" 적층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 5항에 있어서, 상기 도전성막은 "폴리실리콘/WSi" 적층 구조나 폴리실리콘 단일층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970025855A KR100460798B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체소자제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970025855A KR100460798B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체소자제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990002290A KR19990002290A (ko) | 1999-01-15 |
KR100460798B1 true KR100460798B1 (ko) | 2005-05-20 |
Family
ID=37302649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970025855A KR100460798B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체소자제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100460798B1 (ko) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003521A (ko) * | 1995-06-30 | 1997-01-28 | 김주용 | 미세 패턴 형성 방법 |
KR970008371A (ko) * | 1995-07-20 | 1997-02-24 | 김광호 | 다층금속 식각방법 |
KR970013357A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 커패시터 및 그 제조 방법 |
KR970023814A (ko) * | 1995-10-27 | 1997-05-30 | 김광호 | 반도체 건식에칭방법 |
KR970023737A (ko) * | 1995-10-25 | 1997-05-30 | 김광호 | 반도체장치의 금속배선 형성방법 |
-
1997
- 1997-06-19 KR KR1019970025855A patent/KR100460798B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003521A (ko) * | 1995-06-30 | 1997-01-28 | 김주용 | 미세 패턴 형성 방법 |
KR970008371A (ko) * | 1995-07-20 | 1997-02-24 | 김광호 | 다층금속 식각방법 |
KR970013357A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 커패시터 및 그 제조 방법 |
KR970023737A (ko) * | 1995-10-25 | 1997-05-30 | 김광호 | 반도체장치의 금속배선 형성방법 |
KR970023814A (ko) * | 1995-10-27 | 1997-05-30 | 김광호 | 반도체 건식에칭방법 |
Also Published As
Publication number | Publication date |
---|---|
KR19990002290A (ko) | 1999-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5792672A (en) | Photoresist strip method | |
KR100340879B1 (ko) | 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법 | |
US6218084B1 (en) | Method for removing photoresist layer | |
US4946804A (en) | Aperture forming method | |
KR100482029B1 (ko) | 엠아이엠 캐패시터 형성방법 | |
KR100460798B1 (ko) | 반도체소자제조방법 | |
KR100542943B1 (ko) | 반도체 소자의 리페어 식각 방법 | |
EP1320128A1 (en) | Method for making interconnect structures | |
KR100361527B1 (ko) | 반도체소자의제조방법 | |
JPS61172336A (ja) | 半導体装置電極開口部の形成方法 | |
KR100191464B1 (ko) | 반도체 장치의 커패시터 제조 방법 | |
KR100464660B1 (ko) | 반도체 소자의 식각부산물 제거방법 | |
KR100460801B1 (ko) | 반도체소자제조방법 | |
KR20050071115A (ko) | 반도체 제조 공정에서 에칭 얼룩 제거방법 | |
KR100237025B1 (ko) | 반도체 소자의 금속층 식각 방법 | |
JPS62222658A (ja) | 導体配線の形成方法 | |
KR20030083175A (ko) | 반도체 소자의 폴리머 제거방법 | |
JPH0258834A (ja) | 副生物を用いたリフトオフ工程 | |
KR20060011021A (ko) | 반도체 소자의 제조 방법 | |
KR20030056793A (ko) | 반도체 소자의 형성 방법 | |
JPS6260237A (ja) | 半導体装置の製造方法 | |
KR19990005821A (ko) | 반도체장치의 폴리실리콘 패턴 형성방법 | |
KR20030093419A (ko) | 반도체 소자의 식각 저지층 식각방법 | |
KR20030080549A (ko) | 반도체 제조공정시 발생된 잔존물 제거방법 | |
KR20000003926A (ko) | 반도체 기억소자 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |