KR100617066B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 듀얼 다마신 공정의 트렌치 PEP에서 WEE, ECP EBR과 레이져 마킹간의 간격을 조절하여 구리 필름의 벗겨짐을 방지할 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 웨이퍼의 에지부분에 레이져 마킹을 형성하는 단계와, 상기 웨이퍼의 에지로부터 제 1 간격을 제외한 상기 웨이퍼 상에 복수의 트렌치 패턴을 형성하는 단계와, 상기 전기 화학 도금 공정을 통해 상기 레이져 마킹 및 상기 트렌치 패턴이 형성된 상기 웨이퍼 상에 구리 필름을 형성하는 단계와, 상기 웨이퍼의 에지로부터 상기 제 1 간격과 동일하거나 큰 제 2 간격 상의 상기 구리 필름을 제거하는 단계와, 화학 기계적 연마 공정을 통해 상기 웨이퍼 상에 형성된 상기 구리 필름을 일정한 두께로 연마하는 단계를 포함한다.
이러한 구성에 의하여 본 발명은 트렌치 PEP WEE와 ECP EBR의 간격을 웨이퍼 에지로부터 동일하게 하거나, ECP EBR를 트렌치 PEP WEE보다 크도록 조절함으로써 웨이퍼 상에 형성된 구리 필름이 벗겨지는 현상을 최소화할 수 있다. 따라서, 본 발명은 구리 필름의 벗겨짐으로 인한 불량을 방지할 수 있다.
PEP, WEE, ECP, CMP, ECP EBR, 레이져 마킹

Description

반도체 소자의 제조방법{Method for Manufacturing of Semiconductor Device}
도 1은 웨이퍼 상에 형성된 레이져 마킹을 나타내는 단면도.
도 2는 종래의 웨이퍼 상에 레이져 마킹을 포함한 반도체 소자의 제조방법을 나타내는 단면도.
도 3a 및 도 3b는 도 2에 도시된 구리 필름의 벗겨짐을 나타내는 사진.
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 단계적으로 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 웨이퍼 20, 120 : 레이져 마킹
22, 122 : 돌출부 30, 130 : 구리 필름
40, 140 : 트렌치 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 다마신 공정의 트렌치 PEP에서 WEE, ECP EBR과 레이져 마킹간의 간격을 조절하여 구리 필름의 벗 겨짐을 방지할 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 다양한 형태의 막(예를 들어, 실리콘막, 산화막, 필드 산화막, 폴리 실리콘막, 금속 배선막 등)이 다층 구조로 적층되는 형태를 갖는다. 이러한 다층 구조의 반도체 소자는 증착공정, 산화 공정, 포토 리소그라피 공정(포토 레지스트막 도포, 노광, 현상 공정 등) 또는 패터닝 공정, 에칭 공정, 세정 공정, 린스 공정 등과 같은 여러 가지 공정들에 의해 제조된다. 이때, 임의의 막에 대한 패터닝은 임의의 막 위에 스핀 코팅 등의 방법을 통해 포토 레지스트(감광막)를 도포하고, 이를 노광한 후 현상함으로써 임의의 막 위에 원하는 형상의 마스크 패턴을 형성하며, 이와 같이 형성된 마스크 패턴을 이용하여 하부의 막을 선택적으로 제거(식각)함으로써 수행된다.
이러한 반도체 소자의 제조공정 가운데 하나의 순서상의 착오도 웨이퍼에 형성되는 다수 반도체 소자의 불량과 폐기를 가져오게 되므로 어떤 웨이퍼가 어떤 공정을 거쳤고 현재 어떤 상태에 있는지를 파악할 필요가 있다. 이에 따라, 웨이퍼의 상에는 웨이퍼의 인식을 위해 레이져 마킹이 형성된다.
레이져 마킹은 도 1에 도시된 바와 같이 웨이퍼(10)의 에지 부분에 형성된다. 이때, 웨이퍼(10) 상에 형성되는 레이져 마킹(20)의 깊이(D)는 반도체 소자의 집적도가 커지면 커질수록 금속층이 많아지게 되어 웨이퍼 상에 모든 금속층의 제조공정을 진행하였을 때에도 식별하기 위해 깊어지게 된다. 이에 따라, 레이져 마킹(20) 시 레이져에 의한 웨이퍼(10)의 부산물이 웨이퍼(10)의 표면에 소정 높이로 돌출되는 돌출부(22)의 높이(H) 역시 높아지게 된다. 이때, 구리(Cu) 7 레이어 (Layer)까지는 레이져 마킹(20)의 깊이(D)는 4 ~ 7㎛로 진행하므로, 돌출부(22)의 높이(H)는 2 ~ 3㎛ 정도가 된다. 이러한, 레이져 마킹(20)은 일반적으로 웨이퍼(10)의 에지(Edge)로부터 약 3.0mm 정도 까지 형성된다.
이와 같이, 웨이퍼(10) 상에 레이져 마킹(20)이 형성된 후, 웨이퍼(10) 상에는 다마신(Damascene) 공정의 트렌치(Trench) PEP(Photo Etch Process)의 WEE(Wafer Edge Exclusion) 공정을 통해 웨이퍼(10)의 에지 3.1 ~ 3.5mm를 제외한 웨이퍼(10) 상에 복수의 트렌치 패턴을 형성한다.
그리고, ECP(Electro Chemical Plating) 공정을 통해 웨이퍼(10)의 전면에 구리 필름을 형성하여 레이져 마킹(20) 및 각 트렌치 영역을 채우게 된다.
그런 다음, 도 2에 도시된 바와 같이 ECP EBR(Edge Bead Removal) 공정을 통해 웨이퍼(10)의 에지로부터 2.5mm ~ 3.0mm 상의 구리 필름(30)을 제거하게 된다. 이때, ECP EBR 공정은 구리 필름(30)이 웨이퍼 에지 부분에 형성될 경우 여러 가지 오염 문제 등을 야기하므로 웨이퍼 에지의 일정 부분을 케미컬(Chemical)로 제거하는 공정이다.
한편, 레이져 마킹(20) 시 형성되는 돌출부(22)로 인한 불량이 발생하는데, 이는 듀얼 다마신(Dual Damascene) 공정에서 트렌치 PEP의 WEE와 ECP EBR의 간격으로 인하여 발생되는 구리 띠(Cu Belt) 때문이다. 이 구리 띠가 생성되는 이유는 일반적으로 트렌치 WEE가 ECP EBR보다 작을 경우는 채워지지 않는 트렌치 패턴이 구리 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정시 무너지면서 파티클 소스(Particle Source)로 작용하므로 트렌치 WEE를 ECP EBR보다 크게 하기 때문이다.
이와 같이, 구리 띠가 레이져 마킹(20)과 만나는 부분에 존재한다면 돌출부(22)와 트렌치 패턴(40)간의 단차가 큼으로 인하여 구리 CMP 과정에서 도 3a 및 도 3b와 같이 구리 필름(30)이 벗겨지는 문제점이 있다.
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 듀얼 다마신 공정의 트렌치 PEP에서 WEE, ECP EBR과 레이져 마킹간의 간격을 조절하여 구리 필름의 벗겨짐을 방지할 수 있도록 한 반도체 소자의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 웨이퍼의 에지부분에 레이져 마킹을 형성하는 단계와, 상기 웨이퍼의 에지로부터 제 1 간격을 제외한 상기 웨이퍼 상에 복수의 트렌치 패턴을 형성하는 단계와, 상기 전기 화학 도금 공정을 통해 상기 레이져 마킹 및 상기 트렌치 패턴이 형성된 상기 웨이퍼 상에 구리 필름을 형성하는 단계와, 상기 웨이퍼의 에지로부터 상기 제 1 간격과 동일하거나 큰 제 2 간격 상의 상기 구리 필름을 제거하는 단계와, 화학 기계적 연마 공정을 통해 상기 웨이퍼 상에 형성된 상기 구리 필름을 일정한 두께로 연마하는 단계를 포함하는 것을 특징으로 한다.
상기 레이져 마킹은 상기 웨이퍼의 에지로부터 3.0mm 이내에 형성됨을 특징으로 한다.
상기 레이져 마킹을 형성하는 단계는 상기 제 1 및 제 2 간격이 중첩되는 부위에 형성하는 것을 특징으로 한다.
상기 제 1 간격은 상기 웨이퍼의 에지로부터 2.5 ~ 3.0mm인 것을 특징으로 한다.
상기 구리 필름을 제거하는 단계는 200% 이상으로 오버 식각하는 것을 특징으로 한다.
이하 발명의 바람직한 실시 예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.
도 4a 내지 도 4f는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 단계적으로 나타내는 단면도이다.
도 4a 내지 도 4f를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 단계적으로 설명하면 다음과 같다.
먼저 도 4a와 같이 웨이퍼(110)의 에지 3mm에 레이져 마킹(120)을 형성한다. 이때, 웨이퍼(110)에 형성되는 레이져 마킹(120)의 깊이(D)로 인하여 레이져 마킹(120)의 주변에 소정 높이(H)의 돌출부(122)가 형성된다.
그런 다음, 도 4b와 같이 다마신(Damascene) 공정의 트렌치(Trench) PEP(Photo Etch Process)의 WEE(Wafer Edge Exclusion) 공정을 통해 웨이퍼(110)의 에지로부터 제 1 간격(W1), 즉 2.5 ~ 3.0mm를 제외한 웨이퍼(110) 상에 복수의 트렌치 패턴(140)을 형성한다.
그리고, 도 4c와 같이 ECP(Electro Chemical Plating) 공정을 통해 웨이퍼 (110)의 전면에 구리 필름(130)을 형성하여 레이져 마킹(120) 및 각 트렌치 패턴(140)을 채우게 된다.
그런 다음, 도 4d에 도시된 바와 같이 ECP EBR(Edge Bead Removal) 공정을 통해 웨이퍼(110)의 에지로부터 제 1 간격(W1)과 동일한 제 2 간격(W2) 또는 도 4e에 도시된 바와 같이 웨이퍼(110)의 에지로부터 제 1 간격(W2)보다 큰 제 2 간격(W2) 상의 구리 필름(130)을 제거하게 된다. 이때, 구리 ECP EBR 공정은 200% 이상 오버 식각 되도록 한다. 이러한, ECP EBR 공정은 구리 필름(130)이 웨이퍼 에지 부분에 형성될 경우 여러 가지 오염 문제 등을 야기하므로 웨이퍼 에지의 일정 부분을 케미컬(Chemical)로 제거하는 공정이다.
이어서, 도 4f에 도시된 바와 같이 ECP EBR 공정이 완료되면, 구리 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 웨이퍼(110) 상에 형성된 구리 필름(130)을 일정한 두께로 연마한다.
결과적으로, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 웨이퍼(110)의 에지로부터의 제 1 간격(W1)인 트렌치 PEP의 WEE와 웨이퍼(110)의 에지로부터의 제 2 간격(W2)인 ECP EBR이 중첩되는 부분에 레이져 마킹(120)을 형성함으로써 구리 필름(130)이 벗겨지는 현상을 최소화할 수 있다.
한편, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 레이져 마킹(120)의 위치를 웨이퍼(110)의 에지로부터 2.5mm 이하의 웨이퍼(110)에 형성할 경우, 레이져 마킹(120)과 구리 띠가 교차하지 못해 구리 필름(130)이 벗겨지는 현상을 방지할 수 있다.
따라서, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 트렌치 PEP의 WEE와 ECP EBR의 간격(W1, W2)을 상기와 같이 조절함으로써 웨이퍼(110) 상에 형성된 구리 필름(130)이 벗겨지는 현상을 최소화하여 구리 필름(130)의 벗겨짐으로 인한 불량을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서와 같이 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 트렌치 PEP WEE와 ECP EBR의 간격을 웨이퍼 에지로부터 동일하게 하거나, ECP EBR를 트렌치 PEP WEE보다 크도록 조절함으로써 웨이퍼 상에 형성된 구리 필름이 벗겨지는 현상을 최소화할 수 있다. 따라서, 본 발명은 구리 필름의 벗겨짐으로 인한 불량을 방지할 수 있다.

Claims (5)

  1. 웨이퍼의 에지부분에 레이져 마킹을 형성하는 단계와,
    상기 웨이퍼의 에지로부터 제 1 간격을 제외한 상기 웨이퍼 상에 복수의 트렌치 패턴을 형성하는 단계와,
    상기 전기 화학 도금 공정을 통해 상기 레이져 마킹 및 상기 트렌치 패턴이 형성된 상기 웨이퍼 상에 구리 필름을 형성하는 단계와,
    상기 웨이퍼의 에지로부터 상기 제 1 간격과 동일하거나 큰 제 2 간격 상의 상기 구리 필름을 제거하는 단계와,
    화학 기계적 연마 공정을 통해 상기 웨이퍼 상에 형성된 상기 구리 필름을 일정한 두께로 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 레이져 마킹은 상기 웨이퍼의 에지로부터 3.0mm 이내에 형성됨을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 레이져 마킹을 형성하는 단계는 상기 제 1 및 제 2 간격이 중첩되는 부위에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 간격은 상기 웨이퍼의 에지로부터 2.5 ~ 3.0mm인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 구리 필름을 제거하는 단계는 200% 이상으로 오버 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117976534A (zh) * 2024-04-02 2024-05-03 粤芯半导体技术股份有限公司 一种防止钝化层蚀刻产生电弧击穿的方法及晶圆制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068273A (ja) 1998-08-20 2000-03-03 Toshiba Corp 半導体装置の製造方法
JP2002026008A (ja) 2000-07-11 2002-01-25 Nec Corp 多層配線構造の形成方法及び多層配線構造が形成されたウエハ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443089B2 (ja) * 2000-11-20 2003-09-02 沖電気工業株式会社 半導体素子の製造方法
US7172948B2 (en) * 2004-01-20 2007-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method to avoid a laser marked area step height

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068273A (ja) 1998-08-20 2000-03-03 Toshiba Corp 半導体装置の製造方法
JP2002026008A (ja) 2000-07-11 2002-01-25 Nec Corp 多層配線構造の形成方法及び多層配線構造が形成されたウエハ

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