KR100698098B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 레이져 마킹을 웨이퍼의 배면에 형성하여 레이져 마킹의 돌출부로 인한 구리 배선층의 벗겨짐을 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 웨이퍼의 배면에 레이져 마킹을 형성하는 단계와, 상기 레이져 마킹에 의한 돌출부를 선택적으로 연마하는 단계를 포함한 것이다.

레이져 마킹, 반도체 소자, 반도체 소자 제조 방법

Description

반도체 소자의 제조방법{Method for Manufacturing of Semiconductor Device}

도 1은 일반적인 웨이퍼 상에 형성된 레이져 마킹을 나타내는 단면도.

도 2는 일반적인 웨이퍼 상에 형성된 레이져 마킹을 나타내는 평면도.

도 3a 내지 3e는 종래의 구리 배선 공정 단면도

도 4a 및 도 4b는 도3e에 도시된 구리 필름의 벗겨짐을 나타내는 사진.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 웨이퍼 20, 120 : 레이져 마킹

22, 122 : 돌출부 30, 130 : 구리 필름

40, 140 : 트렌치 패턴

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 레이져 마킹을 웨이퍼 배면에 형성하는 반도체 소자의 제조방법에 관한 것이다.

일반적으로, 반도체 소자는 다양한 형태의 막(예를 들어, 실리콘막, 산화막, 필드 산화막, 폴리 실리콘막, 금속 배선막 등)이 다층 구조로 적층되는 형태를 갖 는다. 이러한 다층 구조의 반도체 소자는 증착공정, 산화 공정, 포토 리소그라피 공정(포토 레지스트막 도포, 노광, 현상 공정 등), 식각 공정, 세정 공정, 및 린스 공정 등과 같은 여러 가지 공정들에 의해 제조된다.

즉, 임의의 물질층을 선택적으로 패터닝하기 위해서는 증착된 임의의 물질층위에 스핀 코팅 등의 방법으로 포토레지스트(감광막)를 도포하고, 마스크를 통해 상기 포토레지스트에 광을 조사하여 노광한 후, 노광된 포토레지스트를 현상함으로써 상기 임의의 물질층위에 원하는 포토레지스트 마스크 패턴을 형성한다. 그리고, 상기와 같은 포토레지스트 마스크 패턴을 마스크로 이용하여 상기 임의의 물질층을 선택적으로 제거(식각)함으로써 원하는 패턴을 얻게된다.

이와 같이 반도체 소자의 제조 공정은 원하는 물질층을 증착하고 식각하는 공정을 반복하여 한 장의 웨이퍼에 복수개의 반도체 소자를 제조한다. 이 때, 공정 순서에 착오가 발생되면 반도체 소자의 불량과 폐기를 가져오게 되므로 어떤 웨이퍼가 어떤 공정을 거쳤고 현재 어떤 상태에 있는지를 파악할 필요가 있다. 이에 따라, 각 웨이퍼의 상에는 웨이퍼의 인식을 위해 레이져 마킹(laser marking)이 형성된다.

도 1은 일반적인 웨이퍼 상에 형성된 레이져 마킹을 나타내는 단면도이고, 도 2는 일반적인 웨이퍼 상에 형성된 레이져 마킹을 나타내는 평면도이다.

도 1에 도시된 바와 같이, 상기 레이져 마킹은 웨이퍼(10)의 에지 부분에 형성된다. 이 때, 상기 웨이퍼(10)상에 형성되는 레이져 마킹(20)의 깊이(D)는 반도체 소자의 집적도가 커지면 커질수록 금속층이 많아지게 되어 웨이퍼 상에 모든 금속층의 제조 공정을 진행하였을 때에도 식별하기 위해 깊어지게 된다. 이와 같이 레이져 마킹이 깊어짐에 따라, 상기 레이져 마킹(20) 형성 시 레이져에 의한 웨이퍼(10)의 부산물이 웨이퍼(10)의 표면에 소정 높이로 돌출되는 돌출부(22)가 임의의 높이(H)를 갖고 형성된다.

만약 반도체 소자 공정에서, 구리(Cu) 배선층을 7번째 층으로 형성할 경우, 상기레이져 마킹(20)의 깊이(D)는 4 ~ 7㎛가 되고, 상기 돌출부(22)의 높이(H)는 2 ~ 3㎛ 정도가 된다. 그리고, 상기 레이져 마킹(20)은, 도 2에 도시한 바와 같이, 일반적으로 웨이퍼(10)의 에지(Edge)로부터 약 3.0mm 정도 까지 형성된다.

상기 구리 배선층을 형성하는 공정을 간단히 설명하면 다음과 같다.

도 3a 내지 3e는 종래의 구리 배선 공정 단면도이다.

상기 웨이퍼(10)에 상기 레이져 마킹(20)이 형성된 상태에서, 상기와 같은 구리 배선층을 형성하기 전에, 상기 웨이퍼(10)의 절연막에 두얼 다마신(Dual Damascene) 구조(콘택홀과 트렌치(contact hole and trench)가 조합된 구조)를 형성한다.

1차로 콘택홀이 형성된 절연막에 트렌치를 형성하기 위한 사진 식각 공정(PEP; Photo Etch Process)이 진행된다.

이를 구체적으로 설명하면, 도 3a에 도시한 바와 같이, 상기 콘택홀이 형성된 절연막(30)상에 감광막(도면에는 도시하지 않음)을 증착하고 마스크를 이용한 노광 및 현상공정으로 감광막을 패터닝한다. 그리고 패터닝된 감광막을 마스크로 이용하여 상기 절연막(30)을 소정 깊이로 식각하여 상기 콘택홀과 트렌치가 조합된 두얼 다마신 구조를 형성한다.

이 때, 상기 웨이퍼의 모서리에서 일정 부분을 제외(WEE; wafer edge exclusion)하고 트렌치를 형성한다. 즉, 이 부분에 상기 레이져 마킹이 형성되므로 상기 레이져 마킹이 표시될 수 있도록 이부분에서 트렌치 패턴은 제거된다.

도 3b에 도시한 바와 같이, 구리 전기 도금(ECP; Electro Copper Plating) 공정을 통해 상기 두얼 다마신 구조를 갖는 절연막(30)을 포함한 상기 웨이퍼(10)의 전면에 구리층(40)을 형성한다. 이 때, 상기 구리층(40)은 상기 레이져 마킹(20) 및 각 트렌치 영역을 채우게 된다.

도 3c에 도시한 바와 같이, EBR(Edge Bead Removal) 공정을 통해 웨이퍼(10)의 에지로부터 2.5mm ~ 3.0mm 상의 상기 구리층(40)을 제거한다. 이 때, 상기 EBR 공정은 상기 구리층(40)이 상기 웨이퍼 에지 부분에 형성될 경우, 여러 가지 오염 문제 등을 야기하므로 웨이퍼 에지의 일정 부분을 케미컬(Chemical)로 제거하는 공정이다.

그리고, 상기 EBR 공정 영역은 상기 웨이퍼의 에지 부분에서 상기 트렌치의 WEE 영역보다 더 좁게 형성한다. 만약, 트렌치의 WEE 영역보다 상기 EBR 영역이 더 넓게 형성될 경우에는, 다음에 진행될 구리층의 화학 기계적 연마(CMP) 공정 시, 구리층이 채워지지 않는 부분의 트렌치 패턴의 절연막이 무너질 수 있고 이는 파티클 소오스로 작용할 수 있다. 따라서 상기 EBR 공정 영역은 상기 웨이퍼의 에지 부분에서 상기 트렌치의 WEE 영역보다 더 좁게 형성한다.

도 3d에 도시한 바와 같이, 상기 절연막(30)의 표면이 노출되도록 상기 구리 층(40)을 화학 기계적 연막 공정(Chemical Mechanical Polishing; CMP)으로 연마하여 구리 배선(40a)을 형성한다.

그러나, 이와 같은 종래의 반도체 소자 제조 방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 도 3e 및 4a에 도시한 바와 같이, 각 층의 공정 진행을 표시하기 위해 각 웨이퍼에 상기 레이져 마킹을 형성하고, 상기 레이져 마킹의 돌출부로 인하여 불량이 발생한다. 예를들면, 상기 구리층의 연마할 때, 상기 레이져 마킹의 돌출부로 인하여 돌출부 측벽에 구리층이 잔존하게 되어 구리 띠(Cu Belt)가 형성된다.

따라서, 상기 EBR 공정을 진행하였음에도 불구하고 상기 웨이퍼 에지 부분에 구리 띠가 형성되어 여러 가지 오염 문제 등을 야기하고, 도 4b에 도시한 바와 같이, 구리층의 연마 과정에서 구리층이 벗겨지는(peeling) 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위해 것으로, 레이져 마킹을 웨이퍼의 배면에 형성하여 레이져 마킹의 돌출부로 인한 구리 배선층의 벗겨짐을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 웨이퍼의 배면에 레이져 마킹을 형성하는 단계와, 상기 레이져 마킹에 의한 돌출부를 선택적으로 연마하는 단계를 포함하여 이루어짐에 그 특징이 있다.

여기서, 상기 레이져 마킹은 상기 웨이퍼의 베벨로부터 10mm이상 정도 떨어 진 위치에 형성함에 특징이 있다.

상기 레이져 마킹의 돌출부의 연마는 상기 웨이퍼의 표면과 단차가 1000Å 미만이 되도록 연마함에 특징이 있다.

상기 연마된 웨이퍼를 세정하는 단계를 더 포함함에 특징이 있다.

상기 웨이퍼의 세정은, 상기 웨이퍼의 전면과 전면이 마주보도록 하고, 배면과 배면이 마주보도록 하여 세정함에 특징이 있다.

상기와 같은 특징을 갖는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

본 발명에 따른 반도체 소자의 제조 방법은, 레이져 마킹을 웨이퍼의 전면에 형성하지 않고 웨이퍼의 배면에 형성한 것이다.

이를 구체적으로 설명하면 다음과 같다.

레이져 마킹을 웨이퍼의 배면에 형성하되, 웨이퍼의 베벨(wafer bevel)로부터 10mm이상 정도 떨어진 위치에 형성한다.

그리고 종래 기술에서 언급한 바와 같이, 상기 레이져 마킹을 형성하면 약 2~3um 이상 돌출부가 형성되므로 상기 돌출부는 후속 공정에서 상기 웨이퍼를 고정하는 스테이지의 진공 흡착척 또는 정전 흡착척(ESC Chuck)으로부터 상기 웨이퍼가 이탈되는 원인을 제공하게 된다. 따라서, 상기 돌출부에 의해 웨이퍼가 이탈되어 파손됨을 방지하기 위하여 상기 레이져 마킹의 돌출부를 연마(grinding) 한다.

즉, 선택적으로 상기 레이져 마킹의 돌출부만 연마하고, 상기 연마 시, 상기 레이져 마킹의 돌출부가 웨이퍼의 표면과 단차가 1000Å 미만이 되도록 한다.

또한, 상기와 같이 레이져 마킹이 배면에 형성된 웨이퍼는 후속 세정 공정이 진행된다. 이 때, 상기 웨이퍼의 배면에 있는 이물질이 웨이퍼의 전면(front surface)으로 전이될 수 있다.

따라서, 상기 세정 공정시에는, 상기 레이져 마킹이 배면에 형성된 웨이퍼를 마주보도록 위치시켜 세정한다. 즉, 웨이퍼의 전면과 전면이 마주보도록 하고, 배면과 배면이 마주보도록 하여 세정 공정을 진행한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

이상의 설명에서와 같이 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

즉, 각 층의 공정 진행을 표시하기 위한 레이져 마킹을 웨이퍼의 배면에 형성하므로, 상기 레이져 마킹의 돌출부로 인한 구리 배선층의 벗겨짐을 방지할 수 있다. 더불어, 상기 구리 배선층의 벗겨짐으로 인한 불량을 방지할 수 있다.

Claims (5)

1. 웨이퍼의 배면에 레이져 마킹을 형성하는 단계와,

   상기 레이져 마킹에 의한 돌출부를 선택적으로 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 레이져 마킹은 상기 웨이퍼의 베벨로부터 10mm이상 정도 떨어진 위치에 형성함을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 레이져 마킹의 돌출부의 연마는 상기 웨이퍼의 표면과 단차가 1000Å 미만이 되도록 연마함을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 연마된 웨이퍼를 마주보도록 위치시켜 세정하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서,

   상기 웨이퍼의 세정은, 상기 웨이퍼의 전면과 전면이 마주보도록 하고, 배면 과 배면이 마주보도록 하여 세정함을 특징으로 하는 반도체 소자의 제조방법.

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