KR20080084274A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 웨이퍼 가장자리의 라인 패턴이 상기 웨이퍼로부터 떨어져 나와 파티클로 작용하는 불량을 방지하기 위한 반도체 소자의 제조 방법으로서, 웨이퍼 상에 감광막을 도포하는 단계; 상기 웨이퍼의 가장자리 지역에 잔류되는 감광막이 제거되도록 상기 감광막이 도포된 웨이퍼에 대한 EBR(Edge Bead Remove) 공정을 진행하는 단계; 상기 EBR 공정이 진행된 웨이퍼에 대한 상기 웨이퍼의 플랫존 지역의 감광막이 제거되도록 WEE(Wafer Edge Expose) 공정을 수행하는 단계; 상기 WEE 공정이 수행된 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 식각마스크로 이용해서 하지층을 식각하여 라인 패턴을 형성하는 단계;를 포함하며, 상기 WEE 공정은 그 처리하는 웨이퍼 가장자리의 폭을 상기 EBR 공정시 처리하는 웨이퍼 가장자리의 폭보다 크게 하여 수행하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{Forming method of semiconductor device}
도 1은 노광 공정 불량으로 인한 웨이퍼 가장자리에서의 금속 배선 불량을 설명하기 위하여 도시한 사진.
도 2는 EBR 공정과 WEE 공정 후의 웨이퍼 가장자리 상태를 비교 설명하기 위하여 도시단 평면도 및 단면도.
도 3은 본 발명의 실시예에 따른 EBR 공정과 WEE 공정 후의 웨이퍼 가장자리 상태를 비교 설명하기 위하여 도시단 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 웨이퍼 302 : 감광막
B : 웨이퍼 가장자리
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 포토리소그라피 공정 및 식각 대상층에 대한 식각 공정을 통해 형성된 웨이퍼 가장자리의 라인 패턴이 상기 웨이퍼로부터 떨어져 나와 파티클로 작용하는 불량을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 다양한 형태의 막이 다층 구조로 적층되는 형태를 갖고 있다. 이러한 다층 구조의 반도체 소자는 증착 공정, 산화 공정, 감광막 코팅(Coating) 및 노광(Expose)과 현상(Development) 공정을 기본으로 하는 포토리소그라피(Photolithography) 공정 또는 패터닝 공정, 상기 포토리소그라피 공정을 통해 형성된 감광막 패턴을 식각마스크로 하여 플라즈마를 사용한 건식 식각으로 화학적 및 물리적 반응을 진행해 기판의 박막에 패턴을 만드는 식각 공정, 세정 공정, 린스 공정 등과 같은 여러 가지 공정들의 반복에 의해 제조된다.
여기서, 반도체 제조 공정 중 식각 공정을 진행하기 위한 감광막(Photo resist)으로 이루어진 마스크패턴은 액상인 감광막을 웨이퍼 상에 분사(Dispense)하는 공정 또는 스핀(Spin) 공정으로 웨이퍼 상에 도포된 후, 노광 및 현상 공정을 거쳐 형성되며, 이 과정에서 웨이퍼의 가장자리 지역, 즉, 베벨(Bevel) 지역에 구슬 모양의 감광막들이 잔류하게 된다.
그리고, 상기 웨이퍼 가장자리에 형성된 구슬 모양의 감광막들은 웨이퍼의 이송 과정 중 웨이퍼로부터 떨어져 나와 반도체 제조 공정 상의 파티클 소스로 작용하기 때문에, EBR(Edge Bead Remove) 공정 및 WEE(Wafer Edge Expose) 공정을 진행하여 제거한다.
한편, 최근에는 반도체 소자가 고집적화됨에 따라 포토리소그라피 공정을 최상의 상태로 원활히 진행하기 위하여 웨이퍼를 평탄화시키는 CMP 공정을 진행하고 있다. 이러한 CMP 공정은 웨이퍼를 회전시킨 상태에서 웨이퍼를 연마하여 평탄화하는 공정으로서, 공정의 특성상 웨이퍼의 가장자리 부분의 연마속도가 중심부분 보 다 빠른 특징이 있다.
따라서, CMP 공정으로 감광막이 웨이퍼 가장자리 부분에서 중심부분 보다 많이 제거되어 감광막을 패터닝하기 위한 노광 공정시 웨이퍼 가장자리 부분과 중심부분에서의 웨이퍼 높이 차이로 인해 웨이퍼의 가장자리 부분에서 노광 공정 불량으로 하부 금속 배선의 식각시 금속 배선 불량을 유발한다.
도 1은 종래 웨이퍼 가장자리에서의 금속 배선 불량을 설명하기 위하여 도시한 사진이다.
도시된 바와 같이, 웨이퍼 상에 포토리소그라피 공정을 진행하여 금속 배선을 형성하는 공정에서, 웨이퍼의 가장자리 부분에서의 노광 공정의 불량으로 하부 금속 배선의 식각시 금속 배선이 쓰러지는 현상이 발생한다.
이는, 상술한 CMP 공정에서 웨이퍼의 가장자리 부분에서 평탄화가 빠른 속도로 진행되어 감광막의 두께가 얇아진 상태에서 포토리소그라피 공정이 진행되어 웨이퍼 가장자리에서 감광막으로 이루어진 마스크패턴이 소망하는 크기보다 크게 형성되어 발생된 것이다.
이와 같이, 마스크패턴의 크기가 크게 형성된 상태에서 식각 공정이 진행되면 금속 배선은 소망하는 크기보다 가늘게 형성되어 금속 배선의 쓰럼짐 현상이 발생하고, 이로 인해, 웨이퍼로부터 떨어져 나온 금속 배선이 웨이퍼의 다른 부분으로 침투되어 파티클 소스로 작용함으로써 반도체 소자의 제품 수율을 저하시킨다.
본 발명은 포토리소그라피 공정 및 식각 대상층에 대한 식각 공정을 통해 형 성된 웨이퍼 가장자리의 라인 패턴이 상기 웨이퍼로부터 떨어져 나와 파티클로 작용하는 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 웨이퍼 가장자리의 라인 패턴이 상기 웨이퍼로부터 떨어져 나와 파티클로 작용하는 불량을 방지하기 위한 반도체 소자의 제조 방법으로서, 웨이퍼 상에 감광막을 도포하는 단계; 상기 웨이퍼의 가장자리 지역에 잔류되는 감광막이 제거되도록 상기 감광막이 도포된 웨이퍼에 대한 EBR(Edge Bead Remove) 공정을 진행하는 단계; 상기 EBR 공정이 진행된 웨이퍼에 대한 상기 웨이퍼의 플랫존 지역의 감광막이 제거되도록 WEE(Wafer Edge Expose) 공정을 수행하는 단계; 상기 WEE 공정이 수행된 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 식각마스크로 이용해서 하지층을 식각하여 라인 패턴을 형성하는 단계;를 포함하며, 상기 WEE 공정은 그 처리하는 웨이퍼 가장자리의 폭을 상기 EBR 공정시 처리하는 웨이퍼 가장자리의 폭보다 크게 하여 수행하는 것을 특징으로 한다.
상기 EBR 공정은 처리하는 웨이퍼 가장자리 폭을 1 ∼ 4mm로 하여 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명의 기술적 원리를 간단히 살펴보면, 본 발명은 웨이퍼 가장자리의 감 광막을 제거하는 공정인 EBR 공정과 WEE 공정을 최적화하여 반도체 소자의 제조 공정 중 포토리소그라피 공정에서의 패턴 불량으로 발생하는 파티클 소스의 발생을 방지한다.
즉, 웨이퍼 가장자리의 감광막을 제거하는 EBR 공정에서 발생하는 웨이퍼 가장자리의 두꺼운 감광막 형상을 그대로 유지하고, 웨이퍼 가장자리 영역에서 WEE 공정시 EBR에서 발생하는 가장자리의 두꺼운 감광막 형상과 웨이퍼 최외각 사이에 노광 영역을 형성하여, 금속 배선을 형성하기 위한 노광 및 현상 공정시 웨이퍼 가장자리 지역에서 마스크패턴을 잔류시킴으로써 하부 금속 배선의 식각시 금속 배선이 쓰러지는 현상을 방지한다.
따라서, 웨이퍼 측면의 금속 배선이 떨어져 나오는 현상을 방지함으로써 파티클 소스의 발생을 방지하여 반도체 소자의 제품 수율을 향상시킬 수 있다.
한편, 반도체 소자의 제조 공정에서 금속 배선은 상부에 금속막이 형성된 웨이퍼 상에 포토레지스트로 이루어진 감광막 패턴을 형성한 후 식각 공정을 진행하여 금속 배선을 형성한다 .
이때, 상기 금속 배선을 형성하기 위한 노광 및 현상 공정 전에 웨이퍼의 가장자리에 존재하는 구슬 모양의 감광막을 제거하기 위하여 EBR 공정을 진행하고, 상기 EBR 공정으로 발생하는 가장자리의 두꺼운 감광막과 웨이퍼의 방향을 나타내기 위하여 둥근 형태의 웨이퍼 일부분을 잘라내어 형성시킨 플랫존 지역(Flat zone)의 감광막이 제거되도록 WEE 공정을 진행한다.
한편, 상기 EBR 공정과 WEE 공정으로 웨이퍼 가장자리의 감광막을 제거한 후 나타나는 웨이퍼 가장자리의 감광막 형상은 다르며 이는 EBR과 WEE 공정의 차이 때문이다.
도 2는 종래 EBR 공정과 WEE 공정 후의 웨이퍼 가장자리 상태를 비교 설명하기 위하여 도시단 평면도 및 단면도이다.
도시된 바와 같이, 상부에 금속막(202)이 구비된 웨이퍼(200) 상에 형성된 감광막을 EBR 공정으로 제거할 때, 제거 후 웨이퍼 가장자리의 감광막은 두꺼워진다. 이는, EBR 공정이 고속 회전하는 웨이퍼의 가장자리에 감광막을 용해시키는 액상 용매를 분사하여 웨이퍼 가장자리의 감광막을 제거하는 방법으로 진행되기 때문에, 액상 용매의 표면 장력으로 인해 제거되고 남은 감광막의 끝이 두꺼워지는 현상이 발생한다.
그러나, WEE 공정은 플랫 존 지역과 웨이퍼(200) 가장자리의 두꺼운 감광막(204)의 안쪽을 현상 과정 전에 노광하여 제거하는 방법을 진행되기 때문에 현상 공정 후 웨이퍼 전체의 감광막(204) 두께가 균일하다.
따라서, 현재는 포토리소그라피 공정 중 코팅 및 현상 시스템에서 감광막(204)을 코팅한 후, EBR 공정을 진행하여 웨이퍼(200) 가장자리 지역의 감광막(204) 일부분을 제거하고 WEE 공정을 진행함으로써 웨이퍼(200) 가장자리에서의 패터닝이 깨끗하게 유지되도록 하고 있다. 즉, EBR 공정으로 웨이퍼(200) 가장자리의 감광막(204)을 제거하는 폭보다 WEE 공정으로 웨이퍼(200) 가장자리의 감광막(204)을 제거하는 폭을 웨이퍼(200)의 안쪽으로 조정하여 진행함으로써 웨이퍼(200) 가장자리에서의 감광막을 깨끗하게 유지되도록 하고 있다.
이는, 노광 과정 중 최적의 초점(Focus) 상태를 유지하기 위한 것으로서, 감광막의 두께가 두꺼울 경우 노광 과정 중 최적의 초점(Focus) 상태에서 벗어남으로써 패턴이 잘 형성되지 않는 현상이 발생하기 때문이다.
한편, 노광 과정은 빛에 의해 일어나며 빛의 특성상 패턴을 형성하기에 적당한 초점(Focus) 위치가 존재하게 되며, 패턴의 형상이 작아질수록 이 초점 심도(DOF : Depth of focus)의 허용치가 작아진다. 따라서, 웨이퍼의 평탄도가 중요하며 이를 위해 최근에는 반도체 제조 공정의 중간에 CMP(Chemical Mechanical Polishing) 공정을 진행하여 평탄화 작업을 실시한다.
여기서, 상기 CMP 공정은 웨이퍼를 회전시킨 상태에서 웨이퍼를 연마하여 평탄화하는 공정으로서 공정의 특성상 웨이퍼의 가장자리 부분의 연마속도가 중심부보다 빠른 특징이 있으며, 이로 인해, 웨이퍼 가장자리 부분은 웨이퍼의 중심부와 다른 높이로 연마되기 때문에 웨이퍼의 높이 차이로 인하여 웨이퍼의 가장자리 부분에서 패턴이 요구되는 형상으로 형성되지 않는 문제가 발생한다.
만약, 노광 공정의 진행 중 빛의 초점이 좋지 않을 경우 홀 패턴은 홀이 막히는 문제가 발생하고, 상기 문제가 발생한 반도체 칩만 패일(Fail)이 발생하는 반면, 배선 패턴의 경우 불량 초점(Defocus)가 발생하면 배선이 가늘어지고, 가늘어진 패턴이 떨어져 나와 웨이퍼 안쪽으로 이동하기 때문에 패턴 불량이 발생한 반도체 칩은 물론이고 정상적인 반도체 칩도 불량이 발생할 가능성이 높아진다.
따라서, 이러한 CMP에 의한 노광 공정의 불량으로 감광막의 현상 공정과 식각 공정시 금속 배선의 패턴 불량에 의해 파티클 소스가 발생하며, 이는 종래 EBR 및 WEE 공정을 최적화하여 해결할 수 있다.
도 3은 본 발명의 실시예에 따른 웨이퍼 가장자리의 패턴 불량 방지 방법을 설명하기 위하여 도시한 평면도이다.
여기서, 상기 금속 배선은 상기 감광막의 하부에 형성되어 있는 것으로, 상기 감광막에 의하여 가려지는 것을 고려하여 도시하지 않는다.
도시된 바와 같이, 우선, 금속 배선을 형성하기 위한 금속막을 포함한 하부 구조물이 형성되어 있고, 웨이퍼(300) 상에 형성된 감광막에 대하여 EBR 공정을 진행한다. 이때, 상기 EBR 공정으로 제거되는 웨이퍼 가장자리의 폭은 1 ∼ 4mm로 진행되고, EBR 공정으로 제거되는 감광막(302) 가장자리의 두께는 두꺼워진다.
그런 다음, 상기 EBR 공정이 진행된 웨이퍼(300)의 플랫 존 부분에 형성되어 있는 감광막(302)을 제거하기 위하여 WEE 공정을 진행한다. 이때, 상기 WEE 공정을 진행하기 위한 노광 공정시, 노광 영역을 플랫 존 영역을 포함하여 상기 EBR 공정으로 형성된 웨이퍼 가장자리 부분의 두꺼운 감광막 부분과 웨이퍼 최외각 부분 사이, 즉, 웨이퍼의 최외각으로부터 웨이퍼의 중심 방향으로 1 ∼ 4mm 미만의 영역을 노광 영역으로 하여 노광 공정을 진행한다.
따라서, 현상 공정 후, 상기 노광 공정으로 플랫 존 부분의 감광막은 모두 제거되고, 웨이퍼 가장자리에서는 EBR 공정으로 두꺼워진 감광막 영역은 잔류하게 된다.
이어서, 상기 WEE 공정이 완료된 웨이퍼에 노광 및 현상 공정을 진행하여 금속 배선을 형성하기 위한 감광막 패턴을 형성한다.
따라서, 상기 잔류하는 감광막 패턴을 마스크패턴으로 식각 공정을 진행하면, 웨이퍼 가장자리에서 금속 배선이 연결되어 쓰러짐이 발생하지 않기 때문에 금속 배선이 떨어져 파티클 소스로 작용하는 것을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
웨이퍼 가장자리의 감광막을 제거하는 EBR 공정에서 발생하는 웨이퍼 가장자리의 두꺼운 감광막 형상을 그대로 유지하고, 웨이퍼 가장자리 영역에서 WEE 공정시 EBR에서 발생하는 가장자리의 두꺼운 감광막 형상과 웨이퍼 최외각 사이에 노광 영역을 형성하여, 현상 공정시 웨이퍼 가장자리 지역에서 마스크패턴을 잔류시킴으로써 하부 금속 배선의 식각시 금속 배선이 쓰러지는 현상을 방지한다.
따라서, 웨이퍼 측면의 금속 배선이 떨어져 나오는 현상을 방지함으로써 파티클 소스의 발생을 방지하여 반도체 소자의 제품 수율을 향상시킬 수 있다.

Claims (2)

  1. 웨이퍼 가장자리의 라인 패턴이 상기 웨이퍼로부터 떨어져 나와 파티클로 작용하는 불량을 방지하기 위한 반도체 소자의 제조 방법으로서,
    웨이퍼 상에 감광막을 도포하는 단계;
    상기 웨이퍼의 가장자리 지역에 잔류되는 감광막이 제거되도록 상기 감광막이 도포된 웨이퍼에 대한 EBR(Edge Bead Remove) 공정을 진행하는 단계;
    상기 EBR 공정이 진행된 웨이퍼에 대한 상기 웨이퍼의 플랫존 지역의 감광막이 제거되도록 WEE(Wafer Edge Expose) 공정을 수행하는 단계;
    상기 WEE 공정이 수행된 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 이용해서 하지층을 식각하여 라인 패턴을 형성하는 단계;를 포함하며,
    상기 WEE 공정은 그 처리하는 웨이퍼 가장자리의 폭을 상기 EBR 공정시 처리하는 웨이퍼 가장자리의 폭보다 크게 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 EBR 공정은 처리하는 웨이퍼 가장자리 폭을 1 ∼ 4mm로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN103972163A (zh) * 2014-05-21 2014-08-06 上海华力微电子有限公司 通过二次曝光解决连接孔钨栓粘合层剥落缺陷的方法

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