KR19990074749A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 이디에스(EDS : Electrical Die Sorting)공정 및 어셈블리(Assembly)공정을 단순화한 반도체소자의 제조방법에 관한 것이다.

본 발명은 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정; 상기 테스트한 웨이퍼의 불량칩에 마킹(Marking)하는 잉킹 공정; 상기 잉킹 공정을 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정; 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정; 상기 연마된 웨이퍼의 뒷면을 따라 칩을 컷팅하는 공정; 상기 컷팅된 칩을 리드 프레임의 패드에 부착하는 공정;을 포함하여 이루어진다.

따라서, 웨이퍼의 설비 및 공정간 이동이 단순화되어 웨이퍼에 가해지는 손상을 감소시켜 생산성을 향상시키는 효과가 있다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 이디에스(EDS : Electrical Die Sorting 이하 "EDS" 라고함)공정 및 어셈블리(Assembly)공정을 단순화한 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 상기 반도체소자로 제조할 수 있는 웨이퍼(Wafer) 상에 상기 반도체소자의 특성에 따른 패턴(Pattern)을 형성시켜 칩을 만드는 펩(Fab)공정과 상기 웨이퍼 상에 형성시킨 칩의 전기적특성을 검사하는 테스트공정과 상기 테스트공정이 완료된 칩을 조립하기 쉽도록 가공하는 백랩(Back Lap)공정을 포함하는 EDS공정 및 상기 웨이퍼 상의 각각의 칩(Chip)을 분리하여 조립하는 어셈블리(Assembly)공정을 수행함으로써 제조된다.

도1은 종래의 방법에 의한 반도체소자의 제조방법을 나타내는 공정순서도이다.

도1을 참조하면, 반도체소자의 제조방법은 웨이퍼 상에 반도체소자의 특성에 따른 패턴을 형성시키는 펩(Fab)공정과 상기 웨이퍼 상에 제조된 칩의 전기적 특성을 검사하는 테스트공정, 상기 테스트공정이 완료된 웨이퍼의 뒷면 연마시 앞면을 보호하기 위하여 상기 웨이퍼 앞면에 비닐을 부착하는 공정, 상기 앞면에 비닐이 부착된 웨이퍼 뒷면의 연마공정, 상기 뒷면의 연마가 완료된 상기 웨이퍼 앞면의 비닐을 제거하는 공정, 상기 웨이퍼에 남아있는 수분제거를 위한 베이크공정, 상기 웨이퍼를 번호순으로 정리하는 분류공정, 상기 테스트공정 결과에 따라 불량칩 상에 마킹을 하는 잉킹공정 및 상기 잉크의 베이크 공정을 포함하여 이루어지는 EDS공정과 칩의 컷팅(Cutting)시 상기 칩이 흩어지는 것을 방지하기 위하여 상기 웨이퍼의 뒷면에 테이프를 부착하는 테이프 부착공정, 뒷면에 테이프가 부착된 상기 웨이퍼의 앞면을 따라 칩을 컷팅하여 분리하는 다이소(DS : Die Saw)공정 및 상기 분리된 칩을 리드 프레임 패드(Lead Frame Pad)에 부착하는 다이어테치(DA : Die Attach)공정을 포함하는 어셈블리공정 등으로 이루어진다.

상기 비닐도포공정에서 잉킹공정 다음의 베이크공정까지를 백랩공정이라 구분하며, 상기 백랩공정은 웨이퍼의 뒷면에 기계적인 힘을 가해 최초 웨이퍼 두께의 50 ％ 수준으로 웨이퍼의 뒷면을 연마하여 웨이퍼의 두께를 얇게하여 칩사이즈를 축소함으로 어셈블리공정을 용이하게 할 수 있도록 한다.

현재 반도체소자 제조에 사용되는 웨이퍼는 직경이 200mm로 상기 반도체소자의 제조에 사용할 수 있으나, 앞으로 웨이퍼의 직경이 대구경(300mm)으로 이동하는 시점에서 상기 반도체소자의 제조방법은 다음과 같은 문제점이 발생한다.

1) 웨이퍼 상에 증착된 박막의 낮은 두께 균일도에 의한 연마공정시 마이크로 크랙(Micro Crack) 발생.

2) 웨이퍼 앞면에 비닐부착시 상기 비닐 자체 텐션(Tension)으로 인한 비닐찌꺼기 및 접착제의 뭉침 현상에 의한 마이크로 크랙(Micro Crack) 발생.

3) 연마공정시 발열로 인한 스트레스에 의한 웨이퍼의 깨짐.

4) 연마공정 후의 두께차이와 수분흡착으로 설비 및 공정간 이동시 웨이퍼의 깨짐.

5) 연마공정 후의 베이크, 소팅(Sorting), 잉킹 및 베이크공정의 비효율성.

따라서, 대구경화된 웨이퍼에 알맞는 반도체소자 제조방법으로 개선되어야 한다.

본 발명의 목적은, 잉킹공정을 테스트공정에 통합하므로써, 백랩공정을 단순화시켜 웨이퍼의 설비 및 공정 간의 이동을 감소시켜 보다 안정된 공정을 수행하도록 한 반도체소자의 제조방법을 제공하는 데 있다.

도1은 종래의 방법에 의한 반도체소자의 제조방법을 나타내는 공정순서도이다.

도2는 본 발명에 따른 반도체소자의 제조방법의 일 실시예를 나타내는 공정순서도이다.

도3은 본 발명에 따른 반도체소자의 제조방법의 다른 실시예를 나타내는 공정순서도이다.

상기 목적을 달성하기 위한 본 발명에 따른 펩(Fab)공정이 완료된 웨이퍼의 이디에스(EDS : Electrical Die Sorting)공정 및 어셈블리(Assembly)공정을 순차적으로 수행하는 반도체소자의 제조방법은 상기 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정, 상기 테스트한 웨이퍼의 불량칩에 마킹(Marking)하는 잉킹공정, 상기 잉킹공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정, 상기 연마된 웨이퍼의 뒷면을 따라 칩을 컷팅하는 공정, 상기 분리된 칩을 리드 프레임의 패드에 부착하는 공정을 포함하여 이루어진다.

또 다른 펩(Fab)공정이 완료된 웨이퍼의 이디에스공정 및 어셈블리공정을 순차적으로 수행하는 반도체소자의 제조방법은 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정, 상기 테스트한 웨이퍼의 불량칩에 마킹하는 잉킹공정, 상기 잉킹공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정, 상기 웨이퍼의 앞면에 부착된 비닐을 제거하는 공정, 상기 앞면의 비닐을 제거한 웨이퍼의 뒷면에 테이프를 부착하는 공정, 상기 뒷면에 테이프가 부착된 웨이퍼의 앞면을 따라 칩을 개개로 분리하는 공정 및 상기 분리된 칩을 리드 프레임의 패드에 부착하는 공정을 포함하여 이루어진다.

상기 테스트공정과 잉킹공정은 동시에 진행하는 것이 바람직하다.

상기 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정 및 상기 웨이퍼의 앞면에 부착된 비닐을 제거하는 공정은 동일한 장비에서 이루어지는 것이 바람직하다.

이하, 본 발명의 구체적인 실시예들을 첨부한 도면을 참조하여 상세히 설명한다.

도2는 본 발명에 따른 반도체소자의 제조방법의 일 실시예를 나타내는 공정순서도이다.

도2를 참조하면, 반도체소자의 제조방법은 상기 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정, 상기 테스트한 웨이퍼의 불량칩에 마킹하는 잉킹공정, 상기 잉킹공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정, 상기 연마된 웨이퍼의 뒷면을 따라 칩을 개개로 분리하는 다이소공정, 상기 분리된 칩을 리드 프레임의 패드에 부착하는 다이어테치공정으로 이루어진다.

상기 테스트공정과 잉킹공정은 동시에 진행하며, 상기 웨이퍼 앞면에 비닐을 부착한 후, 상기 웨이퍼의 뒷면을 연마하여 얇아진 상기 웨이퍼의 앞면에 부착된 비닐을 제거하지 않은 상태에서 웨이퍼 뒷면에 대하여 수행되는 다이소공정 및 다이어테치공정을 포함하는 어셈블리공정을 진행시켜 종래의 어셈블리 공정에서 칩을 분리하기 위하여 후면에 다시 테이프를 부착하는 번거로움이 없도록 하여 공정설비 간의 웨이퍼 이동시 발생할 수 있는 웨이퍼 불량을 감소시킬 수 있다.

이때, 상기 웨이퍼의 뒷면에 대하여 수행되는 다이소공정은 적외선 투시와 같은 방법을 이용한다.

도3은 본 발명에 따른 반도체소자의 제조방법의 다른 실시예를 나타내는 공정순서도이다.

도3을 참조하면, 반도체소자의 제조방법은 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정, 상기 테스트한 웨이퍼의 불량칩에 마킹(Making)하는 잉킹공정, 상기 잉킹공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정, 상기 웨이퍼의 앞면에 부착된 비닐을 제거하는 공정, 상기 앞면의 비닐을 제거한 웨이퍼의 뒷면에 테이프를 부착하는 공정, 상기 뒷면에 테이프가 부착된 웨이퍼의 앞면을 따라 칩을 개개로 분리하는 다이소공정 및 상기 분리된 칩을 리드 프레임의 패드에 부착하는 다이어테치공정으로 이루어진다.

상기 테스트공정과 잉킹공정은 동시에 진행하며, 상기 웨이퍼 앞면에 비닐을 부착하는 공정, 상기 웨이퍼의 뒷면을 연마하는 공정 및 상기 웨이퍼 앞면의 비닐제거공정을 동일한 설비에서 진행되도록 하여 공정설비간 웨이퍼 이동시 발생할 수 있는 손상을 감소시킬 수 있다. 이때, 칩 자르기 전의 테이프 부착공정은 얇아진 웨이퍼를 고려하여 비압착식으로 하여 상기 웨이퍼에 손상을 줄인다.

따라서, 본 발명에 의하면 웨이퍼의 설비 및 공정간 이동이 단순화되어 웨이퍼에 가해지는 손상이 감소되어 생산성을 향상시키는 효과가 있다.

이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (5)

1. 펩(Fab)공정이 완료된 웨이퍼의 이디에스(EDS : Electrical Die Sorting)공정 및 어셈블리(Assembly)공정을 순차적으로 수행하는 반도체소자의 제조방법에 있어서,

   상기 웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정;

   상기 테스트한 웨이퍼의 불량칩에 마킹(Marking)하는 잉킹 공정;

   상기 잉킹 공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정;

   상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정;

   상기 연마된 웨이퍼의 뒷면을 따라 칩을 컷팅(Cutting)하는 공정; 및

   상기 분리된 칩을 리드 프레임의 패드에 부착하는 공정;

   을 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 테스트공정과 잉킹공정은 동시에 진행하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
3. 펩(Fab)공정이 완료된 웨이퍼의 이디에스공정 및 어셈블리공정을 순차적으로 수행하는 반도체소자의 제조방법에 있어서,

   웨이퍼 상에 형성된 칩의 전기적 특성조사를 하는 테스트공정;

   상기 테스트한 웨이퍼의 불량칩에 마킹하는 잉킹공정;

   상기 잉킹 공정를 완료한 상기 웨이퍼의 앞면에 비닐을 부착하는 공정;

   상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정;

   상기 웨이퍼의 앞면에 부착된 비닐을 제거하는 공정;

   상기 앞면의 비닐을 제거한 웨이퍼의 뒷면에 테이프를 부착하는 공정;

   상기 뒷면에 테이프가 부착된 웨이퍼의 앞면을 따라 칩을 컷팅하는 공정; 및

   상기 분리된 칩을 리드 프레임의 패드에 부착하는 공정;

   을 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조방법.
4. 제 3 항에 있어서,

   상기 테스트공정과 잉킹공정은 동시에 진행하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
5. 제 3 항에 있어서,

   상기 상기 웨이퍼의 앞면에 비닐을 부착하는 공정, 상기 비닐이 부착된 상기 웨이퍼의 뒷면을 연마하는 공정 및 상기 웨이퍼의 앞면에 부착된 비닐을 제거하는 공정은 동일한 장비에서 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조방법.