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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer
Dreitransistorspeicherzelle. Die vorliegende Erfindung betrifft
ebenfalls eine Dreitransistorspeicherzelle. Die vorliegende Erfindung betrifft
ferner eine Halbleitervorrichtung, die mindestens eine solche Speicherzelle
umfasst.
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Es
wird davon ausgegangen, dass kompakte Dreitransistorspeicherzellen
den nächsten
Schritt auf dem Weg zu Flash-Speichern mit höherer Dichte (nichtflüchtige Speicherzellen,
NVM-Zellen) darstellen.
Solche kompakten Zellen sind aus dem US-Patent 5.414.693 (und den
US-Bezugspatenten 5.364.806
und 5.278.439) bekannt, das eine selbstjustierte Zweibit-Split-Gate-(DSG)-FLASH-EEPROM-Zelle
und ein Verfahren zur Herstellung einer solchen Zelle beschreibt.
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Solche
kompakten Zellen nach dem Stand der Technik leiden jedoch unter
der Tatsache, dass die Bitleitungen der Flash-Speicherzellen aus
vergrabenen (nicht silizidierten) Diffusionen mit einem relativ
hohen elektrischen Längswiderstand
bestehen. Um den Gesamtwiderstand solcher Bitleitungen zu reduzieren,
müssen
bei den kompakten Zellen nach dem Stand der Technik die Bitleitungen
mit einer Metallleitung „zusammengebunden" werden.
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Außerdem erfordert
die Bildung einer vergrabenen Diffusion in einem eingebetteten NVM-Zellen-Herstellungsprozess
ein zusätzliches
Prozessmodul. Dabei besteht, wie Fachleuten bekannt ist, ein Nachteil
darin, dass es schwierig sein kann, ein solches Prozessmodul in
diesen eingebetteten NVM-Zellen-Prozess zu integrieren.
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Ein
weiterer Nachteil der kompakten Zellen nach dem Stand der Technik
ist das Layout der Steuergateleitungen und Select-Gate-Leitungen
relativ zu den vergrabenen Bitleitungen. Die Steuergateleitungen
verlaufen parallel zu den Bitleitungen und senkrecht zur Richtung
der Select-Gate-Leitungen, wodurch die Adressierungskonfiguration
einer Speichergruppierung solcher kompakter Zellen beeinträchtigt wird.
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Außerdem ist
die lithographische Verarbeitung der kompakten Zellen nach dem Stand
der Technik kompliziert, und zwar aufgrund der lithographischen
Verarbeitung der Implantationsmaske, die die Bitleitungsdiffusionsimplantate
aus dem Bereich zwischen den beiden schwebenden Gates einer DSG-Zelle
heraushält.
Eine solche Verarbeitung ist aufgrund der lokalen Topographie schwierig.
Zur Unterdrückung
von Interferenzen im Resist während
der Belichtung einer Maske wird für gewöhnlich zuerst eine organische
Unterseitenantireflexionsschicht (BARC) auf den Wafer aufgeschleudert,
woraufhin das eigentliche Photoresist oben auf die BARC-Schicht
aufgeschleudert wird.
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Für gewöhnlich werden
die Antireflexionseigenschaften der BARC-Schicht durch eine optimierte Kombination
aus Absorptions- und Interferenzprozessen in der BARC-Schicht bestimmt.
Aufgrund der Topographie der beiden Stapel mit schwebendem Gate
und Steuergate einer DSG-Zelle hat die BARC-Schicht eine ungleichmäßige Dicke.
Die negative Folge davon ist, dass ihre lokalen Antireflexionseigenschaften
beeinträchtigt
sind, was heftige optische Interferenzen in dem auf ihr befindlichen
Photoresist verursacht.
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Außerdem hat
das Resist auch eine weniger gleichmäßige Dicke als auf einer ebenen
Oberfläche, wodurch
das Problem noch verschärft
wird. Die Verwendung einer anorganischen anstelle einer organischen
BARC gestattet zum Teil eine bessere Steuerung der BARC-Dicke. Jedoch
sollte nach dem Entwickeln des Resists die anorganische BARC in
einem anisotropischen Ätzschritt
entfernt werden. Dabei ist von Nachteil, dass dort, wo die BARC-Schicht
an einer senkrechten Fläche
(das heißt,
die Seitenwände der
Stapel mit schwebendem Gate und Steuergate) aufgebracht war, ein
Rückstand
von anorganischen BARC-Abstandshaltern übrig bleiben kann.
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Eine
Dreitransistorspeicherzelle gemäß dem Oberbegiff
von Anspruch 7 ist aus US-A-5414693
bekannt. Eine Speicherzelle einschließlich einer planarisierten
Poly-Si-Schicht ist aus EP-A-0331418 bekannt.
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Eine
Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer
Speicherzelle und eines Verfahrens zur Herstellung einer solchen
Zelle, die die oben erwähnten
Nachteile einer kompakten Zelle nach dem Stand der Technik vermeiden.
Die Erfindung ist durch die Hauptansprüche bestimmt. Die Unteransprüche bestimmen
vorteilhafte Ausführungsformen.
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Vorteilhafterweise
entschärft
das erfindungsgemäße Verfahren
das Problem der Dejustierung, da die beiden schwebenden Gatestapel
während
desselben lithogaphischen Schritts bestimmt werden. Auch muss, wenn
in einem weiteren Schritt ein Zugangsgate mittels einer Zugangs gatemaske
auf der planarisierten Poly-Si-Schicht bestimmt wird, die zwischen
den beiden schwebenden Gatestapeln zu schaffende Zugangsgatelänge eine
Dejustierung zwischen der Zugangsgatemaske und den schwebenden Gatestapeln
nicht berücksichtigen.
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Im
Folgenden wird die Erfindung unter Bezugnahme auf einige Zeichnungen
erläutert,
die lediglich der Veranschaulichung dienen sollen und den in den
beigefügten
Ansprüchen
bestimmten Schutzbereich nicht einschränken sollen.
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1 zeigt
schematisch einen Querschnitt einer Flash-Speicherzelle in einem
ersten Poly-Si-Ausbringschritt
gemäß der vorliegenden
Erfindung;
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2 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einem nächsten lithographischen
Schritt;
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3 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einem weiteren
Herstellungsschritt;
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4 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einer ersten
Ausführungsform
nach der Silizidation, der Herstellung der lokalen Zusammenschaltung
und dem Aufbringen des Vormetalldielektrikums;
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5 zeigt
schematisch eine Ebenenansicht einer beispielhaften Speichergruppierung
in einer ersten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Verarbeitung der vorderen Leitungsenden
und der lokalen Zusammenschaltungsschichten;
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6 zeigt
schematisch eine Ebenenansicht der beispielhaften Speichergruppierung,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Verarbeitung der hinteren Leitungsenden;
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7 zeigt
schematisch einen ersten Stromkreis, der der in 5 und 6 gezeigten
Speichergruppierung entspricht;
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8 zeigt
schematisch eine Ebenenansicht einer beispielhaften Speichergruppierung
in einer zweiten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Verarbeitung der vorderen Leitungsenden
und der Kontaktöffnungen;
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9 zeigt
schematisch eine Ebenenansicht einer Speichergruppierung in der
zweiten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur, nach
der Fertigstellung der Bitleitungen;
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10 zeigt
schematisch einen zweiten Stromkreis, der der Speichergruppierung
der zweiten Ausführungsform
entspricht;
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11a und 11b zeigen
einen Leitungsplan quer über
eine gesamte Gruppierungsbreite bzw. quer über kleinere Abschnitte der
Gruppierung;
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12a zeigt schematisch eine Ebenenansicht einer
Speichergruppierung in der dritten Ausführungsform, die erfindungsgemäße Flash-Zellen umfasst,
angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Bitleitungen in einer ersten Metallebene;
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12b zeigt schematisch eine Ebenenansicht einer
Speichergruppierung in der dritten Ausführungsform, die erfindungsgemäße Flash-Zellen umfasst,
angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Bitleitungen in der ersten Metallebene
und einer zweiten Metallebene, die sich oben auf der ersten Metallebene
befindet;
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12c zeigt ein alternatives Layout der in 12b gezeigten Speichergruppierung.
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1 zeigt
schematisch einen Querschnitt einer Flash-Speicherzelle in einem
ersten Poly-Si-Aufbringschritt
gemäß der vorliegenden
Erfindung. Auf einem Halbleitersubstrat 2 wird eine erste Oxidschicht 4 als
Tunneloxid thermisch gezogen (oder aufgebracht). Auf dieser Oxidschicht 4 sind
in vorhergehenden Prozessschritten, die Lithographie und Ätzen umfassen
(sind Fachleuten bekannt), zwei schwebende Gatestapel A, B bestimmt
worden. Ein schwebender Gatestapel umfasst ein schwebendes Gate
FG, eine Interpoly-Dielektrikumschicht 8, ein Steuergate
CG, Seitenwandabstandshalter 10 und eine Abdeckschicht 6.
Das schwebende Gate FG und das Steuergate CG bestehen aus Poly-Si
(oder Si-Ge oder sogar ein Metall). Das Poly-Si wird dotiert, möglicherweise
in situ. Die Interpoly-Dielektrikumschicht 8 kann aus einer
ONO-Mehrfachschicht (SiliziumdiOxid/SiliziumNitrid/SiliziumdiOxid),
einer ON-Schicht oder einer Siliziumdioxidschicht bestehen. Die
Seitenwandabstandshalter 10 und die Abdeckschicht 6 bestehen
typischerweise aus Siliziumnitrid.
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Nach
dem anisotropischen Nitridtrockenätzen zur Herstellung der Abstandshalter 10 ist
die erste Oxidschicht 4 typischerweise im Bereich zwischen den
beiden benachbarten Stapeln mit schwebendem Gate und Steuergate
A, B beschädigt,
da sie dem Ätzplasma
ausgesetzt war. Daher muss die erste Oxidschicht 4 entfernt
(typischerweise durch einen HF-Dip) und bis zu einer geeigneten
Dicke, die sich von der Dicke der ursprünglichen ersten Oxidschicht 4 unterscheiden
kann, erneut gezogen werden.
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Schließlich wird
eine Poly-Si-Schicht 12, auch mit AG poly (Zugangsgate-Poly)
angegeben, im Blanket-Modus aufgebracht, um die schwebenden Gatestapel
A, B zu bedecken. Es sei angemerkt, dass die Poly-Si-Schicht 12 in
situ dotiert wird, um eine ausreichende Anzahl von Ladungsträgern bereitzustellen.
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Die
in situ dotierte Poly-Si-Schicht 12 kann je nach erforderlicher
Schwellenspannung des Zugangstransistors entweder n+ oder p+ sein.
Es sei angemerkt, dass im Falle des p+-Dotierens die Dotierungskonzentration
hoch genug sein sollte, um zu verhindern, dass sie zu einem späteren Zeitpunkt während des
Prozesses durch die n+-Source- und Drainimplantate überdotiert
wird. Anderenfalls (und unter Bezugnahme auf 3) müsste die
entsprechende n+-Implantationsmaske die AG poly 14 während der
n+-Source- und Drainimplantationen bedecken, was zu ähnlichen
lithographischen Verarbeitungsmängeln
wie nach dem Stand der Technik führt (siehe
Erläuterungen
weiter oben).
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In
der 0,12-μm-Technologiegeneration
können
die folgenden Elementgrößen in der
Flash-Speicherzelle
verwendet werden: Die Länge
des schwebenden Gates liegt typischerweise zwischen 0,12 und 0,18 μm. Die Dicke
eines schwebenden Gates FG liegt je nach den gewünschten elektrischen Eigenschaften
zwischen 50 und 200 nm. Die Dicke eines Steuergates CG liegt, ebenfalls
je nach gewünschten
Eigenschaften, zwischen 100 und 200 nm. Der Abstand zwischen zwei
benachbarten schwebenden Gates (Rand zu Rand) liegt zwischen 0,15
und 0,25 μm.
Die Seitenwandabstandshalter 10 haben eine typische Breite
von 10 bis 30 nm. Die ONO-Schicht 8 hat eine Dicke von
ca. 18 nm (typischerweise 6 nm Oxid, 6 nm Nitrid, 6 nm Oxid). Die Dicke
der Abdeckschicht 6 liegt zwischen ~50 und ~150 nm. Die
Poly-Si-Schicht 12 hat je nach Dicke anderer Elemente eine
typische Dicke von 500 nm. Typischerweise ist die Dicke der Poly-Si-Schicht 12 etwas
größer als
die Höhe
der Stapel mit schwebendem Gate und Steuergate A, B.
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2 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einem nächsten lithographischen
Schritt. Die Poly-Si-Schicht 12 ist in einem Poly-CMP-Schritt
(CMP: chemisch-mechanisches Polieren)
planarisiert worden, wodurch eine polierte Poly-Si-Schicht 14 entstanden
ist. Die Abdeckschichten 6 der schwebenden Gatestapel A,
B dienen als Polierstoppschicht. Danach wird eine Zugangsgatemaske
(Resistschicht) 20 auf die polierte Poly-Si-Schicht 14 aufgebracht,
um das Zugangsgate zu bestimmen, dessen Justierung in diesem Fall
kein sehr kritischer Schritt ist.
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Vorteilhafterweise
stellt der Poly-CMP-Prozess eine gleiche Ebene der schwebenden Gatestapel
A, B und des Zugangsgates AG bereit. Die gleiche Ebene der (gestapelten)
Gates A, B, AG vereinfacht die nachfolgende lithographische Verarbeitung, wie
weiter unten erläutert
ist.
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3 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einem weiteren
Herstellungsschritt. Die in 2 gezeigte
Struktur wird geätzt,
vorzugsweise in einem RIE-Prozess, um die polierte Poly-Si-Schicht 14,
die nicht von der Zugangsgatemaske 20 bedeckt ist, zu entfernen.
Zwischen den schwebenden Gatestapeln A, B wird ein Zugangsgate AG
mit einer Zugangsgatelänge
1AG gebildet. Außerdem wird die Zelle mit TEOS-/Nitridabstandshaltern
(Tetraethylorthosilikat, nicht gezeigt) und Source-/Drainimplantaten
S/D, D/S 22 vervollständigt.
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Da
die Zugangsgatemaske 20 auf jeder Seite die schwebenden
Gatestapel A, B überlappt,
ist die tatsächliche
Länge des
Zugangsgates nicht durch die Breite der Zugangsgatemaske 20 (vorausgesetzt, dass
die Zugangsgatemaske 20 oberhalb der Abdeckschichten 6 der
schwebenden Gatestapel A und B endet) und die Dejustierung der Zugangsgatemaske 20,
sondern durch den Abstand zwischen den schwebenden Gatestapeln A,
B und die Breite der zwischen den schwebenden Gatestapeln A, B angeordneten
Seitenwandabstandshalter 10 bestimmt. Da die schwebenden
Gatestapel A, B während
desselben lithographischen Schritts bestimmt werden, besteht keine
Dejustierung zwischen den Stapeln A, B. Die Breite der Seitenwandabstandshalter 10 kann sehr
genau gesteuert werden, wie Fachleuten bekannt ist. Daher muss die
Zugangsgatelänge
1AG keine Dejustierung zwischen den Stapeln
A und B berücksichtigen.
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Folglich
kann die minimale Zugangsgatelänge
1AG gewählt
werden, die durch die erforderlichen elektrischen Eigenschaften
der Flash-Speicherzelle bestimmt ist. Tatsächlich wird, da sich die drei
Transistoren (bestimmt durch die schwebenden Gatestapel A, B und
das Zugangsgate AG) effektiv wie ein einziger Langkanaltransistor
verhalten, erwartet, dass ein solches Dreitransistorgerät weniger
unter Kurzkanalwirkungen leidet als andere Typen von Dreitransistorgeräten nach
dem Stand der Technik.
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Außerdem wird
die erfindungsgemäße Flash-Speicherzelle
durch Silizidation, die Herstellung von lokalen Zusammenschaltungen
und das Aufbringen eines Vormetalldielektrikums vervollständigt. 4 zeigt
schematisch einen Querschnitt der Flash-Speicherzelle in einer ersten
Ausführungsform nach
den Schritten der Silizidation, der Herstellung der lokalen Zusammenschaltung
und des Aufbringens des Vormetalldielektrikums.
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4 zeigt
zwei „Doppel-Poly-CMP"-Flash-Speicherzellen
C, D mit minimalem Pitch.
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Auf
den Source-/Drainimplantaten 22 und auf den Zugangsgates
AG sind Silizidschichten 26 bzw. 28 ausgebildet.
Zwischen den „Doppel-Poly-CMP"-Flash-Speicherzellen
C, D ist eine lokale Zusammenschaltungsschicht LIL 30 ausgebildet.
Die Struktur ist von einer Vormetalldielektrikumschicht 32 bedeckt.
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Es
sei angemerkt, dass die „Doppel-Poly-CMP"-Flash-Speicherzelle
C, D eine symmetrische Zelle ist, die die Herstellung der beiden Übergänge der
Zelle mit selbstjustierten LIL-Leitungen 30 gestattet.
Typischerweise umfasst, wie Fachleuten bekannt ist, die LIL 30 einen
rechtwinkligen W-Stecker.
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Da
diese LIL-Leitungen 30 die schwebenden Gatestapel teilweise überlappen
können,
ist es nicht notwendig, zusätzliche
Spielräume
hinsichtlich der Breite der schwebenden Gatestapel einzuführen, um die
Dejustierung von Kontaktlöchern
zu kompensieren. Vorteilhafterweise können die Flash-Speicherzellen
C, D mit einem minimalen Pitch parallel zu der in 4 gezeigten
Querschnittsebene angeordnet werden.
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5 zeigt
schematisch eine Ebenenansicht einer beispielhaften Speichergruppierung
in der ersten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur, nach
der Fertigstellung der Verarbeitung der vorderen Leitungsenden und
der lokalen Zusammenschaltungsschichten.
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Die
Linie ZZ' zeigt
die Richtung der in den 1 bis 4 gezeigten
Querschnittsebene an.
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Wie
in 5 angegeben ist, trennen Shallow-Trench-Isolation-Leitungen
(STI-Leitungen) aktive Leitungen 35 voneinander. Wortleitungen,
die aus einem oberen Steuergate CGu, einem unteren Steuergate CGl
und einem Zugangsgate AG 12 bestehen, verlaufen senkrecht
quer über
die aktiven Leitungen 35, um die „Doppel-Poly-CMP"-Flash-Speicherzellen zu
bilden. In der Virtual-Ground-Architektur der Gruppierung verbinden
die selbstjustierten rechtwinkligen LIL-Leitungen 30 die
gemeinsamen Source-/Drainübergänge eines
Zellenpaars in einer aktiven Leitung abwechselnd mit jenen ihres
linken oder rechten benachbarten Zellenpaars.
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6 zeigt
schematisch eine Ebenenansicht der beispielhaften Speichergruppierung,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Verarbeitung der hinteren Leitungsenden.
Aus Gründen
der Klarheit sind nur die rechtwinkligen LIL-Leitungen 30 als
Elemente der Speichergruppierung dargestellt. Oben auf der Vormetalldielektrikumschicht 32 sind
Metallleitungen 40 als Bitleitungen ausgebildet. Die Metallisierung
kann unter Verwendung von Cu- oder Al-Technologie erfolgen.
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Kontaktöffnungen
CO sind in der Vormetalldielektrikumschicht 32, die die
Zellen bedeckt, ausgebildet. In diesen Kontaktöffnungen CO sind erste Metallkontakte 34 ausgebildet,
die die (ersten) Metallbitleitungen 40 mit den jeweiligen
Zentren der LIL-Rechtecke 30 verbinden. Jede Metallleitung 40 ist
oberhalb einer STI-Leitung angeordnet. Erste Metallkontakte können zum
Beispiel durch einen Damaszenerprozess (Cu-Technologie) oder durch W-Stecker-Bildung (Al-Technologie)
gebildet werden.
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Die
Verwendung von Metallbitleitungen 40 verschafft den Flash-Speicherzellen
in einer Virtual-Ground-Architektur gemäß der vorliegenden Erfindung
gegenüber
anderen Virtual-Ground-Konfigurationen,
die vergrabene Diffusionen als Bitleitungen verwenden, einen klaren
Vorteil. In der erfindungsgemäßen Zellenkonfiguration
stellt die Kombination aus Metallbitleitungen 40 und silizidierten
Zugangsgates AG kurze Lesezugriffszeiten bereit. Außerdem sind Verfahren
des „Zusammenbindens" von Bitleitungen, die
zum Stand der Technik gehören,
nicht notwendig. Es sei angemerkt, dass es je nach erforderlicher
Lesezugriffszeit weiterhin notwendig sein kann, Wortleitungen „zusammenzubinden".
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Ferner
sei angemerkt, dass der Metallisierungsschritt der silizidierten
Bereiche 28 und Steuergates CG; CGl, CGu im selben Prozessschritt
erfolgen kann, obwohl der Metallisierungsschritt auch in einem anderen
Schritt erfolgen kann.
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7 zeigt
schematisch einen ersten Stromkreis, der der in 5 und 6 gezeigten
Speichergruppierung entspricht. Die kapazitive Kopplung zwischen
den Zugangsgates AG und den benachbarten schwebenden Gates FG und
Steuergates CGu, CGl ist in dieser Figur aus Gründen der Klarheit weggelassen
worden.
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In
der Architektur von 7 haben vier benachbarte Zellen
einen einzigen Bitleitungskontakt gemeinsam.
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Die
Richtung der Bitleitungen 40 verläuft parallel zur Richtung der
aktiven Leitungen und der STI-Leitungen.
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Der
schwebende Gatetransistor FG jeder Zelle kann, wie Fachleuten bekannt
ist, nur selektiv durch sourceseitige Ladungsträgerinjektion (SSI) programmiert
werden. Das Löschen
kann durch Fowler-Nordheim-Tunneln von Elektronen von dem schwebenden
Gate FG weg erfolgen. Eine selektive Fowler-Nordheim-Programmierung
ist nicht möglich, da
die erforderliche Sperrspannung am Übergang einer Zelle, deren
Programmierung gesperrt werden sollte, auch am Übergang der benachbarten Zelle, die
dasselbe Steuergate und denselben Bitleitungskontakt hat, vorhanden
ist. Die benachbarte Zelle ist auch gesperrt und kann nicht programmiert
werden.
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Die
Architektur kann jedoch leicht modifiziert werden, um eine selektive
Programmierung entweder durch Fowler-Nordheim-Tunneln oder SSI zu
gestatten. Das wird weiter unten unter Bezugnahme auf die 8, 9 und 10 erläutert.
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8 zeigt
schematisch eine Ebenenansicht einer beispielhaften Speichergruppierung
in einer zweiten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Verarbeitung der vorderen Leitungsenden
und der Kontaktöffnungen.
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Diese
Kontaktöffnungen 50 sind „klassische" Kontakte, die die
(ersten) Metallbitleitungen (in der Figur nicht eingezeichnet) direkt
mit den Source-/Drainübergängen verbinden.
Die Kontakte 50 können
einen W-Kontaktstecker umfassen. Es ist zu beachten, dass in dieser
Ausführungsform
keine LIL-Option benötigt
wird.
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Wie
in 10 angegeben ist, trennen Shallow-Trench-Isolation-Leitungen
(STI-Leitungen) aktive Leitungen 35 voneinander. Wortleitungen,
die aus einem oberen Steuergate CGu, einem unteren Steuergate CGl
und einem Zugangsgate AG 12 bestehen, verlaufen auf gleiche
Weise wie in der ersten Ausführungsform
senkrecht quer über
die aktiven Leitungen 35, um die „Doppel-Poly-CMP"-Flash-Speicherzellen zu
bilden. In der Virtual-Ground-Architektur der Gruppierung verbinden
die Kontakte 50 den Source-/Drainübergang einzelner Zellen in
jeder aktiven Leitung 35, ohne „horizontal" benachbarte Zellen
zu kontaktieren. Zwei Speicherzellen, die benachbart in der parallel
zu Bitleitungen 40 der Gruppierung verlaufenden Richtung
angeordnet sind, haben immer noch einen gemeinsamen Bitleitungskontakt 50,
während zwei
Zellen, die benachbart in der senkrecht zu Bitleitungen 40 verlaufenden
Richtung angeordnet sind, keinen solchen haben.
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9 zeigt
schematisch eine Ebenenansicht einer Speichergruppierung in der
zweiten Ausführungsform,
die Flash-Speicherzellen umfasst, angeordnet in einer Virtual-Ground-Architektur, nach
der Fertigstellung der Bitleitungen.
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9 zeigt
eine mögliche
Schaltungsarchitektur der in 8 gezeigten
Speichergruppierung. Diese Architektur umfasst Metallbitleitungen 41,
die schräg
zu den Wortleitungen, aktiven Leitungen und STI-Leitungen verlaufen.
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In
diesem „schrägen" Layout gibt es keine Zellen,
die einen einzigen Bitleitungskontakt gemeinsam haben. Das „schräge" Layout kann in Geräten verwendet
werden, in denen keine LIL-Option verfügbar ist. Der Bitleitungskontakt
ist nun typischerweise ein Kontakt, der als direkter Kontakt 50 direkt
an den aktiven Bereich angeschlossen ist, und kann einen W-Kontaktstecker umfassen.
Da ein Kontakt an nur einen aktiven Bereich angeschlossen ist, ist
die Anzahl der Kontakte in diesem Layout zweimal so groß wie die
Anzahl der Kontakte, die in einem in 6 gezeigten
Layout verwendet wird, das eine LIL-Option verwendet.
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Neben
dem Vorteil, dass dieses Layout in Prozessen, die keine LIL-Option
haben, verwendet werden kann, hat es auch den zusätzlichen
Vorteil, dass, abgesehen von der SSI-Programmierung, diese Konfiguration
für eine
selektive Fowler-Nordheim-Programmierung geeignet ist. Das ist ein
direktes Ergebnis der bereits erwähnten Tatsache, dass „horizontal" benachbarte Zellen
(das heißt,
Zellen mit gemeinsamen AG und CGu oder CGl) immer an unterschiedliche
Bitleitungen angeschlossen sind.
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Das
ist aus dem in 10 gezeigten äquivalenten
Stromkreis der zweiten Ausführungsform
besser ersichtlich.
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10 zeigt
schematisch einen zweiten Stromkreis, der der Speichergruppierung
der zweiten Ausführungsform
entspricht. Es sei angemerkt, dass sich die hier dargestellte Architektur
tatsächlich
auf das Layout der Speichergruppierung bezieht, die schräge Metallbitleitungen 41 umfasst.
Der Stromkreis als solcher kann, wie Fachleuten bekannt ist, auf
verschiedene Weise gezeichnet werden.
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Das „schräge" Layout der 9 und 10 kann
auch für
Dreitransistorspeicherzellen verwendet werden, die aus zwei isolierten
schwebenden Gatetransistoren, die durch ein Zwischenzugangsgate
voneinander getrennt sind, bestehen. Es sei angemerkt, dass in diesem
Fall nur die Fowler-Nordheim-Programmierung möglich ist. Die Anwendung der
SSI-Programmierung
erfordert kompakte Zellenarchitekturen.
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Die
schräge
Bitleitungsstruktur kann auf eine rechtwinklige Matrix abgebildet
werden (um den Preis der Verwendung einer zusätzlichen Metallschicht), indem
die am linken Rand befindlichen („endenden") mit den am rechten Rand befindlichen
(„beginnenden") Bitleitungen 41 mittels „Rückleitungen" 41b, die
in der zusätzlichen
Metallschicht hergestellt sind, verbunden werden.
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Der
rechtwinklige Leitungsplan kann quer über die gesamte Gruppierungsbreite
(11a) oder quer über kleinere Bitleitungsabschnitte
(11b) implementiert werden. (Das Beispiel von 11b zeigt zwei Bitleitungsgruppen. Die Abschnittsbreite jeder
Bitleitungsgruppe beträgt
lediglich drei Bitleitungen.)
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Das
ist in 11a und 11b veranschaulicht,
die einen beispielhaften Leitungsplan quer über eine gesamte Gruppierungsbreite
bzw. quer über kleinere
Abschnitte der Gruppierung zeigen.
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Offensichtlich
macht es der minimale Metallpitch der schrägen Bitleitungen 41 erforderlich,
dass der minimale Pitch der aktiven Leitungen geringfügig größer als
in der Konfiguration der ersten Ausführungsform (6)
ist. In einigen Fällen
kann diese Tatsache je nach tatsächlichem
Entwurf der Gruppierung als Nachteil betrachtet werden.
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Das
wird weiter unten erläutert.
Um den Abstand D zwischen den Bitleitungen zu wahren, muss der horizontale
Pitch der Zellen mit schrägen
Bitleitungen (also in der zweiten Ausführungsform) gegenüber dem
Pitch der ersten Ausführungsform
(siehe 8 bzw. 6) vergrößert werden. Das führt zu einem
minimalen horizontalen Pitch von (W + D)/cos(φ), wobei φ der Winkel zwischen den Metallbitleitungen
und den aktiven Leitungen und W die minimale Entwurfsregel für die Metallbreite
ist. Falls der minimale Metall-zu-Metall-Abstand D den gleichen Betrag
wie die minimale Metallbreite W hat, gilt die einfachere Formel
2W/cos(φ).
Zusammengefasst lässt
sich sagen, dass die Zellendichte gemäß der zweiten Ausführungsform
(also die Ausführungsform mit
schrägen
Bitleitungen) geringer als die der ersten Ausführungsform (also die Ausführungsform,
die LIL verwendet) ist. Es ist zu beachten, dass die zweite Ausführungsform
dank der Tatsache, dass zwei Bits in einer Zelle gespeichert sind, trotz
ihres größeren Zellenpitches
dennoch eine größere Bitdichte
als Flash-Speichergruppierungen
nach dem Stand der Technik hat.
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In
einer dritten Ausführungsform
der vorliegenden Erfindung sind die Vorteile der zweiten Ausführungsform
(nämlich,
dass keine LIL 30 erforderlich ist und dass Zellen mittels
selektiver Fowler-Nordheim-Programmierung programmierbar sind) mit dem
geringeren horizontalen Pitch der ersten Ausführungsform um den Preis einer
zusätzlichen
Metallschicht kombiniert.
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Beim
Lösungsansatz
dieser dritten Ausführungsform
kann der horizontale Pitch ohne Verletzung der Entwurfsregeln verringert
werden, indem benachbarte Bitleitungen in unterschiedlichen Metallebenen
hergestellt werden (siehe 12a bzw. 12b).
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12a zeigt schematisch eine Ebenenansicht einer
Speichergruppierung in der dritten Ausführungsform, die erfindungsgemäße Flash-Zellen umfasst,
angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Bitleitungen in einer ersten Metallebene.
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12b zeigt schematisch eine Ebenenansicht einer
Speichergruppierung in der dritten Ausführungsform, die erfindungsgemäße Flash-Zellen umfasst,
angeordnet in einer Virtual-Ground-Architektur,
nach der Fertigstellung der Bitleitungen in der ersten Metallebene
und einer zweiten Metallebene, die sich oben auf der ersten Metallebene
befindet.
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Aus
Gründen
der Klarheit ist in den 12a und 12b nur das hintere Ende des Leitungsteils der
Gruppierung gezeichnet worden. Die Vorderendenzellenmatrix (identisch
mit 10, aber mit einem geringfügig geringeren horizontalen
Pitch) wird in diesen Zeichnungen nicht gezeigt.
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In
dieser dritten Ausführungsform
werden Bitleitungen in zwei Metallabscheidungsprozessen (Metall-1-Ebene
und Metall-2-Ebene) hergestellt, um Metall-1-Bitleitungen 42 und
Metall-2-Bitleitungen 43 zu
erhalten. Im Metall-1-Prozess werden Metall-1-Bitleitungen 42 auf
einer ersten Hälfte
der Kontakte 50 gebildet, wobei zwischen ihnen Metall-1-Kontaktflächen 49 angeordnet
werden (siehe 12a). Nun sollte die Entwurfsregel
des „minimalen
Metallpitches" mit
der Konfiguration alternierender Metall-1-Bitleitungen 42 und
Kontaktflächen 49 erfüllt werden.
Jede Kontaktfläche 49 ist
mittels eines Kontakts 52 mit den Source-/Drainübergängen der darunter
liegenden Zellen verbunden. Je nach den Einzelheiten des Metall-1-Musterbildungsprozesses kann
es sich als vorteilhaft erweisen, die Abmessung der Fläche der
Metall-1-Kontaktfläche
so zu wählen, dass
sie größer als
das Quadrat einer Metall-1-Minimalgröße ist.
Das ist jedoch keine grundlegende Einschränkung und kann daher durch
Fachleute auf dem Gebiet der Metallmusterbildung umgangen werden.
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Fachleuten
wird einleuchten, dass die Metall-2-Ebene oberhalb der Metall-1-Ebene
angeordnet und durch eine geeignete Isolierschicht (nicht gezeigt)
von der Metall-1-Ebene abgetrennt wird. Die notwendigen Verbindungen
zwischen den Metall-1-Kontaktflächen 49 und
den Bitleitungen 43 der Metall-2-Ebene werden, wie Fachleuten
bekannt ist, mittels Durchkontaktierungstechnologie hergestellt. Wie 12b zeigt, werden im Metall-2-Prozess Metall-2-Bitleitungen 43 auf
Durchkontaktierungen 48 gebildet, die auf den Metall-1-Kontaktflächen 49 angeordnet
sind, die sich zwischen den Kontakten 50 befinden, die
bereits durch die Metall-1-Bitleitungen 42 angeschlossen
sind.
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Auf
diese Weise werden die Metall-2-Bitleitungen 43 mit den
darunter liegenden Source-/Drainübergängen der
Speicherzellen über
den senkrechten Stapel verbunden, der durch die Bitleitung 43 (in Metall
2), die Durchkontaktierung, die Kontaktfläche 49 (in Metall
1) und den Kontakt 52 gebildet wird.
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Somit
wird benachbart zu jeder Metall-1-Bitleitung 42 eine Metall-2-Bitleitung 43 gebildet
und eine alternierende Folge von Metall-1- und Metall-2-Bitleitungen 42, 43 erreicht.
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Um
die hohe optimale Dichte der Speichergruppierung zu erreichen, werden
die Metall-1-Bitleitungen 42 und
die Metall-2-Bitleitungen 43 stufenweise schräg angeordnet:
Jede Bitleitung umfasst erste Leitungsteile 44 und zweite
Leitungsteile 45. Eine Metall-1-Bitleitung 42 ist
so angeordnet, dass sie einen ersten Leitungsteil 44 über einem
direkten Kontakt 50 und einen zweiten Leitungsteil 45 zwischen zwei
ersten Leitungsteilen 44 hat. Eine Metall-2-Bitleitung 43 ist
so angeordnet, dass sie einen ersten Leitungsteil 44 über einer
Durchkontaktierung 48 und einen zweiten Leitungsteil 45 zwischen
zwei ersten Leitungsteilen 44 hat.
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Vorzugsweise
verlaufen die ersten Leitungsteile 44 in einer ersten Richtung
parallel zu den aktiven Leitungen und den STI-Leitungen, und die
zweiten Leitungsteile 45 verlaufen in einer zweiten Richtung
senkrecht zu den aktiven Leitungen und den STI-Leitungen oder sind
schräg
angeordnet (zum Beispiel in einem Winkel von 45° relativ zu den aktiven Leitungen
und STI-Leitungen). Die relative Länge eines ersten Leitungsteils
und eines zweiten Leitungsteils innerhalb des vertikalen Pitchabstands
bestimmt die tatsächliche
Form jeder Bitleitung 42, 43.
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Da
zwei benachbarte Metall-1- und Metall-2-Bitleitungen 42, 43 in
dieser Konfiguration in unterschiedlichen Metallschichten verlaufen,
kann der Abstand zwischen benachbarten Bitleitungen 42, 43 (gemessen
in einer Richtung parallel zur Ebene des Substrats) und für benachbarte
erste Leitungsteile 44 bzw. benachbarte zweite Leitungsteile 45 in
den jeweiligen Bitleitungen 42, 43 geringer sein
als der minimale Metallabstand (gegeben durch die Entwurfsregeln).
Daher kann die optimale Dichtestruktur einer erfindungsgemäßen Speichergruppierung
erreicht werden, ohne den Pitch der Zellen vergrößern zu müssen.
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Außerdem verringert
eine alternierende Folge von Metall-1- und Metall-2-Bitleitungen 42, 43 (verarbeitet
in separaten Metallaufbringschritten) das Risiko von Kurzschlüssen zwischen
benachbarten Bitleitungen. Auch können die zweiten Leitungsteile 45 der
Bitleitungen 42, 43 breiter sein als die minimale
Breite (festgelegt durch die Entwurfsregeln). Diese beiden Tatsachen
können
die Ausbeute des Herstellungsprozesses auf vorteilhafte Weise erhöhen.
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Eine
Alternative zum Layout von 12b wird
in 12c gezeigt. Andere alternative Layouts können für Fachleute
offensichtlich sein.
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Fachleuten
wird einleuchten, dass die erfindungsgemäße Flash-Speicherzelle Bits
in einer höheren
Dichte (ca. die doppelte Bitanzahl pro Flächeneinheit) speichern kann
als Flash-Speicherzellen nach
dem Stand der Technik in derselben Technologiegeneration, und zwar
aufgrund der Speicherung von zwei Bits pro Zelle, der völligen Selbstjustierung der
Gates und des Anschlusses an selbstjustierte LIL 30 oder
Kontakte 50, 52 auf beiden Seiten der Zelle.
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Ferner
hat die erfindungsgemäße Flash-Speicherzelle
den Vorteil der Fähigkeit
zur SSI-Programmierung.
Bekannte Eintransistor-NVM-Zellen können ebenfalls sehr hohe Dichten erreichen,
aber die Programmierung kann nur durch Channel Hot Electron Injection
(CHEI) erfolgen, was viel höhere
Ströme
pro Zelle erfordert als die SSI-Programmierung.
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Auch
haben Eintransistor-NVM-Zellen Übergänge auf
beiden Seiten des schwebenden Gates und leiden daher in stärkerem Maße unter
Kurzkanalwirkungen als die erfindungsgemäße Flash-Speicherzelle. Um
diese Kurzkanalwirkungen zu kompensieren, muss das schwebende Gate
in Eintransistor-NVM-Zellen wesentlich größer als in einer erfindungsgemäßen (und
dieselbe Technologiegeneration verwendenden) Flash-Speicherzelle
sein.
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Schließlich sei
angemerkt, dass Flash-Speicherzellen gemäß der ersten Ausführungsform
der vorliegenden Erfindung auch ohne die Verwendung von LIL hergestellt
werden können.
Wenn die LIL 30 für
die Kontaktierung von zwei benachbarten aktiven Bereichen in den
Flash-Speicherzellen weggelassen wird, muss die Bildung des Kontakts
zwischen den beiden aktiven Bereichen mittels der ersten Metallebene
erfolgen. In diesem Fall werden benachbarte Kontakte auf den aktiven
Bereichen durch die Metall-1 miteinander verbunden, die die Form
von rechtwinkligen Leitungen ähnlich
der Form von oben beschriebenen LIL hat.
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In
der ersten Ausführungsform
müssen
die Bitleitungen 40 dann in der zweiten Metallebene, die oberhalb
der ersten Metallebene angeordnet und von dieser isoliert ist, gebildet
werden. Die Durchkontaktierungstechnologie (das heißt, Durchkontaktierungen
zwischen Metall-1 und Metall-2) wird verwendet, um den Anschluss
an die Metall-1-Rechtecke oberhalb der aktiven Bereiche herzustellen.
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Ein
möglicher
Nachteil dieser Alternative für die
erste Ausführungsform
besteht darin, dass bei der Bestimmung der Metall-1-Rechteckleitungen eine
finite Überlappung
mit den Kontaktöffnungen
zu den aktiven Bereichen erforderlich ist, um die so genannte „Leitungsendenverkürzung" zu kompensieren.
Dieses Phänomen
besteht in der Verkürzung
von Leitungsenden von dünnen
Leitungen während
der lithographischen Verarbeitung aufgrund von Diffraktionswirkungen
der finiten Wellenlänge
der Beleuchtungsquelle.
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In
der zweiten und in der dritten Ausführungsform, wo „schräge" Bitleitungen beschrieben werden,
wird die LIL vollständig
weggelassen. Hier sind die Metallkontakte bereits direkt oberhalb
von aktiven Leitungen positioniert, ohne dass eine LIL-Option notwendig
ist, um einen gemeinsamen Kontakt zu zwei benachbarten Zellen herzustellen.
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Neben
der Fähigkeit
zur SSI- oder Channel-Hot-Electron-Programmierung besitzen die zweite
und die dritte Ausführungsform
die Fähigkeit
zur selektiven Fowler-Nordheim-Programmierung.
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Schließlich sei
angemerkt, dass in der erfindungsgemäßen Speicherzelle der Stapel
aus Tunneloxid, schwebendem Gate FG, Interpoly-Dielektrikumschicht 8,
Steuergate CG durch einen Stapel ersetzt werden kann, der aus einer
Ladungseinfangschicht und einem Steuergate CG besteht („Ladungseinfangspeicherzelle"). Die Ladungseinfangschicht
besteht typischerweise aus gestapelten Schichten aus Siliziumdioxid,
Siliziumnitrid und Siliziumdioxid (eine ONO-Schicht), in denen die Siliziumnitridschicht
in der Lage ist, Elektronen einzufangen. Anstelle von Siliziumnitrid
können
eine Schicht aus sauerstoffreichem Silizium oder Siliziumnanokristalle,
die in Siliziumdioxid dispergiert sind, als Einfangmedium verwendet
werden. Die Ladungseinfang-ONO-Schicht umfasst eine Dicke von 2
bis 7 nm für
die untere Siliziumdioxidschicht (das heißt, die Siliziumdioxidschicht,
die näher
an der Halbleiteroberfläche
liegt), ca. 5 nm für
die Siliziumnitridschicht bzw. 4 bis 8 nm für die obere Siliziumdioxidschicht. Der
Gestaltungsprozess einer solchen ONO-Schicht und seine Integrierung
in die Herstellung der Speicherzelle sind Fachleuten bekannt.
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Diese
alternative Ladungseinfangspeicherzelle kann in denselben Gruppierungsstrukturen
wie denen verwendet werden, die unter Bezugnahme auf die Speicherzelle,
die ein schwebendes Gate FG umfasst, beschrieben worden sind.
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Die
Programmierung dieser Gruppierungen, die aus Ladungseinfangspeicherzellen
bestehen, kann auf eine ähnliche
Weise erfolgen wie bei Gruppierungen, die mit Speicherzellen ausgerüstet sind, die
ein schwebendes Gate umfassen. Im Falle von dünnen unteren Siliziumdioxidschichten
(Dicke ~2 nm) ist Fowler-Nordheim-Tunneln möglich. Das Löschen von
Zellen kann durch Fowler-Nordheim-Tunneln oder Hot-Hole-Injektion
bei dünnen
unteren Silizium dioxidschichten (~2 nm) erfolgen. Bei dickeren unteren
Siliziumdioxidschichten ist nur das Löschen durch Hot-Hole-Injektion
möglich.
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Herstellung
einer Speicherzelle, wobei die Zelle einen ersten schwebenden Gatestapel,
einen zweiten schwebenden Gatestapel und ein Zwischenzugangsgate
einschließt,
wobei die schwebenden Gatestapel ein erstes Gateoxid, ein schwebendes Gate,
ein Steuergate, eine Interpoly-Dielektrikumschicht,
eine Abdeckschicht und Seitenwandabstandshalter einschließen, wobei
die Zelle außerdem Source-
und Drainkontakte einschließt,
wobei die Herstellung einschließt:
- • Bestimmen
der schwebenden Gatestapel in denselben Verarbeitungsschritten,
um gleiche Höhen zu
erhalten;
- • Aufbringen
einer Poly-Si-Schicht mit einer Dicke, die größer als die Höhe der schwebenden
Gatestapel ist, über
die schwebenden Gatestapel;
- • Planarisieren
der Poly-Si-Schicht;
- • Bestimmen
des Zwischenzugangsgates in der planarisierten Poly-Si-Schicht durch
einen Maskierungsschritt mit einer Zugangsgatemaske über der
Poly-Si-Schicht zwischen den schwebenden Gatestapeln und einen Poly-Si-Ätzschritt.
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Es
sollte beachtet werden, dass die oben erwähnten Ausführungsformen die Erfindung
veranschaulichen und nicht einschränken und dass die Fachleute
in der Lage sein werden, viele alternative Ausführungsformen zu entwerfen,
ohne vom Schutzbereich der beigefügten Ansprüche abzuweichen. In den Ansprüchen soll
keines der in Klammern stehenden Bezugszeichen als anspruchseinschränkend aufgefasst
werden. Das Wort „umfassend" schließt das Vorhandensein
von Elementen oder Schritten, die andere sind als die in einem Anspruch
aufgeführten,
nicht aus. Das Wort „ein" oder seine Ableitungen vor
einem Element schließen
das Vorhandensein einer Mehrzahl von solchen Elementen nicht aus.