TW201411842A - 一種半導體器件結構及其製造方法 - Google Patents

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Abstract

本發明提供一種用於製作半導體器件結構的方法，包括：提供襯底，襯底包括有源區和隔離區，在襯底上形成有位於有源區上方的第一柵極結構和位於隔離區上方的作為虛設柵極結構的第二柵極結構，其中，在第一和第二柵極結構兩側形成有間隙壁結構；至少部分地蝕刻去除位於第二柵極結構兩側的間隙壁結構；在襯底上方形成內部互連材料層；至少蝕刻去除位於第一柵極結構上的全部內部互連材料層，以形成與第一柵極結構電性隔離而與第二柵極結構電性連接的內部互連層；以及在內部互連層上形成源/漏區接觸孔。根據本發明的方法，能夠減小柵極結構與隔離結構之間的間距，從而縮小半導體器件的尺寸，進而提高半導體晶片的利用率並降低製造成本。

Description

一種半導體器件結構及其製造方法
本發明涉及半導體製造領域，尤其涉及一種半導體器件結構以及用於製作該半導體器件結構的方法。
積體電路中持續增大的器件密度促使器件性能和成本的不斷改進。為了有利於器件密度的進一步增大，不斷需要新技術來減小半導體器件的尺寸。
目前，常規的互補式金屬氧化物半導體(CMOS)工藝流程大致為：STI形成→阱形成→柵極氧化物(GOX)形成→多晶矽柵極形成→間隙壁形成→自對準矽化物形成→接觸孔形成。然而，柵極結構與淺槽隔離(STI)結構之間的間距受到柵極間隙壁(spacer)、接觸孔尺寸和接觸孔-有源區規則等因素限制，從而給進一步縮小晶片的面積帶來了困難。
因此，需要一種新型的半導體器件結構及其製作方法，以解決現有技術中存在的問題。
在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分並不意味著要試圖限定出所要求保護的技術方案的關鍵特徵和必要技術特徵，更不意味著試圖確定所要求保護的技術方案的保護範圍。
為解決上述現有技術中存在的問題，根據本發明的一個方面，提供一種用於製作半導體器件結構的方法，包括：提供襯底，所述襯底包括有源區和隔離區，在所述襯底上形成有位於所述有源區上方的第一柵極結構和位於所述隔離區上方的作為虛設柵極結構的第二柵極結構，其中，在所述第一柵極結構兩側以及所述第二柵極結構兩側形成有間隙壁結構；至少部分地蝕刻去除位於所述第二柵極結構兩側的所述間隙壁結構；在所述襯底、所述第一和第二柵極結構上方形成內部互連材料層；至少蝕刻去除位於所述第一柵極結構上的全部所述內部互連材料層，以形成與所述第一柵極結構電性隔離而與所述第二柵極結構電性連接的內部互連層；以及在所述內部互連層上形成源/漏區接觸孔。
優選地，形成所述源/漏區接觸孔的步驟包括：在所述襯底上方形成層間介電層；以及在所述層間介電層中形成與所述內部互連層對應的源/漏區接觸孔，所述源/漏區接觸孔經由所述內部互連層而連接至位於所述有源區中的源/漏區。
優選地，當在所述層間介電層中形成所述源/漏區接 觸孔時，在所述層間介電層中形成與所述第一柵極結構對應的柵極接觸孔。
優選地，所述第一和第二柵極結構均包括柵極介電層和位於所述柵極介電層上的柵極材料層。
優選地，所述內部互連材料層的構成材料與所述柵極材料層的構成材料相同。
優選地，所述柵極材料層的構成材料為多晶矽。
優選地，至少部分地蝕刻去除位於所述第二柵極結構兩側的所述間隙壁結構的步驟是使用掩模版通過選擇性蝕刻工藝來執行的。
優選地，所述第二柵極結構與所述第一柵極結構是採用相同的工藝步驟同時形成的。
優選地，蝕刻去除位於所述第一柵極結構上的所述內部互連材料層的步驟包括：在所述內部互連材料層上形成內部互連層掩蔽層；依次蝕刻所述內部互連層掩蔽層和所述內部互連材料層，以形成所述內部互連層；以及去除所述內部互連層掩蔽層。
優選地，去除所述內部互連層掩蔽層採用濕法蝕刻工藝。
優選地，所述隔離區採用淺槽隔離工藝形成。
優選地，在所述襯底上方形成所述內部互連材料層之前還包括預清洗步驟。
優選地，在蝕刻去除位於所述第一柵極結構上的所述內部互連材料層的同時，蝕刻去除位於所述第二柵極結構 上的一部分所述內部互連層。
優選地，位於所述第二柵極結構的靠近所述第一柵極結構的一側的所述間隙壁結構被蝕刻去除。
根據本發明的另一個方面，提供一種半導體器件結構，包括：襯底，所述襯底包括有源區和隔離區；第一柵極結構，所述第一柵極結構位於所述有源區上方；第二柵極結構，所述第二柵極結構位於所述隔離區上方，且為虛設柵極結構；和內部互連層，所述內部互連層將位於所述有源區中的源/漏區與所述第二柵極結彼此電性相連，而與所述第一柵極結構電性隔離。
優選地，所述半導體器件結構還包括：間隙壁結構，所述間隙壁結構位於所述第一柵極結構的兩側，並且其中，所述內部互連層通過所述間隙壁結構而與所述第一柵極結構電性隔離。
優選地，所述間隙壁結構還形成在所述第二柵極結構的遠離所述第一柵極結構的一側。
優選地，所述半導體器件結構還包括：層間介電層，所述層間介電層形成在所述襯底、所述第一和第二柵極結構上方，且所述層間介電層中形成有與所述源/漏區對應的源/漏區接觸孔，所述源/漏區接觸孔經由所述內部互連層而與所述源/漏區電性連接。
優選地，在所述層間介電層中還形成有與所述第一柵極結構對應的柵極接觸孔。
綜上所述，根據本發明的方法，能夠減小柵極結構與 隔離結構(例如，STI結構)之間的間距，從而縮小半導體器件的尺寸，進而提高半導體晶片的利用率並降低製造成本。並且，由於虛設柵極結構可以用作第一層互連層，因而可以省略一道外部互連工序，從而能夠進一步降低製造成本。此外，由於隔離區上的虛設多晶矽柵極結構與有源區的多晶矽柵極結構是在同一工藝步驟中形成的，因而本發明的方法能夠與現有工藝相容，並實現可靠的線上工藝控制。
210‧‧‧襯底
212‧‧‧隔離區
232‧‧‧內部互連材料層
240‧‧‧層間介電層
312‧‧‧隔離區
222a、222b、222c‧‧‧柵極介電層
222a、242a；222c、242c‧‧‧第二柵極結構
224a、224b、224c‧‧‧柵極材料層
226a、226b、226c‧‧‧間隙壁結構
232a、232b‧‧‧內部互連層
242、244‧‧‧源/漏區接觸孔
本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。附圖中：圖1為根據本發明示例性實施例製造半導體器件的工藝流程圖；圖2A-2F為根據本發明示例性實施例製造半導體器件工藝流程中各個步驟所獲得的器件的示意性剖面圖；以及圖3為根據現有技術製作的相當於圖2F的半導體器件結構的示意性剖面圖。
接下來，將結合附圖更加完整地描述本發明，附圖中示出了本發明的實施例。但是，本發明能夠以不同形式實施，而不應當解釋為局限於這裏提出的實施例。相反地， 提供這些實施例將使公開徹底而完全，並且將本發明的範圍完全地傳遞給本領域技術人員。附圖中，為了清楚起見，層和區的尺寸以及相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在......上”、“與......相鄰”、“連接到”或“耦合到”其他元件或層時，其可以直接地位於其他元件或層上、與之相鄰、連接或耦合到其他元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在......上”、“與......直接相鄰”、“直接連接到”或“直接耦合到”其他元件或層時，則不存在居間的元件或層。
圖1示出了根據本發明示例性實施例製造半導體器件的工藝流程圖，圖2A-2F示出了根據本發明示例性實施例製造半導體器件工藝流程中各個步驟所獲得的器件的示意性剖面圖。應當注意的是，半導體器件中的部分器件結構可以由CMOS製作流程來製造，因此在本發明的方法之前、之中或之後可以提供額外的工藝，且其中某些工藝在此僅作簡單的描述。下面將結合附圖來詳細說明本發明的示例性實施例。
首先，執行步驟S101：提供襯底，所述襯底包括有源區和隔離區，在所述襯底上形成有位於所述有源區上方的第一柵極結構和位於所述隔離區上方的作為虛設柵極結構的第二柵極結構，其中，在所述第一柵極結構兩側以及所述第二柵極結構兩側形成有間隙壁結構。
如圖2A所示，提供襯底210。作為示例，襯底210的構成材料可以是未摻雜單晶矽、摻雜有N型或P型雜質的單晶矽、多晶矽、鍺矽或者絕緣體上矽(SOI)等。襯底210包括有源區(圖中未標出)和隔離區212。本文中，有源區是指襯底210中除隔離區212以外的區域，包括源/漏區(未示出)。隔離區212例如可以採用淺槽隔離(STI)工藝或局部氧化矽(LOCOS)隔離工藝而形成。所述源/漏區例如可以為輕摻雜漏(LDD)區，或者還可以包括暈環(halo)注入區、袋形(pocket)注入區等。
此外，在襯底210上形成有位於有源區上方的第一柵極結構(本示例中示出為一個)和位於隔離槽212上方的作為虛設柵極結構的第二柵極結構(本示例中示出為兩個)。作為示例，第一柵極結構包括柵極介電層222b和位於柵極介電層222b上的柵極材料層224b。第二柵極結構其中之一包括柵極介電層222a和位於柵極介電層222a上的柵極材料層224a，且其中另一個包括柵極介電層222c和位於柵極介電層222c上的柵極材料層224c。這裏，需予以說明的是，雖然本實施例中第一柵極結構示出為一個且第二柵極結構示出為兩個，但本領域技術人員應認識到第一和第二柵極結構的數目並不僅限於此，而是可以根據實際需要加以選擇。例如，第一柵極結構也可以為兩個或更多個，且第二柵極結構可以為三個或更多個。作為示例，柵極介電層222a、222b和222c的構成材料可以 是諸如氧化鉿、矽酸鉿、氧化鑭、氧化鋅、矽酸鋅、氧化鉭、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鐵電薄膜、鈮鋅酸鉛、鈦酸鉛這樣的高k材料中的一種。柵極材料層224a、224b和224c的構成材料例如可以為多晶矽或金屬例如鋁(Al)。作為示例，在本實施例中，柵極材料層採用多晶矽形成。柵極介電層和柵極材料層可以採用化學氣相沉積(CVD)法形成，例如低溫化學氣相沉積(LTCVD)法、低壓化學氣相沉積(LPCVD)法、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)，也可以採用物理氣相沉積(PVD)法或濺射法形成。
此外，在第一和第二柵極結構兩側分別形成有間隙壁結構226a、226b和226c，其主要用於在通過等離子體注入工藝形成有源區時保護柵極結構不受損傷，並且有效地控制有源區與柵極結構之間的相對位置關係。這裏，需著重說明的是，在常規的CMOS工藝中間隙壁結構是可選而非必需的，但在本實施例中，間隙壁結構則需要根據實際情況加以選擇，以便根據需要在內部互連層(稍後描述)與柵極結構之間進行電性隔離。作為示例，間隙壁結構226a、226b和226c的構成材料可以是氮化物、氧化物或其組合。間隙壁結構可以為單層結構或多層結構。
上述的襯底、隔離區、柵極結構和間隙壁結構等的更多可替代結構以及相應的形成工藝方法和條件均為本領域技術人員所公知，在此不再詳述。
接著，執行步驟S102：至少部分地蝕刻去除位於所述第二柵極結構兩側的所述間隙壁結構。
如圖2B所示，至少部分地蝕刻去除位於所述第二柵極結構兩側的間隙壁結構226a、226c。作為示例，在本實施例中，僅蝕刻去除位於所述第二柵極結構的靠近所述第一柵極結構的一側的間隙壁結構，如圖所示。去除間隙壁結構可以進一步縮小柵極結構與隔離區之間的間距。當然，第二柵極結構兩側的間隙壁結構都被蝕刻去除的情況也包含在本發明的範圍之內。作為示例，所述蝕刻具體可包括下列步驟：首先，採用新的光刻掩模版，以光刻膠作為掩膜，通過蝕刻工藝蝕刻位於所述第二柵極結構的靠近所述第一柵極結構的一側的間隙壁結構；之後，例如等離子體灰化工藝去除光刻膠。其中，所述蝕刻工藝可以例如是幹法蝕刻工藝(例如，等離子體幹法蝕刻工藝)或濕法蝕刻工藝又或者兩者的任意組合。更多的選擇性蝕刻去除間隙壁結構的工藝方法及其參數和條件等為本領域技術人員所公知，在此不再詳述。
接著，執行步驟S103：在所述襯底、所述第一和第二柵極結構上方形成內部互連材料層。
如圖2C所示，在襯底210、第一和第二柵極結構上方形成內部互連材料層232。優選地，在內部互連材料層232上形成內部互連層掩蔽層(未示出)，其作用類似於常規工藝中的硬掩膜層，稍後將對此進行描述。內部互連材料層232的構成材料例如可以為多晶矽或金屬例如鋁 (Al)，並且可以採用化學氣相沉積(CVD)法形成，例如低溫化學氣相沉積(LTCVD)法、低壓化學氣相沉積(LPCVD)法、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)，也可以採用物理氣相沉積(PVD)法或濺射法形成。優選地，內部互連材料層232的構成材料及其形成方法可以與上述的柵極材料層相同。例如，在本實施例中，柵極材料層224a、224b和224c由多晶矽構成，則內部互連材料層232也可以由多晶矽構成。這樣做的好處在於只需要重複用於形成柵極材料層的工藝步驟即可形成內部互連材料層，而無需另外開發新的工藝功能表，從而能夠簡化工藝流程並降低製造成本。此外，採用多晶矽材料作為與源/漏區連接的內部互連層(local interconnection layer)的材料時，可以將上述內部互連層視為源/漏區的一部分，甚至可以通過摻雜等工序使其成為獨立的源/漏區。並且，作為虛設柵極結構的第二柵極結構不論是用金屬(例如，Al)還是多晶矽構成，其也都可以視為內部互連層的一部分。
此外，優選地，在形成內部互連材料層232之前執行預清洗(pre-clean)步驟。該預清洗步驟可以採用反應性或非反應性預清洗工藝。舉例來說，反應性預清洗工藝例如為採用含氫等離子的等離子工藝，而非反應性預清洗工藝例如為採用含氬等離子的等離子工藝。例如，可以用SC-1溶液(氨溶液/過氧化氫溶液的混合液)和SC-2溶液(鹽酸/過氧化氫溶液的混合液)進行清洗，以清除殘留 在襯底表面上的異物。
然後，執行步驟S104：至少蝕刻去除位於所述第一柵極結構上的全部所述內部互連材料層，以形成與所述第一柵極結構電性隔離而與所述第二柵極結構電性連接的內部互連層。
如圖2D所示，通過蝕刻工藝對位於第一柵極結構上的內部互連材料層232進行蝕刻，以至少去除位於第一柵極結構上的全部內部互連材料層232，從而形成如圖所示的內部互連層232a和232b。同樣，所述蝕刻工藝也可以是幹法蝕刻工藝(例如，等離子體幹法蝕刻工藝)或濕法蝕刻工藝又或者兩者的任意組合。其中，內部互連層232a、232b分別位於第一柵極結構與兩個第二柵極結構其中之一之間。如圖所示，內部互連層232a、232b分別通過位於第一柵極結構兩側的間隙壁結構226b而與第一柵極結構電性隔離。由於位於第二柵極結構的靠近第一柵極結構的一側的間隙壁結構之前在步驟S102中被蝕刻去除(例如，圖2D中在位於右側的第二柵極結構左側的間隙壁結構)，因而內部互連層232a、232b與第二柵極結構直接接觸從而彼此電性連接。這裏需注意的是，雖然如圖2D所示，位於第二柵極結構上方的內部互連材料層232的一部分也被蝕刻去除，但本領域技術人員應認識到，位於第二柵極結構上方的內部互連材料層232也可以全部保留。
作為示例，當在步驟S103形成了內部互連層掩蔽層 (未示出)時，所述蝕刻具體可包括下列步驟：首先，採用新的光刻掩模版，以光刻膠作為掩膜並輔之以步驟S103中所形成的內部互連層掩蔽層作為硬掩膜，依次蝕刻內部互連材料層232；之後，例如通過濕法蝕刻工藝(也稱為濕法剝離)去除內部互連層掩蔽層。此步驟中所採用的幹法或濕法蝕刻工藝的具體工藝參數和條件為本領域技術人員所公知，不再詳述。但是，不論是幹法還是濕法蝕刻工藝，都需要本領域技術人員根據實際選用的構成材料來對現有的工藝參數和條件加以選擇並調整，藉此以獲得最佳工藝結果。
然後，執行步驟S105：在所述內部互連層上形成源/漏區接觸孔。
在形成內部互連層232a和232b之後，可以繼續執行常規的互連工藝，例如層間介電層沉積、接觸孔蝕刻以及接觸插塞形成等。具體地，如圖2E所示，在襯底210上方形成層間介電層240。然後，如圖2F所示，在層間介電層240中形成與內部互連層232a、232b對應的源/漏區接觸孔242、244。其中，所述源/漏區接觸孔242、244分別經由內部互連層232a、232b而連接至位於上述的有源區中的源/漏區(未示出)。並且，在於層間介電層240中形成源/漏區接觸孔242、244的同時，在所述層間介電層中也形成與包括柵極介電層222a和柵極材料層224a的第一柵極結構對應的柵極接觸孔(未示出)。雖然圖中柵極接觸孔僅示出為形成在第一柵極結構上，但本領域技術 人員應理解也可以在其他的柵極結構例如作為虛設柵極結構的第二柵極結構上形成柵極接觸孔。這裏，需予以說明的是，由於第二柵極結構為虛設柵極結構，因此，位於其上方的柵極接觸孔實際並非用作柵極接觸孔，而是作為一般的用於互連的接觸孔。
通過如上所述的方法步驟最終獲得如圖2F所示的半導體器件結構。如圖所示，所述半導體器件結構包括襯底(210)、(222b和224b)、第二柵極結構(222a和242a；222c和242c)以及內部互連層(232a、232b)。其中，所述襯底包括有源區(未標出)和隔離區(212)。所述第一柵極結構位於所述有源區上方。所述第二柵極結構位於所述隔離區上方，且為虛設柵極結構。所述內部互連層將所述有源區中的源/漏區與所述第二柵極結構彼此電性相連，而與所述第一柵極結構電性隔離。作為示例，如圖所示，內部互連層232a位於所述第一柵極結構與一個所述第二柵極結構之間，且內部互連層232b位於所述第一柵極結構與另一個所述第二柵極結構之間。
此外，圖2F所示的半導體器件結構還可以包括間隙壁結構(226b)。所述間隙壁結構形成在所述第一柵極結構的兩側，以確保所述內部互連層與所述第一柵極結構電性隔離，同時由於接觸孔可以部分地形成在所述第二柵極結構上，即可以部分地形成在隔離區上，因此可以縮短第一柵極結構與隔離區之間的間距。其中，所述內部互連層 通過所述間隙壁結構而與所述第一柵極結構電性隔離，同時由於所述內部互連層與所述第二柵極結構之間不存在間隙壁結構，因而所述內部互連層與所述第二柵極結構直接接觸而電性相連。例如，內部互連層232a、232b通過間隙壁結構226b分別與所述第一柵極結構電性隔離，而與所述第二柵極結構例如通過直接接觸而電性連接。此外，由於在內部互連層與第二柵極結構之間不存在間隙壁，因而能夠進一步縮短第一柵極結構與第二柵極結構、即與隔離區之間的間距。
此外，圖2F所示的半導體器件結構還可以包括層間介電層(240)。所述層間介電層形成在所述襯底、所述第一和第二柵極結構上方，且所述層間介電層中形成有與所述源/漏區對應的源/漏區接觸孔(242、244)。其中，源/漏區接觸孔242、244分別經由內部互連層232a、232b而與所述源/漏區電性連接。此外，當採用多晶矽材料作為與源/漏區連接的內部互連層的材料時，可以將上述內部互連層視為源/漏區的一部分，甚至可以通過摻雜等工序使其成為獨立的源/漏區。並且，作為虛設柵極結構的第二柵極結構不論是用金屬(例如，Al)還是多晶矽構成，其也都可以視為內部互連層的一部分。
這裏，本領域技術人員應認識到，圖2E所示的半導體器件結構的製作方法並不限於上述的步驟S101~S104，而是還可以採用其他方法，並且採用其他方法形成的圖2E所示的半導體器件結果因而也落入在本發明的保護範 圍內。
圖3所示為根據現有技術製作的相當於圖2F的半導體器件結構的示意性剖面圖。與圖3中所示半導體器件結構中的第一柵極結構與位於隔離區312上的第二柵極結構之間的間距(圖中雙向箭頭X2所示)相比，圖2E中第一柵極結構與位於隔離區212上的第二柵極結構之間的間距(圖中雙向箭頭X1所示)均得以減小。這主要是因為通過提供與柵極結構電性隔離而與源/漏區電性連接的內部互連層，能夠將接觸孔形成在隔離區上方，從而使柵極結構與隔離區之間的間距不再受柵極間隙壁、接觸孔-有源區規則等因素所限制。具體地，由於接觸孔可以部分地形成在所述第二柵極結構上，因此可以縮短第一柵極結構與隔離區之間的間距。此外，由於第二柵極結構與第一柵極結構之間不存在間隙壁結構，因而能夠進一步縮小第一柵極結構與隔離區之間的間距。
綜上所述，根據本發明的方法，能夠減小柵極結構與隔離區(例如，STI結構)之間的間距，從而縮小半導體器件的晶片尺寸，進而提高半導體晶片的利用率並降低製造成本。並且，由於虛設柵極結構可以用作第一層互連層，因而可以省略一道外部互連工序，從而能夠進一步降低製造成本。此外，由於隔離區上的虛設多晶矽柵極結構與有源區的多晶矽柵極結構是在同一工藝步驟中形成的，因而本發明的方法能夠與現有工藝相容，簡單易行並實現可靠的線上工藝控制。
本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外，本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的請求項書及其等效範圍所界定。

Claims (19)

  1. 一種用於製作半導體器件結構的方法，包括：提供襯底，所述襯底包括有源區和隔離區，在所述襯底上形成有位於所述有源區上方的第一柵極結構和位於所述隔離區上方的作為虛設柵極結構的第二柵極結構，其中，在所述第一柵極結構兩側以及所述第二柵極結構兩側形成有間隙壁結構；至少部分地蝕刻去除位於所述第二柵極結構兩側的所述間隙壁結構；在所述襯底、所述第一和第二柵極結構上方形成內部互連材料層；至少蝕刻去除位於所述第一柵極結構上的全部所述內部互連材料層，以形成與所述第一柵極結構電性隔離而與所述第二柵極結構電性連接的內部互連層；以及在所述內部互連層上形成源/漏區接觸孔。
  2. 根據請求項1所述的方法，其中，形成所述源/漏區接觸孔的步驟包括：在所述襯底上方形成層間介電層；以及在所述層間介電層中形成與所述內部互連層對應的源/漏區接觸孔，所述源/漏區接觸孔經由所述內部互連層而連接至位於所述有源區中的源/漏區。
  3. 根據請求項2所述的方法，其中，當在所述層間介電層中形成所述源/漏區接觸孔時，在所述層間介電層中形成與所述第一柵極結構對應的柵極接觸孔。
  4. 根據請求項1所述的方法，其中，所述第一和第二柵極結構均包括柵極介電層和位於所述柵極介電層上的柵極材料層。
  5. 根據請求項4所述的方法，其中，所述內部互連材料層的構成材料與所述柵極材料層的構成材料相同。
  6. 根據請求項4或5所述的方法，其中，所述柵極材料層的構成材料為多晶矽。
  7. 根據請求項1所述的方法，其中，至少部分地蝕刻去除位於所述第二柵極結構兩側的所述間隙壁結構的步驟是使用掩模版通過選擇性蝕刻工藝來執行的。
  8. 根據請求項1所述的方法，其中，所述第二柵極結構與所述第一柵極結構是採用相同的工藝步驟同時形成的。
  9. 根據請求項1所述的方法，其中，蝕刻去除位於所述第一柵極結構上的所述內部互連材料層的步驟包括：在所述內部互連材料層上形成內部互連層掩蔽層；依次蝕刻所述內部互連層掩蔽層和所述內部互連材料層，以形成所述內部互連層；以及去除所述內部互連層掩蔽層。
  10. 根據請求項9所述的方法，其中，去除所述內部互連層掩蔽層採用濕法蝕刻工藝。
  11. 根據請求項1所述的方法，其中，所述隔離區採用淺槽隔離工藝形成。
  12. 根據請求項1所述的方法，其中，在所述襯底上 方形成所述內部互連材料層之前還包括預清洗步驟。
  13. 根據請求項1所述的方法，其中，在蝕刻去除位於所述第一柵極結構上的所述內部互連材料層的同時，蝕刻去除位於所述第二柵極結構上的一部分所述內部互連層。
  14. 根據請求項1所述的方法，其中，位於所述第二柵極結構的靠近所述第一柵極結構的一側的所述間隙壁結構被蝕刻去除。
  15. 一種半導體器件結構，包括：襯底，所述襯底包括有源區和隔離區；第一柵極結構，所述第一柵極結構位於所述有源區上方；第二柵極結構，所述第二柵極結構位於所述隔離區上方，且為虛設柵極結構；和內部互連層，所述內部互連層將位於所述有源區中的源/漏區與所述第二柵極結彼此電性相連，而與所述第一柵極結構電性隔離。
  16. 根據請求項15所述的半導體器件結構，還包括：間隙壁結構，所述間隙壁結構位於所述第一柵極結構的兩側，並且其中，所述內部互連層通過所述間隙壁結構而與所述第一柵極結構電性隔離。
  17. 根據請求項16所述的半導體器件結構，其中， 所述間隙壁結構還形成在所述第二柵極結構的遠離所述第一柵極結構的一側。
  18. 根據請求項15所述的半導體器件結構，還包括：層間介電層，所述層間介電層形成在所述襯底、所述第一和第二柵極結構上方，且所述層間介電層中形成有與所述源/漏區對應的源/漏區接觸孔，所述源/漏區接觸孔經由所述內部互連層而與所述源/漏區電性連接。
  19. 根據請求項15所述的半導體器件結構，其中，在所述層間介電層中還形成有與所述第一柵極結構對應的柵極接觸孔。
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