JP2010183065A - 半導体およびその製造方法 - Google Patents

Abstract

【課題】ＳＯＩ構造を有するＣＭＯＳトランジスタにおいて、ＣＭＯＳトランジスタのチャネル領域に応力を印加する構造の製造方法の提供。
【解決手段】単結晶のシリコン基板１１の表面に素子分離領域１３Ｉにより画成されたｎチャネルＭＯＳトランジスタ１０Ａが形成された第１の素子領域１３ＡとｐチャネルＭＯＳトランジスタ１０Ｂが形成された第２の素子領域１３Ｂとを含む単結晶シリコンの活性層１３を形成し、シリコン基板と活性層との間に形成されたシリコン酸化膜を有し、シリコン酸化膜は第１の素子領域の下および第２の素子領域の下に連続して延在し、ｎチャネルＭＯＳトランジスタのチャネル領域のシリコン酸化膜は最大の膜厚を有し、ゲート長方向に向かって膜厚を減少させ、ｐチャネルＭＯＳトランジスタのチャネル領域のシリコン酸化膜は最小またはゼロの膜厚を有し、チャネル領域から、ゲート長方向に向かって膜厚を増大させることを特徴とする。
【選択図】図１

Description

本発明は一般に半導体装置に係り、特に内部応力により動作速度を向上させた半導体装置、およびその製造方法に関する。

微細化技術の進歩により、今日ではゲート長が６５ｎｍ以下、例えば４５ｎｍあるいは３５ｎｍの超微細化・超高速半導体装置の製造が可能となっている。近い将来には、ゲート長が２５ｎｍあるいは１８ｎｍの半導体装置の製造が可能になると考えられている。

このような超微細化・超高速半導体装置では、素子領域の面積が縮小されるため、半導体装置の動作速度がチャネル領域に印加される応力により大きく影響される。例えばｎチャネルＭＯＳトランジスタでは、チャネル領域に面内引張り応力を印加することにより、電子移動度が増大することが知られており、またｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性圧縮応力を印加することにより、ホール移動度が増大することが知られている。

特開２００７−３２９３７９号公報 特開２００７−８８１５８号公報 特開２００５−２４４０２１号公報 特許第２７１８７６７号公報 特開２００８−４５７７公報

Tanabe, R., et al., J. Comput Electron (2007) 6:49-53, DOI10.1007/s10825-006-0050-5 Published online: 18 January 2007 Springer Science +Business Media, LLC 2007

このため従来、ｎチャネルＭＯＳトランジスタではゲート電極に引張り応力膜を形成し、ゲート電極をチャネル領域に押しつけることで、チャネル領域を構成するＳｉ結晶に面内引張り応力が印加されたのと等価な歪みを誘起し、またｐチャネルＭＯＳトランジスタではソース／ドレイン領域に格子定数の大きいＳｉＧｅ混晶層をエピタキシャル成長し、チャネル領域を構成するＳｉ結晶を基板面に対して垂直方向に引き延ばし、これによりチャネル領域に、チャネル方向に一軸性圧縮応力が印加されたのと等価な歪みを誘起する技術が提案されている。

しかし、このような従来の応力源を含む半導体装置は構造が複雑で、製造工程も複雑になり、製造費用が増加する問題を有している。また特にＳｉＧｅ混晶をエピタキシャル成長させて応力源とする技術では、ＳｉＧｅ混晶とシリコン基板との界面に欠陥が形成されやすく、またＧｅの拡散を制御する必要があるなど、困難な問題を解決する必要がある。

一の側面によれば、半導体装置は、単結晶シリコンよりなるシリコン基板と、前記シリコン基板の表面に形成され、単結晶シリコンよりなり、素子分離領域により画成された第１の素子領域と第２の素子領域とを含む活性層と、前記シリコン基板と前記活性層との間に形成されたシリコン酸化膜と、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタと、を有し、前記シリコン酸化膜は、前記第１の素子領域の下、および前記第２の素子領域の下を延在し、前記シリコン酸化膜は前記第１の素子領域では、前記ｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記ｎチャネルＭＯＳトランジスタのチャネル領域から、前記ｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させ、前記シリコン酸化膜は前記第２の素子領域では、前記ｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記ｐチャネルＭＯＳトランジスタのチャネル領域から、前記ｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させることを特徴とする。

他の側面によれば半導体装置の製造方法は、シリコン基板の表面に素子分離領域を、前記素子分離領域がｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域を画成するように形成する工程と、前記シリコン基板中、前記第１の素子領域において、酸素原子をイオン注入法により、前記素子分離領域の下端よりも深く導入する工程と、前記酸素原子を導入したシリコン基板を熱処理して前記酸素原子を拡散させ、前記シリコン基板中にシリコン酸化膜を、前記シリコン酸化膜が、前記素子分離領域よりも深い位置で少なくとも前記第１の素子領域の下、および前記第２の素子領域の下を延在するように、かつ前記シリコン酸化膜が、前記第１の素子領域では前記第１の素子領域中の第１の位置において最大の膜厚を有し、前記第１の位置から離間するにつれて膜厚を連続的に減少させるように、また前記第２の素子領域では前記第２の素子領域中の第２の位置において最小またはゼロの膜厚を有し、前記第２の位置から離間するにつれて膜厚を連続的に増大させるように形成する工程と、前記第１の素子領域において前記活性層上にｎチャネルＭＯＳトランジスタを、前記第１の位置に前記ｎチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｎチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第１の位置に対して前記シリコン酸化膜の膜厚が減少する方向にそれぞれ配置されるように形成する工程と、前記第２の素子領域において前記活性層上にｐチャネルＭＯＳトランジスタを、前記第２の位置に前記ｐチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｐチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第２の位置に対して前記シリコン酸化膜の膜厚が増大する方向にそれぞれ配置されるように形成する工程と、を含むことを特徴とする。

前記第１の素子領域の下および前記第２の素子領域の下に、前記シリコン酸化膜を延在するように形成し、またその際、前記シリコン酸化膜を、前記第１の素子領域では、前記ｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記ｎチャネルＭＯＳトランジスタのチャネル領域から、前記ｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させるように、さらに前記第２の素子領域では、前記ｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記ｐチャネルＭＯＳトランジスタのチャネル領域から、前記ｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させるように形成することにより、前記活性層のうち、前記ｎチャネルＭＯＳトランジスタのチャネル領域となる部分に強い引張り応力を、また前記ｐチャネルＭＯＳトランジスタのチャネル領域となる部分に強い圧縮応力を印加することが可能となる。その結果、前記ｎチャネルＭＯＳトランジスタのチャネル領域において電子の移動度が向上し、また前記ｐチャネルＭＯＳトランジスタのチャネル領域においてホールの移動度が向上し、半導体装置の動作速度が、簡単な構成により向上する。またこのような半導体装置は、ＳＯＩ構造を有しており、ゲート長をさらに縮小した場合であってもショートチャネル効果が抑制され、またリーク電流の低減や寄生容量の低減により、消費電力が低減され、動作速度がさらに向上する。

またシリコン基板の表面と裏面にＭＯＳトランジスタを形成することにより、シリコン基板の面積利用効率を向上させることができる。

第１の実施形態による半導体装置の概略を示す図である。 図１の半導体装置の製造工程を示す図（その１）である。 図１の半導体装置の製造工程を示す図（その２）である。 図１の半導体装置の製造工程を示す図（その３）である。 図１の半導体装置の製造工程を示す図（その４）である。 図１の半導体装置の製造工程を示す図（その５）である。 図１の半導体装置の製造工程を示す図（その６）である。 図１の半導体装置の製造工程を示す図（その７）である。 図１の半導体装置の製造工程を示す図（その８）である。 図１の半導体装置の製造工程を示す図（その９）である。 図１の半導体装置の製造工程を示す図（その１０）である。 図１の半導体装置の製造工程を示す図（その１１）である。 図１の半導体装置の製造工程を示す図（その１２）である。 図１の半導体装置の一部を拡大して示す図である。 シリコン酸化膜膜厚、およびｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの間隔と、活性層中に形成される歪みとの関係を示す図である。 図１の半導体装置の一変形例を示す図である。 第２の実施形態による半導体装置の概略を示す図である。 図６の半導体装置を使った半導体集積回路の例を示す図である。 図６の半導体装置を使った半導体集積回路の別の例を示す図である。 図６の半導体装置より構成したＣＭＯＳ回路の例を示す。 第２の実施形態による半導体装置の製造工程を示す図（その１）である。 第２の実施形態による半導体装置の製造工程を示す図（その２）である。 酸素イオンの注入量プロファイルの例を示す図である。 酸素イオンの注入量プロファイルの別の例を示す図である。 マスクを使った酸素イオンの注入の例を示す図である。 マスクを使った酸素イオンの注入の別の例を示す図である。 第２の実施形態で使われる保護リングを示す図である。

［第１の実施形態］
図１は、本発明の第１の実施形態による半導体装置１０の概略的構成を示す断面図である。より詳細な構成は、後で図２Ａ〜２Ｌを参照して行う製造方法の説明において説明する。

図１を参照するに、半導体装置１０は、単結晶シリコンよりなるシリコン基板１１と、前記シリコン基板１１の表面に形成され、単結晶シリコンよりなり、素子分離領域１３Ｉにより画成された第１の素子領域１３Ａと第２の素子領域１３Ｂとを含むシリコン活性層１３と、前記シリコン基板１１と前記シリコン活性層１３との間に形成されたシリコン酸化膜１２と、前記第１の素子領域１３Ａに形成されたｎチャネルＭＯＳトランジスタ１０Ａと、前記第２の素子領域１３Ｂに形成されたｐチャネルＭＯＳトランジスタ１０Ｂと、を有し、前記シリコン酸化膜１２は、少なくとも前記第１の素子領域１３Ａの全体および前記第２の素子領域１３Ｂの下を連続して延在する。

前記シリコン酸化膜１３は、前記第１の素子領域１３Ａでは、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａにおいて最大の膜厚Ｄ１を有し、前記チャネル領域ＣＨａから前記ｎチャネルＭＯＳトランジスタ１０Ａのゲート長方向に向かって膜厚を連続的に減少させ、また前記シリコン酸化膜１３は、前記第２の素子領域１３Ｂでは、前記ｐチャネルＭＯＳトランジスタのチャネル領域ＣＨｂにおいて最小またはゼロの膜厚Ｄ２を有し、前記チャネル領域ＣＨｂから、前記ｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させる。

このような構成によれば、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａには、前記シリコン活性層１３が前記シリコン酸化膜１２の厚さがＤ１の厚膜部により押し上げられる結果、図１中に矢印で示す引張り応力が作用する。また前記ｐチャネルＭＯＳトランジスタ１０Ｂのチャネル領域ＣＨｂには、前記シリコン活性層１３が前記シリコン酸化膜１２の厚さがＤ２の薄膜部により引き下げられる結果、図１中に矢印で示す圧縮応力が作用する。

その結果、前記活性層１３のチャネル領域ＣＨａにおいてはＳｉ結晶の対称性が変調を受け、等価な散乱状態の数が減少し、電子移動度が向上する。また前記活性層のチャネル領域ＣＨｂにおいてもＳｉ結晶の対称性が変調され、その結果、重いホールと軽いホールの縮退が解け、ホール移動度が向上する。

なお図１においてシリコン活性層１３に付した格子状パタ―ンは、前記シリコン活性層１３の変形を、わかりやすく定性的に視覚化するためのものであり、実際にシリコン活性層１３中にこのような構造が存在するという意味ではない。

以下、図２Ａ〜２Ｊを参照しながら、前記半導体装置１０の製造工程を説明する。

図２Ａを参照するに、前記単結晶シリコン基板１１の表面には、パッド酸化膜１３ａおよびＳｉＮパターン１３ｂをマスクに、前記素子分離領域１３Ｉに対応して素子分離溝１３Ｔが、例えば１００ｎｍの深さに形成され、次に図２Ｂの工程において前記素子分離溝１３Ｔを高密度プラズマＣＶＤ法により堆積したシリコン酸化膜１３ｏｘにより埋め込む。

さらに図２Ｃの工程で余剰のシリコン酸化膜１３ｏｘを、前記ＳｉＮパターン１３ｂをストッパとしたＣＭＰ（化学機械研磨）法により除去し、さらに前記ＳｉＮパターン１３ｂを選択ウェットエッチングにより除去することにより、図２Ｄの構造を得る。

次に前記図２Ｄの工程において残留しているパッド酸化膜１３ａを、前記シリコン酸化膜１３ｏｘの突出部共々、ＣＭＰ法およびウェットエッチングにより除去し、図２Ｅに示すように、前記シリコン基板１１の表面に、前記素子領域１３Ａおよび１３ＢがＳＴＩ（シャロートレンチアイソレーション）構造の素子分離領域１３Ｉにより画成された構造が得られる。図２Ｅの工程までは前記シリコン基板１１の表面は平坦であり、化学機械研磨法が適用可能である。

次に図２Ｆの工程において、前記シリコン基板１１の表面に、前記素子領域１３Ａを露出するマスクパターンＭ１が、例えばＣＶＤ酸化膜あるいはＳｉＮ膜をパターニングすることにより形成され、前記パターンＲ１をマスクに、酸素原子をイオン注入法により、５００℃〜６００℃の基板温度において、例えば１８０ｋｅＶ程度の加速電圧下、例えば４×１０¹⁷〜８×１０¹⁷ｃｍ^-2のドーズ量で導入することにより、前記素子領域１３Ａに酸素を含む領域１２Ａが、前記素子分離領域１３Ｉの下端部よりも深い位置に形成される。

次に図２Ｇの工程において前記マスクパターンＭ１が除去され、さらに前記シリコン基板１１の表面に、前記素子領域１３Ｂを露出するマスクパターンＭ２が、同様に例えばＣＶＤ酸化膜あるいはＳｉＮ膜をパターニングすることにより形成され、前記パターンＲ２をマスクに、酸素原子をイオン注入法により、５００℃〜６００℃の基板温度において、例えばより低い１５０ｋｅＶ程度の加速電圧下、例えばより低い１×１０¹⁷〜４×１０¹⁷ｃｍ^-2のドーズ量で導入することにより、前記素子領域１３Ｂに酸素を含む領域１２Ｂが、前記素子分離領域１３Ｉの下端部よりも深い位置に形成される。

さらに図２Ｈに示すように前記マスクパターンＭ２を除去した後、前記図２Ｈの構造を、３０〜６０％の酸素を含むアルゴンガス雰囲気中、１３００℃を超える温度で熱処理し、前記酸素原子を前記領域１２Ａおよび１２Ｂにおいて拡散させる。このような熱処理の結果、前記シリコン基板１１中には、前記酸素原子導入領域１２Ａおよび１２Ｂが連続し、かつ導入された酸素原子がシリコン基板１１中のＳｉ原子と結合し、図２Ｉに示すように、連続的なシリコン酸化膜１２が形成される。また前記シリコン酸化膜１２の上には当初のシリコン基板１１の一部であった単結晶シリコン層１３が活性層として、略一定の膜厚で形成される。また図２Ｉの構造では、前記素子分離領域１３Ｉの下端部が前記シリコン酸化膜１２に連続しているのがわかる。

このような構造では、前記素子領域１３Ａにおいては前記単結晶シリコン層１３が押し上げられて引き延ばされ、矢印に示すように引張り応力を受け、一方前記素子領域１３Ｂでは前記単結晶シリコン層１３が引き下げられて圧縮され、矢印に示すように圧縮応力を受ける。

そこで本実施形態では、このようにして前記シリコン酸化膜１２の上に形成された単結晶シリコン膜１３を活性層として使い、この活性層中に所望のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成する。

より具体的には、図２Ｊに示すように前記単結晶シリコン層１３のうち、前記素子領域１３Ａの凸状頂部に前記ｎチャネルＭＯＳトランジスタ１０Ａのゲート電極１５Ａを、例えば厚さが約１ｎｍの熱酸化膜よりなるゲート絶縁膜１４Ａを介して形成し、また前記素子領域１３Ｂの凹部底に、同様な熱酸化膜よりなるゲート絶縁膜１４Ｂを介して前記ｐチャネルＭＯＳトランジスタ１０Ｂのゲート電極１５Ｂを形成する。

さらに図２Ｊの工程では、前記素子領域１３Ｂをレジストパターンによりマスクした状態で、前記素子領域１３Ａにおいて前記ゲート電極１５Ａを自己整合マスクとして使い、例えばリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオン注入により前記単結晶シリコン層１３に導入し、前記ゲート電極１５Ａに対してゲート長方向外側に、ｎ型ソースエクステンション領域１３Ｓｅｎおよびｎ型ドレインエクステンション領域１３Ｄｅｎを形成する。また図２Ｊの工程では、前記素子領域１３Ａをレジストパターンによりマスクした状態で、前記素子領域１３Ｂにおいて前記ゲート電極１５Ｂを自己整合マスクとして使い、例えばホウ素（Ｂ）などのｐ型不純物をイオン注入により前記単結晶シリコン層１３に導入し、前記ゲート電極１５Ｂに対してゲート長方向外側に、ｐ型ソースエクステンション領域１３Ｓｅｐおよびｐ型ドレインエクステンション領域１３Ｄｅｐを形成する。これにより、前記素子領域１３Ａにおいては前記単結晶シリコン層１３中、前記ゲート電極１５Ａの直下に前記チャネル領域ＣＨａが形成され、また前記素子領域１３Ｂにおいては、前記単結晶シリコン層１３中、前記ゲート電極１５Ｂの直下に前記チャネル領域ＣＨｂが形成される。

さらに図２Ｋの工程において前記ゲート電極１５Ａ，１５Ｂの側壁面に側壁絶縁膜ＳＷを形成し、前記素子領域１３Ｂをレジストパターンで保護した状態で前記ゲート電極１５Ａおよび前記側壁絶縁膜ＳＷをマスクに、ＰやＡｓなどのｎ型不純物元素を前記単結晶シリコン層１３中、前記素子領域１３Ａにイオン注入することにより、前記単結晶シリコン層１３中、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａから見て前記側壁絶縁膜ＳＷのさらに外側に、ｎ＋型のソース領域１３ＳＮおよびｎ＋型のドレイン領域１３ＤＮが形成される。また前記図２Ｋの工程においては、前記素子領域１３Ａをレジストパターンで保護した状態で前記ゲート電極１５Ｂおよび前記側壁絶縁膜ＳＷをマスクに、Ｂなどのｐ型不純物元素を前記単結晶シリコン層１３中、前記素子領域１３Ｂにイオン注入することにより、前記単結晶シリコン層１３中、前記ｎチャネルＭＯＳトランジスタ１０Ｂのチャネル領域ＣＨｂから見て前記側壁絶縁膜ＳＷのさらに外側に、ｐ＋型のドレイン領域１３ＳＰおよびｐ＋型のドレイン領域１３ＤＰが形成される。また前記ゲート電極１５Ａ，１５Ｂとしてポリシリコンを使う場合には、図２Ｋの工程において前記ゲート電極１５Ａが、前記ソース領域１５ＳＮおよびドレイン領域１５ＤＮと同時にｎ＋型にドープされ、また前記ゲート電極１５Ｂが、前記ソース領域１５ＳＰおよびドレイン領域１５ＤＰと同時にｐ＋型にドープされる。

さらに図２Ｌの工程において、前記図２Ｋの構造上に有機あるいは無機の低誘電率平坦化膜１６を例えば塗布法により形成し、さらに前記平坦化膜１６中に前記ソース領域１３ＳＰ，ドレイン領域１３ＤＰ，ソース領域１３ＳＮ，ドレイン領域１３ＤＮにそれぞれコンタクトするビアプラグ１６Ａ〜１６Ｆを形成することで、概要を前記図１で説明した、所望の半導体装置１０が形成される。

なお図１あるいは図２Ｌの半導体装置１０において、前記ゲート絶縁膜１４Ａ，１４Ｂは熱酸化膜に限定されるものではなく、図３の拡大図に示すように、膜厚が１ｎｍ以下の界面酸化膜１４ａ上にＨｆＯ₂やＬａ₂Ｏ₃などの高誘電体材料膜（いわゆるｈｉｇｈ−Ｋ膜）１４ｂを２〜３ｎｍの膜厚で形成したものであってもよい。また前記ゲート絶縁膜１４Ａ，１４Ｂとしては、前記界面酸化膜上に、ＨｆやＬａのアルミネート膜を１〜１．５ｎｍの膜厚で形成し、その上にＨｆＯ₂膜やＬａ₂Ｏ₃膜を１〜１．５ｎｍの膜厚で形成したものであってもよい。なお図３はｎチャネルＭＯＳトランジスタ１０Ａの構成のみを示しているが、ｐチャネルＭＯＳトランジスタも同様な構成とすることができる。ただし図３の構成において前記単結晶シリコン層１３は、図示の都合上示していないが、その下のシリコン基板１１上において、前記シリコン酸化膜１２共々、図１あるいは図２Ｌに示すように湾曲しており、その結果、前記単結晶シリコン層１３中には前記チャネル領域ＣＨａに図３中に矢印で示すように引張り応力が形成されている。また前記図３には、ソース領域１３ＳＮ，ドレイン領域１３ＤＮおよびゲート電極１５Ａ上に形成されたシリサイド層１７が示されている。

図４は、図５に示すように前記単結晶シリコン層１３の膜厚ｙが１０ｎｍで、前記シリコン酸化膜１２の、前記ｐチャネルＭＯＳトランジスタ１０Ｂのチャネル領域ＣＨｂ中央部直下における膜厚Ｄ２がゼロ、すなわちＤ２＝０ｎｍである場合についての、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａに誘起される引張り歪みの大きさεを、前記ｎチャネルＭＯＳトランジスタ１０Ａと前記ｐチャネルＭＯＳトランジスタ１０Ｂとの間の距離Ｌ、より正確には前記ゲート電極１５Ａと１５Ｂとの間の間隔Ｌと、前記シリコン酸化膜１２の、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａにおける膜厚ｄ（＝Ｄ１）との関係をシミュレーションにより求めた結果を示す。なお図５は、前記図１の半導体装置の一変形例を示す図であり、前記シリコン酸化膜１２が、前記ｐチャネルＭＯＳトランジスタのチャネル領域ＣＨｂのうち、ゲート長方向の略中央部において消失している。

図４を参照するに、このような構造では、チャネル領域ＣＨａ最上部におけるゲート長方向への引張歪みεは、前記シリコン酸化膜１２の膜厚をｄとして、近似的にε＝ｙ／ｄで表される。

一方、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａ直下の歪みεは、隣接するｐチャネルＭＯＳトランジスタとの間の間隔ないしピッチＬにも関係しており、前記間隔Ｌを使って、ε＝Ｃ・ｄ／ｐと表現される。ただしここでＣは比例定数である。

そこで、例えば前記単結晶シリコン層１３の膜厚が１0ｎｍで、また前記間隔Ｌが１００ｎｍである場合、２％の歪みε（ε＝０．０２）を得ようとすると、前記nチャネルＭＯＳトランジスタにおいて、前記チャネル領域ＣＨａ直下での前記シリコン酸化膜１２の膜厚Ｄ１を約２５０ｎｍとすればよいことがわかる。また同様に、前記単結晶シリコン層１３の膜厚が１0ｎｍで、また前記間隔Ｌが１００ｎｍである場合、１％の歪みε（ε＝０．０１）を得ようとすると、前記nチャネルＭＯＳトランジスタにおいて、前記チャネル領域ＣＨａ直下での前記シリコン酸化膜１２の膜厚Ｄ１を約１２５ｎｍとすればよいことがわかる。

シリコン層中における歪みと電子移動度の関係は、例えば非特許文献１より公知であり、例えばｎチャネルＭＯＳトランジスタ１０Ａにおいて前記チャネル領域ＣＨａに２％の歪みを誘起した場合、電子移動度は１．４倍程度、またｐチャネルＭＯＳトランジスタ１０Ｂにおいて前記チャネル領域ＣＨｂに２％の歪みを誘起した場合、ホール移動度は約２倍増大することがわかっている。

このように、本実施形態によれば、前記第１の素子領域１３Ａの全体および前記第２の素子領域１３Ｂの下に前記シリコン酸化膜１２を連続して延在するように形成し、またその際、前記シリコン酸化膜１２を、前記第１の素子領域１３Ａでは、前記ｎチャネルＭＯＳトランジスタのチャネル領域ＣＨａにおいて例えば２５０ｎｍの最大膜厚Ｄ１を有し、前記ｎチャネルＭＯＳトランジスタのチャネル領域ＣＨａから、前記ｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させるように形成し、さらに前記第２の素子領域１３Ｂでは、前記ｐチャネルＭＯＳトランジスタのチャネル領域ＣＨｂにおいて最小またはゼロの膜厚Ｄ２を有し、前記ｐチャネルＭＯＳトランジスタのチャネル領域ＣＨｂから、前記ｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させるように形成することにより、前記単結晶シリコン層１３よりなる活性層のうち、前記ｎチャネルＭＯＳトランジスタのチャネル領域ＣＨａとなる部分に、例えば１〜２％の強い引張り応力を、また前記ｐチャネルＭＯＳトランジスタのチャネル領域ＣＨｂとなる部分に、同様に例えば１〜２％の強い圧縮応力を印加することが可能となる。その結果、前記ｎチャネルＭＯＳトランジスタ１０Ａのチャネル領域ＣＨａにおいて電子の移動度が向上し、また前記ｐチャネルＭＯＳトランジスタ１０Ｂのチャネル領域ＣＨｂにおいてホールの移動度が向上し、半導体装置の動作速度が、簡単な構成により向上する。

さらに、かかる構成の半導体装置１０は、いわゆるＳＯＩ（silicon-on-insulator）構成を有しているため、ゲート長を縮小してもショートチャネル効果の発生が抑制され、またリーク電流が低減され、さらのソース／ドレイン領域の接合容量が低減するなど、半導体装置の動作速度を向上する上で有用な様々な効果が、付随的に得られる。

本発明では、図２Ｆおよび図２Ｇの工程においてマスクプロセスと酸素イオンの注入プロセスが必要であるが、従来の応力源を有する半導体装置のように、ｎチャネルＭＯＳトランジスタのゲート電極には引張応力膜を、ｐチャネルＭＯＳトランジスタのゲート電極のは圧縮応力膜を、分けて形成したり、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域に溝部を形成し、これをＳｉＧｅエピタキシャル層で埋め込んだりする余計なプロセスを省略でき、簡単な構成および製造工程により、非常に高性能の、高速動作に適した半導体装置を製造することが可能となる。本発明は、ＳＯＩ構造を有していることから、将来さらにゲート長が縮小された場合にも有効な技術である。また本実施形態による半導体装置を使うことにより、ＳＯＩ構造の採用および応力印加により動作速度が向上し、またＳＯＩ構造の採用により消費電力が低減されたＣＭＯＳ素子を製造することが可能となる。

［第２の実施形態］
図６は、第２の実施形態による半導体装置２０の構成を示す断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図６を参照するに、本実施形態では前記シリコン基板１１の第１の主面１１_Ｔｏｐの直下に前記シリコン酸化膜１２に対応するシリコン酸化膜１２_Ｔｏｐが酸素イオンのイオン注入により形成され、その結果、先の実施形態と同様に、前記シリコン基板１１中、前記シリコン酸化膜１２_Ｔｏｐ直上において凸形状に湾曲したシリコン活性層１３_Ｔｏｐが形成される。前記活性層層１３_Ｔｏｐ中には、前記凸形状部に対応して、図６中に矢印で示すように引張応力が誘起される。

そこで前記シリコン活性層１３_Ｔｏｐ上に、ｎ型ゲート電極１５Ａとｎ型ソースエクステンション領域およびドレインエクステンション１５Ｓｅｎ，１５Ｄｅｎと、ｎ＋型ソース領域およびドレイン領域１５ＳＮ，１５ＤＮと、を形成することにより、チャネル領域１３ＣＨａに引張応力を有するｎチャネルＭＯＳトランジスタ１０Ａを形成することができる。

また図６の実施形態では、前記シリコン基板１１の前記第１の主面に対向する第２の主面１１_Bottomの直下に、前記シリコン酸化膜１２に対応するシリコン酸化膜１２_Bottomが酸素イオンのイオン注入により形成され、その結果、前記シリコン基板１１中、前記シリコン酸化膜１２_Bottom直上において凹形状に湾曲したシリコン活性層１３_Bottomが形成される。前記シリコン活性層１３_Bottom中には、前記凹形状部に対応して、図６中に矢印で示すように圧縮応力が誘起される。

そこで前記シリコン活性層１３_Bottom上に、ｐ型ゲート電極１５Bとｐ型ソースエクステンション領域およびドレインエクステンション１５Ｓｅｐ，１５Ｄｅｐと、ｐ＋型ソース領域およびドレイン領域１５ＳＰ，１５ＤＰと、を形成することにより、チャネル領域１３ＣＨｂに圧縮応力を有するｐチャネルＭＯＳトランジスタ１０Bを形成することができる。

なお図６の例では、図７Ａに概略的に示すように前記シリコン酸化膜１２_Ｔｏｐ，１２_Bottomは、前記シリコン基板１１中において互い違いに形成されているが、図７Bに示すように、第１の主面１１_Topにおけるシリコン酸化膜１２_Ｔｏｐが、前記第２の主面１１_Bottomにおけるシリコン酸化膜１２_Bottomに対応するように形成することも可能である。ここで図７Ａ，７Ｂは、本実施形態の半導体装置により構成される半導体集積回路の構成例を示している。

図７Ａの構成では、前記第１の主面１１_Ｔｏｐ上のｎチャネルＭＯＳトランジスタに対応して、前記第２の主面１１_Bottom上にｐチャネルＭＯＳトランジスタが形成され、前記第１の主面１１_Ｔｏｐ上のｐチャネルＭＯＳトランジスタに対応して、前記第２の主面１１_Bottom上にnチャネルＭＯＳトランジスタが形成される。

一方図７Bの構成では、前記第１の主面１１_Ｔｏｐ上のｎチャネルＭＯＳトランジスタに対応して、前記第２の主面１１_Bottom上にもnチャネルＭＯＳトランジスタが形成され、前記第１の主面１１_Ｔｏｐ上のｐチャネルＭＯＳトランジスタに対応して、前記第２の主面１１_Bottom上にもｐチャネルＭＯＳトランジスタが形成される。なお図７Ａ，７Ｂにおいて、各トランジスタの詳細は図示していない。

特に図７Ａの構成では、図８に示すように、前記シリコン基板１１中を貫通し、ｎチャネルＭＯＳトランジスタ１０Ａのドレイン領域１３ＤＮとｐチャネルＭＯＳトランジスタ１０Ｂのドレイン領域１３ＤＰを接続するビアプラグ１１Ｖ_１を形成することにより、ＣＭＯＳ素子を通常のＣＭＯＳ素子の半分の面積で構築することが可能となる。たたし図８の実施例では、前記主面１１_Ｔｏｐ上に層間絶縁膜１６_Ｔｏｐが、また主面１１_Bottom上に層間絶縁膜１６_Bottomが形成されており、前記層間絶縁膜１６_Ｔｏｐ中には、前記ｎ型ソース領域１３ＳＮにコンタクトしてビアプラグ１１Ｖ_２が形成され、また前記層間絶縁膜１６_{Ｂｏｔｔｏｍ}中には、前記ｐ型ソース領域１３ＳＰにコンタクトしてビアプラグ１１Ｖ_３が形成されている。

このように本実施形態によれば、シリコン基板１１の表面、すなわち第１の主面１１_Ｔｏｐと裏面、すなわち第２の主面１１_{Ｂｏｔｔｏｍ}に、それぞれのＭＯＳトランジスタを形成することにより、シリコン基板１１の面積利用効率を向上させることができる。

以下、図６の半導体装置２０の製造工程を、図９Ａおよび図９Ｂを参照しながら説明する。

図９Ａを参照するに、前記シリコン基板１１の第１の主面１１_Ｔｏｐに酸素イオンをイオン注入により、例えば先に図２Ｆで説明した条件下で導入し、さらにこれを例えば１３００℃の温度で熱処理することにより、前記シリコン酸化膜１２_Ｔｏｐが、酸素イオン注入領域の一端Ａから他端Ｂまでの範囲で形成される。またこれに伴い、前記シリコン基板１１の表側、すなわち第１の主面１１_Ｔｏｐの側には、前記シリコン酸化膜１２_Ｔｏｐの上に、引張応力を有するシリコン活性層１３_Ｔｏｐが形成される。

次に図９Ｂの工程において前記シリコン基板１１の第１の主面１１_{Ｂｏｔｔｏｍ}に酸素イオンをイオン注入により、図９Ａと同様な条件下で導入し、さらにこれを例えば１３００℃の温度で熱処理することにより、前記シリコン酸化膜１２_{Ｂｏｔｔｏｍ}が、酸素イオン注入領域の一端Ａから他端Ｂまでの範囲で形成される。またこれに伴い、前記シリコン基板１１の裏側側、すなわち第２の主面１１_{Ｂｏｔｔｏｍ}の側には、前記シリコン酸化膜１２_{Ｂｏｔｔｏｍ}の下に、圧縮応力を有するシリコン活性層１３_{Ｂｏｔｔｏｍ}が形成される。

さらにこのようにして形成されたシリコン層１３_Ｔｏｐおよび１３_{Ｂｏｔｔｏｍ}上にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタをそれぞれ、先に図２Ｌ〜図２Ｊで説明したように形成することにより、図６の構成が得られる。

ここで図９Ａのイオン注入は、前記シリコン基板１１上、前記酸素イオン注入領域の一端Ａから他端Bまで、図１０Ａに示す注入量プロファイルに従って行うのが好ましく、また図９Ｂのイオン注入は図１０Ｂに示す注入量プロファイルに従って行うのが好ましい。

例えば図１０Ａの注入量プロファイルは、図９Ａのイオン注入工程の際、図１１（Ａ）〜（Ｃ）に示すように、前記シリコン基板１１の第１の主面１１_Ｔｏｐ上に形成されるイオン注入マスクをレジストパターンＲ１からレジストパターンＲ３へと順次変更し、レジスト開口部の大きさをＲｗ１〜Ｒｗ３と順次縮小させることにより、実現することができる。

同様に図１０Ｂの注入量プロファイルは、図９Ｂのイオン注入工程の際、図１２（Ａ）〜（Ｃ）に示すように、前記シリコン基板１１の第２の主面１１_{Ｂｏｔｔｏｍ}上に形成されるイオン注入マスクの大きさを、レジストパターンＲ４〜Ｒ６へと順次縮小させることにより、実現することができる。なお図１１，１２において、レジストパターンを変更する順序は図示のものに限定されるものではない。また図１１，１２のマスクプロセスは、先の図２Ｆおよび図２Ｇのイオン注入工程においても有効である。

なお本実施形態において、図１３（Ａ），（Ｂ）に示すように、前記シリコン基板１１に対応するシリコンウェハＷの主面１１_{Ｂｏｔｔｏｍ}に、表面に熱酸化膜Ｗｏを形成されたシリコンよりなるリング状部材Ｗ_Ｒを拡散接合などにより接合し、裏面、すなわち第２の主面１１_{Ｂｏｔｔｏｍ}に形成される半導体装置を保護するのが望ましい。このような保護リングは、図９Ａの工程よりも前に装着しておくのが望ましい。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
単結晶シリコンよりなり、第１の主面と、前記第１の主面に対向する第２の主面を有するシリコン基板と、
前記第１の主面に形成され、単結晶シリコンよりなり、前記第１の主面上の第１の素子分離領域により画成された第１の素子領域と第２の素子領域とを含む第１の活性層と、
前記シリコン基板と前記第１の活性層との間に形成された第１のシリコン酸化膜と、
前記第１の素子領域に形成された第１のｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成された第１のｐチャネルＭＯＳトランジスタと、
を有し、
前記第１のシリコン酸化膜は、前記第１の素子領域の下、および前記第２の素子領域の下を延在し、
前記第１のシリコン酸化膜は前記第１の素子領域では、前記第１のｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記第１のｎチャネルＭＯＳトランジスタのチャネル領域から、前記第１のｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させ、
前記第１のシリコン酸化膜は前記第２の素子領域では、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域から、前記第１のｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させることを特徴とする半導体装置。
（付記２）
前記第１のシリコン酸化膜は、前記第２の素子領域において、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域の下を連続して延在することを特徴とする付記１記載の半導体装置。
（付記３）
前記第１のシリコン酸化膜は、前記第２の素子領域中、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域のうち、ゲート長方向上の中央部において消失していることを特徴とする付記１記載の半導体装置。
（付記４）
前記第１の素子分離領域は、前記第１の活性層中に形成された第１の素子分離溝と、前記第１の素子分離溝を充填する第１の素子分離酸化膜とを含み、前記第１の素子分離酸化膜は前記第１のシリコン酸化膜に連続することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
さらに前記第２の主面に形成され、単結晶シリコンよりなり、前記第２の主面上の第２の素子分離領域により画成された第３の素子領域と第４の素子領域とを含む第２の活性層と、
前記シリコン基板と前記第２の活性層との間に形成された第２のシリコン酸化膜と、
前記第３の素子領域に形成された第２のｎチャネルＭＯＳトランジスタと、
前記第４の素子領域に形成された第２のｐチャネルＭＯＳトランジスタと、
を有し、
前記第２のシリコン酸化膜は、前記第３の素子領域の下、および前記第４の素子領域の下を延在し、
前記第２のシリコン酸化膜は前記第３の素子領域では、前記第２のｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記第２のｎチャネルＭＯＳトランジスタのチャネル領域から、前記第２のｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させ、
前記第２のシリコン酸化膜は前記第４の素子領域では、前記第２のｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記第２のｐチャネルＭＯＳトランジスタのチャネル領域から、前記第２のｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第２のｐチャネルＭＯＳトランジスタは、前記第１のｎチャネルＭＯＳトランジスタの直下に形成され、前記第２のｎチャネルＭＯＳトランジスタは、前記第１のｐチャネルＭＯＳトランジスタの直下に形成されることを特徴とする付記５記載の半導体装置。
（付記７）
前記第１のｎチャネルＭＯＳトランジスタとその直下の第２のｐチャネルＭＯＳトランジスタとは、前記シリコン基板中を延在するビアプラグにより電気的に接続され、ＣＭＯＳ回路を構成することを特徴とする付記６記載の半導体装置。
（付記８）
シリコン基板の表面に素子分離領域を、前記素子分離領域がｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域を画成するように形成する工程と、
前記シリコン基板中、前記第１の素子領域において、酸素原子をイオン注入法により、前記素子分離領域の下端よりも深く導入する工程と、
前記酸素原子を導入したシリコン基板を熱処理して前記酸素原子を拡散させ、前記シリコン基板中にシリコン酸化膜を、前記シリコン酸化膜が前記素子分離領域よりも深い位置で、前記第１の素子領域の下、および前記第２の素子領域の下を延在するように、かつ前記シリコン酸化膜が、前記第１の素子領域では前記第１の素子領域中の第１の位置において最大の膜厚を有し、前記第１の位置から離間するにつれて膜厚を連続的に減少させるように、また前記第２の素子領域では前記第２の素子領域中の第２の位置において最小またはゼロの膜厚を有し、前記第２の位置から離間するにつれて膜厚を連続的に増大させるように形成する工程と、
前記第１の素子領域において前記活性層上にｎチャネルＭＯＳトランジスタを、前記第１の位置に前記ｎチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｎチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第１の位置に対して前記シリコン酸化膜の膜厚が減少する方向にそれぞれ配置されるように形成する工程と、
前記第２の素子領域において前記活性層上にｐチャネルＭＯＳトランジスタを、前記第２の位置に前記ｐチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｐチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第２の位置に対して前記シリコン酸化膜の膜厚が増大する方向にそれぞれ配置されるように形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記９）
前記熱処理工程は、酸素を含む雰囲気中、前記シリコン基板を、１３００℃を超える温度で実行されることを特徴とする付記８記載の半導体装置の製造方法。

１０，２０ 半導体装置
１０Ａ ｎチャネルＭＯＳトランジスタ
１０Ｂ ｐチャネルＭＯＳトランジスタ
１１ シリコン基板
１１_Ｔｏｐ 第１の主面
１１_{Ｂｏｔｔｏｍ} 第２の主面
１２，１２_Ｔｏｐ，１２_{Ｂｏｔｔｏｍ} シリコン酸化膜
１２Ａ，１２Ｂ 酸素注入領域
１３，１３_Ｔｏｐ，１３_{Ｂｏｔｔｏｍ} 単結晶シリコン層
１３Ａ ｎチャネルＭＯＳトランジスタの素子領域
１３Ｂ ｐチャネルＭＯＳトランジスタの素子領域
１３Ｉ 素子分離領域
１３Ｔ 素子分離溝
１３Ｓｅｐ ｐ型ソースエクステンション領域
１３Ｄｅｐ ｐ型ドレインエクステンション領域
１３Ｓｅｎ ｎ型ソースエクステンション領域
１３Ｄｅｎ ｎ型ドレインエクステンション領域
１３ＳＰ ｐ型ソース領域
１３ＤＰ ｐ型ドレイン領域
１３ＳＮ ｎ型ソース領域
１３ＤＮ ｎ型ドレイン領域
１３ａ パッド酸化膜
１３ｂ ＳｉＮ膜
１３ｏｘ シリコン酸化膜
１４Ａ，１４Ｂ ゲート絶縁膜
１５Ａ，１５Ｂ ゲート電極
１６ 低誘電率平坦化膜
１６Ａ〜１６Ｆ コンタクトプラグ
１７ シリサイド領域
ＣＨａ，ＣＨｂ チャネル領域
Ｒ１〜Ｒ６ レジストパターン
Ｒｗ１〜Ｒｗ３ レジスト窓

Claims (7)

1. 単結晶シリコンよりなり、第１の主面と、前記第１の主面に対向する第２の主面を有するシリコン基板と、
   前記第１の主面に形成され、単結晶シリコンよりなり、前記第１の主面上の第１の素子分離領域により画成された第１の素子領域と第２の素子領域とを含む第１の活性層と、
   前記シリコン基板と前記第１の活性層との間に形成された第１のシリコン酸化膜と、
   前記第１の素子領域に形成された第１のｎチャネルＭＯＳトランジスタと、
   前記第２の素子領域に形成された第１のｐチャネルＭＯＳトランジスタと、
   を有し、
   前記第１のシリコン酸化膜は、前記第１の素子領域の下、および前記第２の素子領域の下を延在し、
   前記第１のシリコン酸化膜は前記第１の素子領域では、前記第１のｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記第１のｎチャネルＭＯＳトランジスタのチャネル領域から、前記第１のｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させ、
   前記第１のシリコン酸化膜は前記第２の素子領域では、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記第１のｐチャネルＭＯＳトランジスタのチャネル領域から、前記第１のｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させることを特徴とする半導体装置。
2. 前記第１の素子分離領域は、前記第１の活性層中に形成された第１の素子分離溝と、前記第１の素子分離溝を充填する第１の素子分離酸化膜とを含み、前記第１の素子分離酸化膜は前記第１のシリコン酸化膜に連続することを特徴とする請求項１記載の半導体装置。
3. さらに前記第２の主面に形成され、単結晶シリコンよりなり、前記第２の主面上の第２の素子分離領域により画成された第３の素子領域と第４の素子領域とを含む第２の活性層と、
   前記シリコン基板と前記第２の活性層との間に形成された第２のシリコン酸化膜と、
   前記第３の素子領域に形成された第２のｎチャネルＭＯＳトランジスタと、
   前記第４の素子領域に形成された第２のｐチャネルＭＯＳトランジスタと、
   を有し、
   前記第２のシリコン酸化膜は、前記第３の素子領域の下、および前記第４の素子領域の下を延在し、
   前記第２のシリコン酸化膜は前記第３の素子領域では、前記第２のｎチャネルＭＯＳトランジスタのチャネル領域において最大の膜厚を有し、前記第２のｎチャネルＭＯＳトランジスタのチャネル領域から、前記第２のｎチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に減少させ、
   前記第２のシリコン酸化膜は前記第４の素子領域では、前記第２のｐチャネルＭＯＳトランジスタのチャネル領域において最小またはゼロの膜厚を有し、前記第２のｐチャネルＭＯＳトランジスタのチャネル領域から、前記第２のｐチャネルＭＯＳトランジスタのゲート長方向に向かって膜厚を連続的に増大させることを特徴とする請求項１または２記載の半導体装置。
4. 前記第２のｐチャネルＭＯＳトランジスタは、前記第１のｎチャネルＭＯＳトランジスタの直下に形成され、前記第２のｎチャネルＭＯＳトランジスタは、前記第１のｐチャネルＭＯＳトランジスタの直下に形成されることを特徴とする請求項３記載の半導体装置。
5. 前記第１のｎチャネルＭＯＳトランジスタとその直下の第２のｐチャネルＭＯＳトランジスタとは、前記シリコン基板中を延在するビアプラグにより電気的に接続され、ＣＭＯＳ回路を構成することを特徴とする請求項４記載の半導体装置。
6. シリコン基板の表面に素子分離領域を、前記素子分離領域がｎチャネルＭＯＳトランジスタのための第１の素子領域とｐチャネルＭＯＳトランジスタのための第２の素子領域を画成するように形成する工程と、
   前記シリコン基板中、前記第１の素子領域において、酸素原子をイオン注入法により、前記素子分離領域の下端よりも深く導入する工程と、
   前記酸素原子を導入したシリコン基板を熱処理して前記酸素原子を拡散させ、前記シリコン基板中にシリコン酸化膜を、前記シリコン酸化膜が前記素子分離領域よりも深い位置で、前記第１の素子領域の下、および前記第２の素子領域の下を延在するように、かつ前記シリコン酸化膜が、前記第１の素子領域では前記第１の素子領域中の第１の位置において最大の膜厚を有し、前記第１の位置から離間するにつれて膜厚を連続的に減少させるように、また前記第２の素子領域では前記第２の素子領域中の第２の位置において最小またはゼロの膜厚を有し、前記第２の位置から離間するにつれて膜厚を連続的に増大させるように形成する工程と、
   前記第１の素子領域において前記活性層上にｎチャネルＭＯＳトランジスタを、前記第１の位置に前記ｎチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｎチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第１の位置に対して前記シリコン酸化膜の膜厚が減少する方向にそれぞれ配置されるように形成する工程と、
   前記第２の素子領域において前記活性層上にｐチャネルＭＯＳトランジスタを、前記第２の位置に前記ｐチャネルＭＯＳトランジスタのチャネル領域が位置するように、また前記ｐチャネルＭＯＳトランジスタのソース領域とドレイン領域が、前記第２の位置に対して前記シリコン酸化膜の膜厚が増大する方向にそれぞれ配置されるように形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 前記熱処理工程は、酸素を含む雰囲気中、前記シリコン基板を、１３００℃を超える温度で実行されることを特徴とする請求項６記載の半導体装置の製造方法。