KR20170139447A - 트랜지스터 - Google Patents

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야수하루 호사카
미주호 야구치
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 점유 면적이 작은 트랜지스터를 제공한다. 신뢰성이 양호한 트랜지스터를 제공한다.
볼록부를 갖는 절연층 위에 트랜지스터를 제공한다. 상기 볼록부 위에, 적어도 반도체층의 채널 형성 영역을 제공한다. 이로써, 상기 트랜지스터의 점유 면적을 작게 할 수 있다. 또한, 상기 트랜지스터는 만곡된 구조를 가지므로, 외부로부터 입사한 광이 반도체층의 채널 형성 영역까지 도달하기 어렵게 된다. 따라서, 외부광으로 인한 상기 트랜지스터의 열화를 경감하여 상기 트랜지스터의 신뢰성을 높일 수 있다. 상기 볼록부는, 상기 절연층 위에 형성하는 층의 내부 응력을 사용하여 실현할 수 있다. 또는, 상기 절연층 아래에, 상기 절연층에 볼록부를 부여하기 위한 구조체를 제공함으로써 실현할 수 있다.

Description

트랜지스터{TRANSISTOR}
본 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터의 반도체층에 사용하는 재료 중 하나로서 실리콘이 알려져 있다. 실리콘은 용도에 따라 비정질 실리콘과 다결정 실리콘이 나누어 사용되고 있다. 예를 들어, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 실리콘을 사용하는 경우, 대면적 기판으로의 형성 기술이 확립되고 있는 비정질 실리콘을 사용하는 것이 적합하다. 또한 구동 회로와 표시부를 일체 형성한 고기능의 표시 장치를 구성하는 트랜지스터의 반도체층에 실리콘을 사용하는 경우, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작 가능한 다결정 실리콘을 사용하는 것이 적합하다.
한편, 근년에 들어, 트랜지스터의 반도체층에 사용하는 재료로서 산화물 반도체가 주목되고 있다. 예를 들어 인듐, 갈륨, 및 아연을 갖는 비정질 산화물 반도체를 사용한 트랜지스터가 알려져 있다(특허문헌 1 참조).
산화물 반도체는 스퍼터링법 등을 사용하여 형성할 수 있으므로, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 산화물 반도체를 사용한 트랜지스터는 높은 전계 효과 이동도를 갖기 때문에, 구동 회로와 표시부를 일체 형성한 고기능 표시 장치를 실현할 수 있다.
더구나, 반도체층에 산화물 반도체를 사용한 트랜지스터는 비도통 상태(오프 상태) 시의 누설 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시(開示)되어 있다(특허문헌 2 참조).
또한, 트랜지스터의 점유 면적 저감에 의한 반도체 장치의 집적 밀도 향상이나, 트랜지스터의 전기 특성 향상 등이 요구되고 있다. 예를 들어, 트랜지스터의 집적 밀도를 높이기 위하여, 아치형의 게이트 구조를 갖는 트랜지스터가 제안되어 있다(특허문헌 3 참조). 또한 SOI 구조를 갖는 CMOS 트랜지스터에서, n채널형 트랜지스터 직하의 매립 산화물층의 두께 및 p채널형 트랜지스터 직하의 매립 산화물층의 두께를 다르게 하여, 채널 형성 영역에 생기는 왜곡에 의하여 전기 특성이 향상되는 트랜지스터가 제안되어 있다(특허문헌 4 참조).
일본국 특개2006-165528호 공보 일본국 특개2012-257187호 공보 일본국 특개평10-125873호 공보 일본국 특개2010-183065호 공보
그러나, 특허문헌 3 및 특허문헌 4에서는, 1000℃를 넘는 고온 처리가 필수이며, 사용 가능한 기판이 한정되는 등, 제작함에 있어서 제약이 크다. 특히, 표시 장치에서는 최대 프로세스 온도를 600℃ 이하, 바람직하게는 400℃ 이하로 하는 것이 요구되고 있다.
본 발명의 일 형태는 전기 특성이 양호한 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 소비전력이 적은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 양호한 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 점유 면적이 작은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 이들 트랜지스터 중 적어도 하나를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
볼록부를 갖는 절연층 위에 트랜지스터를 제공한다. 상기 볼록부 위에, 적어도 반도체층의 채널 형성 영역을 제공한다. 이로써, 상기 트랜지스터의 점유 면적을 작게 할 수 있다. 또한 상기 트랜지스터는 만곡된 단면 구조를 갖기 때문에, 외부로부터 입사한 광이 반도체층의 채널 형성 영역에 도달하기 어렵게 된다. 따라서, 외부광으로 인한 상기 트랜지스터의 열화를 경감하여 상기 트랜지스터의 신뢰성을 높일 수 있다. 상기 볼록부는, 상기 절연층 위에 형성하는 층의 내부 응력을 사용하여 실현할 수 있다. 또는, 상기 절연층 아래에, 상기 절연층에 볼록부를 부여하기 위한 구조체를 제공함으로써 실현할 수 있다.
본 발명의 일 형태는 제 1 절연층 내지 제 3 절연층, 제 1 게이트 전극, 제 2 게이트 전극, 제 1 게이트 절연층, 제 2 게이트 절연층, 및 반도체층을 갖고, 제 1 절연층은 볼록부를 갖고, 제 2 절연층은 제 1 절연층 위에 있고, 제 1 게이트 전극은 제 2 절연층 위에 있고, 제 1 게이트 절연층은 제 1 게이트 전극 위에 있고, 반도체층은 제 1 게이트 절연층 위에 있고, 제 2 게이트 절연층은 반도체층 위에 있고, 제 2 게이트 전극은 제 2 게이트 절연층 위에 있고, 제 3 절연층은 제 2 게이트 전극과 중첩되는 영역 및 반도체층과 접하는 영역을 갖고, 볼록부, 제 1 게이트 전극, 제 1 게이트 절연층, 반도체층, 제 2 게이트 절연층, 및 제 2 게이트 전극은 서로 중첩되는 영역을 갖고, 제 1 절연층은 유기 수지를 포함하는 것을 특징으로 하는 트랜지스터이다.
또는 본 발명의 일 형태는 제 1 절연층, 제 2 절연층, 제 1 게이트 전극, 제 2 게이트 전극, 제 1 게이트 절연층, 제 2 게이트 절연층, 소스 전극, 드레인 전극, 및 반도체층을 갖고, 제 1 절연층은 볼록부를 갖고, 제 2 절연층은 제 1 절연층 위에 있고, 제 1 게이트 전극은 제 2 절연층 위에 있고, 제 1 게이트 절연층은 제 1 게이트 전극 위에 있고, 반도체층은 제 1 게이트 절연층 위에 있고, 소스 전극은 반도체층과 접하는 영역을 갖고, 드레인 전극은 반도체층과 접하는 영역을 갖고, 제 2 게이트 절연층은 반도체층, 소스 전극, 및 드레인 전극 위에 있고, 제 2 게이트 전극은 제 2 게이트 절연층 위에 있고, 볼록부, 제 1 게이트 전극, 제 1 게이트 절연층, 반도체층, 제 2 게이트 절연층, 및 제 2 게이트 전극은 서로 중첩되는 영역을 갖고, 제 1 절연층은 유기 수지를 포함하는 것을 특징으로 하는 트랜지스터이다.
유기 수지는 폴리이미드, 아크릴 수지, 벤조사이클로뷰텐 수지, 폴리아마이드, 및 에폭시 수지 중 적어도 하나인 것이 바람직하다. 제 2 절연층은 무기 재료를 포함하는 것이 바람직하다. 제 3 절연층은 실리콘과 질소를 포함하는 것이 바람직하다. 반도체층은 산화물 반도체층인 것이 바람직하다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또는, 소비전력이 적은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또는, 점유 면적이 작은 트랜지스터를 제공할 수 있다. 또는, 신규 트랜지스터를 제공할 수 있다. 또는, 이들 트랜지스터 중 적어도 하나를 갖는 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 트랜지스터를 설명하는 도면.
도 2는 트랜지스터를 설명하는 도면.
도 3은 트랜지스터를 설명하는 도면.
도 4는 트랜지스터를 설명하는 도면.
도 5는 트랜지스터를 설명하는 도면.
도 6은 트랜지스터의 제작 공정을 설명하는 도면.
도 7은 트랜지스터의 제작 공정을 설명하는 도면.
도 8은 트랜지스터의 제작 공정을 설명하는 도면.
도 9는 트랜지스터의 제작 공정을 설명하는 도면.
도 10은 트랜지스터의 제작 공정을 설명하는 도면.
도 11은 트랜지스터의 제작 공정을 설명하는 도면.
도 12는 트랜지스터를 설명하는 도면.
도 13은 트랜지스터를 설명하는 도면.
도 14는 트랜지스터의 제작 공정을 설명하는 도면.
도 15는 트랜지스터를 설명하는 도면.
도 16은 트랜지스터를 설명하는 도면.
도 17은 트랜지스터를 설명하는 도면.
도 18은 트랜지스터를 설명하는 도면.
도 19는 트랜지스터를 설명하는 도면.
도 20은 트랜지스터를 설명하는 도면.
도 21은 트랜지스터를 설명하는 도면.
도 22는 트랜지스터를 설명하는 도면.
도 23은 트랜지스터의 제작 공정을 설명하는 도면.
도 24는 트랜지스터의 제작 공정을 설명하는 도면.
도 25는 트랜지스터의 제작 공정을 설명하는 도면.
도 26은 트랜지스터의 제작 공정을 설명하는 도면.
도 27은 트랜지스터를 설명하는 도면.
도 28은 트랜지스터를 설명하는 도면.
도 29는 트랜지스터를 설명하는 도면.
도 30은 트랜지스터를 설명하는 도면.
도 31은 트랜지스터를 설명하는 도면.
도 32는 트랜지스터를 설명하는 도면.
도 33은 본 발명에 따른 산화물의 원자수비의 범위를 설명하는 도면.
도 34는 표시 장치를 설명하는 도면.
도 35는 표시 장치의 일 형태를 설명하는 블록도 및 회로도.
도 36은 표시 장치의 제작 공정을 설명하는 도면.
도 37은 표시 장치의 제작 공정을 설명하는 도면.
도 38은 표시 장치의 제작 공정을 설명하는 도면.
도 39는 표시 장치의 제작 공정을 설명하는 도면.
도 40은 표시 장치의 제작 공정을 설명하는 도면.
도 41은 표시 장치의 제작 공정을 설명하는 도면.
도 42는 표시 장치의 제작 공정을 설명하는 도면.
도 43은 표시 장치를 설명하는 도면.
도 44는 표시 장치를 설명하는 도면.
도 45는 표시 모듈의 일례를 설명하는 도면.
도 46은 발광 소자의 구성예를 설명하는 도면.
도 47은 전자 기기의 일례를 설명하는 도면.
도 48은 전자 기기의 일례를 설명하는 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면들 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다.
또한, 도면 등에서 각 구성의 위치, 크기, 범위 등은, 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 도면 등에 도시된 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여, 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 이를 생략하는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에서는, 발명의 이해를 용이하게 하기 위하여 일부의 구성요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성요소의 혼동을 피하기 위하여 붙인 것이며, 공정 순서 또는 적층 순서 등, 어떠한 순서나 순위를 나타내는 것은 아니다. 또한, 본 명세서 등에서 서수사가 붙여지지 않는 용어라도, 구성요소의 혼동을 피하기 위하여 청구범위에서 서수사가 붙여지는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙여진 용어라도, 청구범위에서 다른 서수사가 붙여지는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙여진 용어라도, 청구범위 등에서 서수사가 생략되는 경우가 있다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는, 이들 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어에는, 복수의 '전극'이나 '배선'이 일체가 되어 제공되어 있는 경우 등도 포함된다.
또한, 본 명세서 등에서 '위'나 '아래'라는 용어는, 구성요소의 위치 관계가 바로 위 또는 바로 아래이고 또한 직접 접하는 것을 한정하는 것은 아니다. 예를 들어, '절연층(A) 위의 전극(B)'이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 제공될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 소스 및 드레인의 기능은, 상이한 극성을 갖는 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지 한정하기가 어렵다. 따라서, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도, 도면 또는 문장에 나타내고 있는 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현에는, '어떠한 전기적 작용을 갖는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은, 접속 대상 간에서의 전기 신호의 주고 받음을 가능하게 하는 것이라면, 특별히 제한되지 않는다. 따라서, '전기적으로 접속된다'라고 표현되더라도, 실제의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)부터 드레인(드레인 영역 또는 드레인 전극)까지의 거리를 말한다. 또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 길이(폭)를 말한다. 채널 길이의 연장 방향과 채널 폭의 연장 방향은 직교되는 경우가 많다. 또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 반드시 동일한 것은 아니다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, '외견상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체층의 측면을 덮는 경우, 실효적인 채널 폭이 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 외견상 채널 폭보다 실효적인 채널 폭이 크게 된다.
이와 같은 경우, 실측에 의하여 실효적인 채널 폭을 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상을 미리 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 확인할 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등은, 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 구해지는 경우가 있다.
또한, 반도체의 '불순물'이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되면, 예를 들어 반도체의 DOS(Density Of State)가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등이 일어날 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 및 전이 금속(transition metal) 등, 산화물 반도체의 주성분 외의 원소가 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다.
또한, 본 명세서 등에서 '평행'이란, 두 개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 두 개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직' 및 '직교'란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한 '실질적으로 수직'이란, 두 개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서 등에서 계수값 및 계량값에 관하여 '동일하다', '같다', '동등하다', 또는 '균일하다'(이들의 동의어를 포함함) 등이라고 하는 경우에는, 명시되는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
또한, 본 명세서 등에서 포토리소그래피법에 의하여 레지스트 마스크를 형성하고, 그 후에 에칭 공정(제거 공정)을 수행하는 경우에는, 특별한 설명이 없는 한, 상기 레지스트 마스크는 에칭 공정 종료 후에 제거되는 것으로 한다.
또한, 본 명세서 등에서 고전원 전위(VDD)('VDD' 또는 'H전위'라고도 함)란, 저전원 전위(VSS)('VSS' 또는 'L전위'라고도 함)보다 높은 전위의 전원 전위를 가리킨다. 또한, 저전원 전위(VSS)란, 고전원 전위(VDD)보다 낮은 전위의 전원 전위를 가리킨다. 또한, 접지 전위('GND' 또는 'GND 전위'라고도 함)를 VDD 또는 VSS로서 사용할 수도 있다. 예를 들어, VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위이다.
또한, '막'이라는 용어와 '층'이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극)의 사이에 채널 형성 영역을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서, 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 본 명세서 등에 나타내는 트랜지스터는 특별히 언급이 없는 경우, 인핸스먼트형(노멀리 오프형)의 전계 효과 트랜지스터로 한다. 또한, 본 명세서 등에 나타내는 트랜지스터는 특별히 언급이 없는 경우, n채널형 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 특별히 언급이 없는 경우, 0V보다 큰 것으로 한다.
또한 본 명세서 등에서, 백 게이트를 갖는 트랜지스터의 Vth는, 특별히 언급이 없는 경우, 백 게이트의 전위를 소스 또는 게이트와 같은 전위로 하였을 때의 Vth를 말한다.
또한, 본 명세서 등에서 오프 전류란, 특별히 언급이 없는 경우, 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 경우, n채널 트랜지스터에서는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 낮은 상태, p채널 트랜지스터에서는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 높은 상태를 말한다. 예를 들어, n채널 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 I 이하이다라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류란, 소정의 Vgs에서의 오프 상태, 소정의 범위 내의 Vgs에서의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs에서의 오프 상태 등에서의 오프 전류를 말하는 경우가 있다.
예를 들어, 문턱 전압 Vth가 0.5V이고 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널 트랜지스터를 생각한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때 또는 Vgs가 -0.8V 이상 -0.5V 이하의 범위 내일 때 1×10-19A 이하이므로, 상기 트랜지스터의 오프 전류는 1×10-19A 이하라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에 상기 트랜지스터의 오프 전류는 1×10-22A 이하라고 하는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 특별히 언급이 없는 경우, 본 명세서에서 오프 전류는, 실온(RT: Room Temperature), 60℃, 85℃, 95℃, 또는 125℃에서의 오프 전류를 가리키는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 이상 35℃ 이하의 온도)에서의 오프 전류를 가리키는 경우가 있다. 트랜지스터의 오프 전류가 I 이하이다라는 것은 RT, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 이상 35℃ 이하의 온도)에서 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압 Vds에 의존하는 경우가 있다. 특별히 언급이 없는 경우, 본 명세서에서 오프 전류는, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 가리키는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 가리키는 경우가 있다. 트랜지스터의 오프 전류가 I 이하이다라는 것은 Vds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
오프 전류에 관한 상술한 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
또한, 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다. 또한, 본 명세서 등에서 오프 전류란, 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 가리키는 경우가 있다.
(실시형태 1)
본 발명의 일 형태의 트랜지스터(100)에 대하여 도면을 사용하여 설명한다.
<트랜지스터(100)의 구조예>
도 1의 (A)는 트랜지스터(100)의 평면도이다. 도 1의 (B), 도 3의 (A) 및 (B)는 도 1의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 또한, 도 3의 (B)는 기판(101)과 절연층(102)만을 도시한 것이다. 도 2는 도 1의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
본 실시형태에 나타낸 트랜지스터(100)는 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(100)는 절연층(102) 및 절연층(103)을 개재(介在)하여 기판(101) 위에 제공된다. 또한 트랜지스터(100)는 전극(104), 절연층(105), 반도체층(106), 절연층(107), 전극(108), 절연층(109), 및 절연층(110)을 갖는다.
구체적으로는, 볼록부를 갖는 절연층(102)이 기판(101) 위에 제공되고, 절연층(102) 위에 절연층(103)이 제공된다. 또한 절연층(103) 위에 전극(104)이 제공되고, 전극(104)을 덮도록 절연층(105)이 제공된다. 또한 절연층(105) 위에 반도체층(106)이 제공된다. 또한, 반도체층(106) 위에 절연층(107)이 제공되고, 절연층(107) 위에 전극(108)이 제공된다. 또한 전극(108), 절연층(107), 및 반도체층(106)을 덮도록 절연층(109)이 제공된다. 절연층(109)은 반도체층(106)의 일부와 접하는 영역을 갖는다. 또한 절연층(109) 위에 절연층(110)이 제공된다.
또한 절연층(110) 위에 전극(112a) 및 전극(112b)이 제공된다. 전극(112a)은 절연층(110) 및 절연층(109)의 일부를 제거하여 제공된 개구(111a)에서 반도체층(106)의 일부와 전기적으로 접속된다. 전극(112b)은 절연층(110) 및 절연층(109)의 일부를 제거하여 제공된 개구(111b)에서 반도체층(106)의 다른 일부와 전기적으로 접속된다.
전극(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(112b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 또한, 전극(112a), 전극(112b), 및 절연층(110) 위에 평탄한 표면을 갖는 절연층(113)을 제공하여도 좋다.
트랜지스터(100)에서, 반도체층(106) 중 전극(108)과 중첩되는 영역이 채널 형성 영역으로서 기능한다. 또한, 반도체층(106) 중 전극(108)과 중첩되지 않는 영역이 소스 영역 또는 드레인 영역으로서 기능한다. 구체적으로는, 도 1의 (B)에 나타낸 영역(106c)이 채널 형성 영역으로서 기능한다. 또한, 도 1의 (B)에 나타낸 영역(106s)이 소스 영역 및 드레인 영역 중 한쪽으로서 기능한다. 또한, 도 1의 (B)에 나타낸 영역(106d)이 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 트랜지스터(100)의 채널 길이(L)는 반도체층(106) 중 전극(108)과 중첩되는 영역의, 캐리어가 흐르는 방향과 평행한 방향의 길이이다.
또한 도 2 이후의 도면에서는, 영역(106c), 영역(106s), 및 영역(106d)의 표기를 생략하는 경우가 있다.
반도체층(106), 전극(104), 및 전극(108) 각각은 절연층(102)의 볼록부와 중첩되는 영역을 갖는다. 절연층(102)의 볼록부와 중첩되도록 반도체층(106), 전극(104), 및 전극(108)을 제공함으로써, 예를 들어 반도체층(106)의 개구(111a)에서 개구(111b)까지의 실제의 길이(A)에 대하여, 평면도에서 보았을 때의 길이(B)를 짧게 할 수 있다(도 1의 (A) 및 도 3의 (A) 참조). 따라서, 트랜지스터(100)는 만곡된 단면 형상을 갖는다. 트랜지스터(100)를 만곡시킴으로써, 트랜지스터(100)의 점유 면적을 작게 할 수 있다.
또한, 외부로부터 트랜지스터(100)에 광이 입사하면, 입사한 광이 산란하는 등에 의하여 반도체층(106)의 채널 형성 영역에 도달하는 경우가 있다. 반도체층(106)의 채널 형성 영역에 도달한 광은 트랜지스터의 전기 특성의 변동이나 신뢰성 저하의 한 원인이 되는 경우가 있다. 트랜지스터(100)에 만곡된 단면 형상을 부여함으로써, 외부로부터 트랜지스터(100)에 입사한 광(191)을, 반도체층(106)의 채널 형성 영역으로부터 떨어진 방향으로 반사할 수 있다(도 3의 (A) 참조). 따라서, 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
트랜지스터(100)에서는 채널 형성 영역이 절연층(102)의 볼록부와 중첩된다. 절연층(102)이 갖는 볼록부 선단 또는 그 근방의 곡률 반경(R)은 채널 길이(L)의 1배 이상 20배 이하가 바람직하고, 2배 이상 10배 이하가 더 바람직하고, 3배 이상 5배 이하가 더욱 바람직하다(도 3의 (A) 참조).
또한 절연층(102)의 볼록부의 높이(H)는 반도체층(106)의 두께의 2배 이상 20배 이하가 바람직하고, 5배 이상 10배 이하가 더 바람직하다(도 3의 (A) 참조).
또한, 절연층(102)의 볼록부에서 오목부까지의 변화가 지나치게 급격하면, 나중의 공정에서 절연층(102) 위에 제공되는 층의 피복성이 떨어질 우려가 있다. 따라서, 기판(101) 표면과 평행한 선(141)과 볼록부 측면의 접선(142)이 이루는 최대 각도(θ M)는 5° 이상 60° 이하가 바람직하고, 5° 이상 45° 이하가 더 바람직하고, 5° 이상 20° 이하가 더욱 바람직하다(도 3의 (B) 참조).
절연층(102)이 갖는 볼록부는 각층의 기계적 강도의 차이를 이용하여 제공할 수 있다. 예를 들어 절연층(102)으로서, 전극(104)의 영률(Young's modulus)의 1/10 이하, 바람직하게는 1/50 이하, 더 바람직하게는 1/100 이하의 재료를 사용한다. 또한 절연층(102)으로서, 절연층(103)의 영률의 1/10 이하, 바람직하게는 1/50 이하, 더 바람직하게는 1/100 이하의 재료를 사용한다.
여기서, 임의의 '층 A'가 복수 층의 적층으로 구성되어 있는 경우, '층 A의 영률'이란, 층 A를 구성하는 모든 층 중 영률이 가장 큰 층의 값을 말한다. 또는, 복수 층의 적층으로 구성되어 있는 층 A를 단층으로서 평가한 경우의 영률을 말한다.
절연층(105)은 200MPa 이상, 바람직하게는 1000MPa 이상, 더 바람직하게는 1500MPa 이상의 압축 응력을 갖는 재료를 사용한다. 또한, 전극(104)으로서 압축 응력을 갖는 재료를 사용하는 것이 바람직하다. 전극(104)으로서 인장 응력을 갖는 재료를 사용하는 경우, 전극(104)의 응력의 절대값이 절연층(105)의 응력의 절대값 이하인 것이 바람직하다.
여기서, 임의의 '층 A'가 복수 층의 적층으로 구성되어 있는 경우, '층 A의 응력'이란, 층 A를 구성하는 모든 층의 응력의 합계를 말한다. 예를 들어, 절연층(105)이 절연층(105a) 및 절연층(105b)의 2층 적층으로 구성되어 있는 경우, '절연층(105)의 응력'이란, 절연층(105a)의 응력과 절연층(105b)의 응력의 합계 응력을 말한다.
또한 절연층(103)의 두께는 절연층(105)의 두께의 1/2 이하가 바람직하고, 1/5 이하가 더 바람직하고, 1/10 이하가 더욱 바람직하다.
또한, 절연층(105)으로서 불순물이 투과하기 어려운 절연성 재료를 사용함으로써, 절연층(103)을 생략하여도 좋다(도 4의 (A) 및 (B) 참조). 또한, 도 4의 (A)는 도 1의 (B)에 상당하는 단면도이다. 도 4의 (B)는 도 2에 상당하는 단면도이다.
반도체층(106)은 단층에 한정되지 않고, 복수 층의 적층이어도 좋다. 예를 들어, 도 5의 (A)에 도시된 바와 같이, 반도체층(106)을 반도체층(106_1) 및 반도체층(106_2)의 2층 적층으로 하여도 좋다. 또한 예를 들어 도 5의 (B)에 도시된 바와 같이, 반도체층(106)을 반도체층(106_1), 반도체층(106_2), 및 반도체층(106_3)의 3층 적층으로 하여도 좋다. 물론, 반도체층(106)을 4층 이상의 적층으로 하여도 좋다. 또한 도 5의 (A) 및 (B)는 둘 다 도 1의 (B)에 상당하는 단면도이다.
[게이트 전극과 백 게이트 전극]
전극(104) 및 전극(108)은 게이트 전극으로서 기능할 수 있다. 또한 전극(104) 및 전극(108) 중 한쪽을 '게이트 전극' 또는 '게이트'라고 하는 경우, 다른 쪽을 '백 게이트 전극' 또는 '백 게이트'라고 한다. 예를 들어 트랜지스터(100)에서, 전극(108)을 '게이트 전극'이라고 하는 경우, 전극(104)을 '백 게이트 전극'이라고 한다. 또한 예를 들어, 트랜지스터(100)에서 전극(104)을 '게이트 전극'이라고 하는 경우, 전극(108)을 '백 게이트 전극'이라고 한다.
또한 전극(104)을 '게이트 전극'으로서 사용하는 경우는, 트랜지스터(100)를 보텀 게이트형 트랜지스터의 일종으로 생각할 수 있다. 또한 전극(104) 및 전극(108) 중 어느 한쪽을 '제 1 게이트 전극'이라고 하고, 다른 쪽을 '제 2 게이트 전극'이라고 하는 경우가 있다.
일반적으로 게이트 전극과 백 게이트 전극은 도전층으로 형성된다. 또한 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 바꿔 말하면, 게이트 전극과 백 게이트 전극으로 반도체층을 둘러싸는 구성이 된다. 이와 같은 구성을 가짐으로써, 트랜지스터(100)에 포함되는 반도체층(106)을, 게이트 전극으로서 기능하는 전극(108)과 백 게이트 전극으로서 기능하는 전극(104)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 채널이 형성되는 반도체층을 게이트 전극과 백 게이트 전극의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 구조를 S-channel(Surrounded channel) 구조라고 부를 수 있다.
백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같은 전위로 하여도 좋고, 접지 전위나 임의의 전위로 하여도 좋다. 또한, 백 게이트 전극의 전위를 게이트 전극과 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
상술한 바와 같이, 전극(108)은 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(107)은 게이트 절연층으로서 기능할 수 있다. 또한, 전극(104)도 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(105)도 게이트 절연층으로서 기능할 수 있다.
반도체층(106)을 개재하여 전극(104) 및 전극(108)을 제공함으로써, 또한 전극(104) 및 전극(108)을 같은 전위로 함으로써, 반도체층(106)에서 캐리어가 흐르는 영역이 막 두께 방향에서 더 커지기 때문에, 캐리어의 이동량이 증가한다. 결과적으로, 트랜지스터의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다.
따라서, 트랜지스터를 점유 면적에 대하여 온 전류가 큰 트랜지스터로 할 수 있다. 즉, 요구되는 온 전류에 대하여 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 집적도가 높은 반도체 장치를 구현할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층으로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전계가, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 갖는다. 또한, 평면에서 보아, 백 게이트 전극을 반도체층보다 크게 형성하여, 백 게이트 전극으로 반도체층을 덮음으로써, 전계 차폐 기능을 높일 수 있다.
전극(104) 및 전극(108) 각각은 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 전극(108) 상방 및 전극(104) 하방에 발생하는 하전(荷電) 입자 등의 전하가 반도체층(106)의 채널 형성 영역에 영향을 미치지 않는다. 결과적으로, 스트레스 시험(예를 들어, 게이트에 음의 전압을 인가하는 -GBT(Minus Gate Bias-Temperature) 스트레스 시험)에서의 전기 특성의 열화가 억제된다. 또한, 전극(104) 및 전극(108)은 드레인 전극으로부터 발생하는 전계가 반도체층에 작용하지 않도록 이를 차단시킬 수 있다. 따라서, 드레인 전압의 변동으로 인한, 온 전류의 상승 전압의 변동을 억제할 수 있다. 또한, 이 효과는 전극(104) 및 전극(108)에 전위가 공급되어 있는 경우에 현저하게 나타난다.
또한, GBT 스트레스 시험은 가속 시험의 일종이고, 장기간의 사용으로 인하여 일어나는 트랜지스터의 특성 변화(시간 경과에 따른 변화)를 짧은 시간에 평가할 수 있다. 특히, GBT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. GBT 스트레스 시험 전후에서, 문턱 전압의 변동량이 적을수록 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 전극(104) 및 전극(108)을 갖고, 또한 전극(104) 및 전극(108)을 같은 전위로 함으로써, 문턱 전압의 변동량이 저감된다. 따라서, 복수의 트랜지스터 사이에서의 전기 특성의 편차도 동시에 저감된다.
또한, 백 게이트 전극을 갖는 트랜지스터는, 백 게이트를 갖지 않는 트랜지스터에 비하여, 게이트에 양의 전압을 인가하는 +GBT 스트레스 시험 전후에서의 문턱 전압의 변동도 작다.
또한, 백 게이트 전극을 차광성을 갖는 도전층으로 형성함으로써, 백 게이트 전극 측으로부터 광이 입사하는 경우에 백 게이트 전극 측으로부터 반도체층에 광이 입사하는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 문턱 전압이 변동되는 등의 전기 특성의 열화를 방지할 수 있다.
[기판]
기판(101)으로서는, 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 가요성 기판(플렉시블 기판) 등을 사용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않는 경우에는, 스테인리스 합금 등의 금속의 기판 표면에 절연층을 제공한 것을 사용하여도 좋다. 유리 기판으로서는 예를 들어, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 알루미노실리케이트 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 이들 외에, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한 기판(101)으로서, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm 또는 620mm×750mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm, 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등의 유리 기판을 사용할 수 있다.
기판(101)으로서 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후에 가요성 기판으로 전치하여도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 전치하기 위하여, 제작 기판과 트랜지스터 또는 용량 소자 등의 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유 등을 사용할 수 있다. 기판(101)에 사용되는 가요성 기판은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판(101)에 사용되는 가요성 기판에는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 수지 등을 들 수 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
또한, 기판(101)으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수도 있다. 또한, SOI 기판이나 반도체 기판 위에 스트레인드 트랜지스터(strained transistor)나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는, 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판(101)은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터(100)의 게이트, 소스, 및 드레인 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
[절연층]
절연층(102)은 폴리이미드, 아크릴 수지, 벤조사이클로뷰텐 수지, 폴리아마이드, 에폭시 수지 등 내열성을 갖는 유기 수지(유기 재료)를 사용하여 형성할 수 있다. 또한, 목적이나 용도에 따라 절연층(102)을, 후술하는 절연층(103), 절연층(105), 절연층(107), 절연층(109), 절연층(110), 또는 절연층(113) 등과 같은 재료 및 방법으로 형성하여도 좋다. 또한 절연층(102)을 이들 재료의 적층으로 하여도 좋다.
절연층(102)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코팅, 딥(dipping), 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하면 좋다. 또한 일반적으로, 액체상의 유기 수지를 절연층에 사용하는 경우에는, 유기 수지의 소성 공정이 필요하다. 상기 소성 공정이 다른 층의 가열 처리 공정을 겸하면, 트랜지스터를 효율적으로 제작할 수 있다.
절연층(103), 절연층(105), 절연층(107), 절연층(109), 절연층(110), 및 절연층(113)은 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로부터 선택된 재료를 단층으로 또는 적층하여 사용한다. 또한, 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합시킨 재료를 사용하여도 좋다.
또한, 본 명세서에서 질화산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한, 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한, 각 원소의 함유량은, 예를 들어, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
특히, 절연층(103)은 불순물이 투과하기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하다. 또한, 절연층(109) 및/또는 절연층(110)은 불순물이 투과하기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하다. 예를 들어, 불순물이 투과하기 어려운 절연성 재료로서는, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 질화 실리콘 등을 들 수 있다.
절연층(103)에 불순물이 투과하기 어려운 절연성 재료를 사용함으로써, 기판(101) 측으로부터의 불순물 확산을 방지하여, 트랜지스터의 신뢰성을 높일 수 있다. 절연층(109) 및/또는 절연층(110)에 불순물이 투과하기 어려운 절연성 재료를 사용함으로써, 절연층(113) 측으로부터의 불순물 확산을 방지하여, 트랜지스터의 신뢰성을 높일 수 있다.
반도체층(106)으로서 산화물 반도체층을 사용하는 경우에는, 절연층(103)에는 산소가 확산되기 어려운 절연성 재료 및/또는 산소가 흡수되기 어려운 절연성 재료를 사용하는 것이 바람직하다. 또한 절연층(109) 및/또는 절연층(110)은 산소가 확산되기 어려운 절연성 재료 및/또는 산소가 흡수되기 어려운 절연성 재료를 사용하는 것이 바람직하다. 산소가 확산되기 어려운 절연성 재료 및/또는 산소가 흡수되기 어려운 절연성 재료를 사용함으로써, 산소의 외부 확산을 방지할 수 있다.
또한 절연층(103), 절연층(109) 및/또는 절연층(110)으로서, 이들 재료로 형성되는 절연층을 복수 적층하여 사용하여도 좋다.
또한, 반도체층(106)으로서 산화물 반도체층을 사용하는 경우에는, 반도체층(106) 내의 수소 농도 증가를 방지하기 위하여, 절연층 내의 수소 농도를 저감시키는 것이 바람직하다. 특히, 반도체층(106)과 접하는 절연층 내의 수소 농도를 저감시키는 것이 바람직하다. 본 실시형태에서는 절연층(105) 및 절연층(107)의 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정되는 절연층 내의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층 내의 질소 농도 증가를 방지하기 위하여, 절연층 내의 질소 농도를 저감시키는 것이 바람직하다. 구체적으로, SIMS에 의하여 측정되는 절연층 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 절연층(105) 및 절연층(107) 중 적어도 한쪽은 가열에 의하여 산소가 방출되는 절연층인 것이 바람직하다. 구체적으로는 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 산소 원자로 환산된 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 1.0×1020atoms/cm3 이상인 절연층을 사용하면 좋다. 또한, 본 명세서 등에서, 가열에 의하여 방출되는 산소를 "과잉 산소"라고도 한다.
또한 특히, 산화물 반도체층과 접하는 절연층은 결함량이 적은 것이 바람직하다. 대표적으로는 전자 스핀 공명(ESR: Electron Spin Resonance) 측정에서, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 절연층에 결함이 많으면, 이 결함에 산소가 결합하여 과잉 산소가 감소되는 경우가 있다.
또한 특히, 산화물 반도체층과 접하는 절연층은 질소 산화물(NOX: X는 0보다 크고 2 이하, 대표적으로는 NO 또는 NO2)에 기인하는 준위 밀도가 낮은 산화물 절연층을 사용하는 것이 바람직하다. 상기 산화물 절연층으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘층 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄층 등을 사용할 수 있다. 질소 산화물의 방출량이 적은 산화물 절연층이란, 승온 탈리 가스 분석법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 층을 말한다. 대표적으로는 암모니아 분자의 방출량이 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한 암모니아 분자의 방출량은, 산화물 절연층의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물은 산화물 반도체층이나 절연층 내에서 준위를 형성한다. 상기 준위는 산화물 반도체의 에너지 갭 내에 위치한다. 질소 산화물이 절연층과 산화물 반도체층의 계면에 도달하면, 상기 전위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 플러스 방향으로 변동된다.
또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체층의 가전자대 상단의 에너지(Ev _os)와 산화물 반도체층의 전도대 하단의 에너지(Ec _os) 사이에 형성될 수 있는 경우가 있다.
또한 질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연층에 포함되는 질소 산화물은 가열 처리에서, 절연층에 포함되는 암모니아와 반응하기 때문에, 절연층에 포함되는 질소 산화물이 저감된다. 따라서, 절연층과 산화물 반도체층의 계면에서 전자가 트랩되기 어렵다.
특히, 산화물 반도체층과 접하는 절연층에 상기 산화물 절연층을 사용함으로써, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있어, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
과잉 산소를 포함하는 절연층은, 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등으로 수행할 수 있다. 또한 산소를 첨가하는 처리는, 산화성 분위기하에서의 가열 처리, 플라스마 처리, 또는 역 스퍼터링 처리 등으로 수행할 수 있다. 또한 산화성 분위기하에서의 플라스마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있다. 또한 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 대상이 되는 층 내에 효율적으로 도입할 수 있다. 또는, 불활성 분위기하에서 플라스마 처리를 수행한 후에, 탈리된 산소를 보충하기 위하여 산화성 분위기하에서 플라스마 처리를 수행하여도 좋다. 역 스퍼터링 처리에 의한 산소 첨가는 시료 표면의 세정 효과도 기대할 수 있다. 한편, 처리 조건에 따라서는 시료 표면에 대미지가 생기는 경우가 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스 또는 오존 가스 등을 사용할 수 있다. 또한, 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다.
또한, 산소 도핑 처리에 의하여 반도체층의 결정성이 높아지는 경우가 있다. 또한, 산소 도핑 처리에 의하여, 대상이 되는 층 내의 수소나 물 등의 불순물을 제거할 수 있는 경우가 있다. 즉, '산소 도핑 처리'는 '불순물 제거 처리'라고도 할 수 있다. 특히, 산소 도핑 처리로서, 감압하 또한 산화성 분위기하에서 산소를 포함하는 플라스마 처리를 수행함으로써, 대상이 되는 절연층 또는 반도체층에 포함되는, 수소 및 물에 관한 결합이 절단된다. 따라서, 대상이 되는 층 내의 수소 및 물이 탈리되기 쉬운 상태로 변화된다. 따라서, 플라스마 처리에 의한 산소 도핑 처리는 가열하면서 수행하는 것이 바람직하다. 또는, 플라스마 처리 후에 가열 처리를 수행하는 것이 바람직하다. 또한, 가열 처리 후에 플라스마 처리를 수행하고, 그 후에 가열 처리를 더 수행함으로써, 대상이 되는 층 내의 불순물 농도를 저감시킬 수 있다.
또한 절연층(113)은, 트랜지스터 등에 기인하는 요철 등을 평탄화시키는 기능을 갖는 절연층(이하, '평탄화층'이라고도 함)인 것이 바람직하다. 예를 들어 절연층(113)으로서, 절연층(102)과 같은 유기 수지를 사용할 수 있다. 또한 절연층(113)으로서, 저유전율 재료(low-k 재료), 실록산 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용하여도 좋다.
또한, 실록산 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산 수지는 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
또한 절연층(113)에 사용하는 재료는 절연성 재료이면 좋다. 따라서, 절연층(113)은 상술한 무기 재료 또는 상술한 유기 재료를 사용하여 형성할 수 있다. 무기 재료 및/또는 유기 재료로 형성되는 절연층을 복수 적층시킴으로써 절연층(113)을 형성하여도 좋다.
[전극]
전극(104), 전극(112a), 전극(112b), 및 전극(108)을 형성하기 위한 도전성 재료로서는 알루미늄(Al), 크로뮴(Cr), 철(Fe), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 탄탈럼(Ta), 니켈(Ni), 타이타늄(Ti), 코발트(Co), 몰리브데넘(Mo), 텅스텐(W), 하프늄(Hf), 바나듐(V), 나이오븀(Nb), 망가니즈(Mn), 마그네슘(Mg), 지르코늄(Zr), 및 베릴륨(Be) 등으로부터 선택된 금속 원소를 1종 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 도전성 재료로서 Cu-X 합금(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금으로 형성한 층은 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제할 수 있다.
또한, 상술한 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한, 상술한 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 전극(112a) 및 전극(112b)의 저항을 낮추기 위하여, 전극(112a) 및 전극(112b)에 구리를 사용하는 경우에는, 전극(112a)과 반도체층(106) 사이에 구리가 확산되기 어려운 도전성 재료를 제공하는 것이 바람직하다. 또한, 전극(112b)과 반도체층(106) 사이에 구리가 확산되기 어려운 도전성 재료를 제공하는 것이 바람직하다. 구리는 반도체층 내에서 확산되기 쉽기 때문에, 반도체 장치의 동작을 불안정하게 하여, 수율을 대폭으로 저하시킬 우려가 있다. 구리를 포함하는 배선 또는 전극과 반도체층 사이에 구리가 확산되기 어려운 도전성 재료를 제공함으로써, 트랜지스터(100)의 신뢰성을 높일 수 있다.
구리가 확산되기 어려운 도전성 재료로서는, 예를 들어 텅스텐, 타이타늄, 탄탈럼 등, 구리보다 융점이 높은 금속 재료나, 이들의 질화물 재료 등이 있다. 또한 구리를 포함하는 전극 또는 배선을 이들 도전성 재료로 덮어도 좋다. 구리를 포함하는 배선 또는 전극을 구리가 확산되기 어려운 도전성 재료로 덮거나 또는 쌈으로써, 트랜지스터(100)의 신뢰성을 더 높일 수 있다.
또한 반도체층(106)으로서 산화물 반도체층을 사용하는 경우, 전극(112a) 및 전극(112b) 중 반도체층(106)과 접하는 영역을, 가열 처리에 의하여 수소를 흡수하는 기능을 갖는 도전성 재료로 함으로써, 나중의 가열 처리에 의하여 반도체층(106) 내의 수소 농도를 저감시킬 수 있다. 수소를 흡수하는 기능을 갖는 도전성 재료의 일례로서는, 타이타늄, 인듐, 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물 등이 있다.
[반도체층]
반도체층(106)은 비정질 반도체, 미결정 반도체, 다결정 반도체 등을 사용하여 형성할 수 있다. 예를 들어, 비정질 실리콘이나 미결정 저마늄 등을 사용할 수 있다. 또한, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나, 유기 반도체 등을 사용할 수 있다.
특히, 반도체층(106)으로서는, 산화물 반도체를 사용하는 것이 바람직하다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 반도체층(106)에 산화물 반도체를 사용하면, 오프 전류가 매우 적은 트랜지스터를 구현할 수 있다. 또한, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터('OS 트랜지스터'라고도 함)는 소스와 드레인 사이의 절연 내압이 높다. 따라서, 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한, 출력 전압이 크며 내압이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 양호한 반도체 장치 등을 제공할 수 있다. 또한, 출력 전압이 크며 내압이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서는, 반도체층(106)으로서 산화물 반도체를 사용하는 경우에 대하여 설명한다.
또한 본 명세서 등에서, 산화물 반도체(OS: Oxide Semiconductor)란, 스위칭 기능(on/off)을 제공하기 위한 도전부와 유전체부가 나눠져 있는 재료를 나타낸다. 또한 상기 재료는 전체(전기장 전체)가 반도체로서 작용한다. 또한 도전체 성분과 유전체 성분이 나노 입자 레벨로 분리되어 있는 재료의 하나인 금속 산화물(metal oxide)도, 전체로서는 스위칭 기능(on/off)을 가지므로, 본 명세서 등에서 OS로서 분류된다.
여기서, 산화물 반도체에 대하여 설명한다. 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 원소 M(M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수종)이 포함되어도 좋다.
[산화물 반도체의 구조에 대하여]
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 나노결정이 연결되어, 왜곡을 갖는 결정 구조가 된다. 또한, 왜곡이란 복수의 나노결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이에서 격자 배열의 방향이 변화된 부분을 가리킨다.
나노결정은 육각형을 기본으로 하지만, 정육각형상에 한정되지 않고, 비정육각형상인 경우가 있다. 또한, 왜곡에서, 오각형 또는 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS에서, 왜곡 근방에서도, 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 왜곡에 의하여, 결정립계의 형성이 억제되는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않은 것이나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 왜곡을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는, 인듐 및 산소를 갖는 층(이하 In층)과, 원소 M, 아연, 및 산소를 갖는 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환 가능하고, (M, Zn)층의 원소 M이 인듐과 치환된 경우에는 (In, M, Zn)층으로 표기할 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우에는 (In, M)층으로 표기할 수도 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 나노결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 그러므로, nc-OS는 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하며 각각이 상이한 특성을 갖는다. 본 발명의 일 형태에 사용할 수 있는 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[CAC-OS에 대하여]
여기서, 본 발명의 일 형태에 따른 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
CAC-OS란, 예를 들어, 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성을 말한다. 또한, 이하에서는, 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 갖는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고 하는 경우가 있다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)을 말한다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재하는 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서, 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을, 제 1 영역은 제 2 영역에 비하여 In의 농도가 높다라고 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란, 복수의 IGZO 나노결정이 c축 배향을 갖고, 또한 a-b면에서는 배향하지 않고 연결된 결정 구조를 말한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga을 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한, CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga을 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는 명확한 경계가 관찰되지 않는 경우가 있다.
또한 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종 또는 복수종이 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다.
CAC-OS는 예를 들어, 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한, CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한, 성막 시의 성막 가스의 총 유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 out-of-plane법에 의한 θ/2θ스캔을 사용하여 측정하였을 때 명확한 피크가 관찰되지 않는다는 특징을 갖는다. 즉, X선 회절로부터 측정 영역의 a-b면 방향, 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한, CAC-OS는 프로브 직경이 1nm인 전자선(나노빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에 있어서, 고리상으로 휘도가 높은 영역과, 상기 고리 영역에 복수의 휘점이 관찰된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에 있어서, 배향성을 갖지 않는 nc(nano-crystal) 구조를 갖는 것을 알 수 있다.
또한, 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역이 편재하고, 혼합되어 있는 구조를 갖는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 갖는다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역에 비하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)가 실현될 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 비하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류가 억제되어, 양호한 스위칭 동작을 실현할 수 있다.
따라서, CAC-OS를 트랜지스터에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현현할 수 있다.
또한, CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 사용할 수 있다.
[산화물 반도체의 원자수비에 대하여]
다음에, 도 33의 (A), (B), 및 (C)를 참조하여, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 33의 (A), (B), 및 (C)에는 산소의 원자수비에 대해서는 기재하지 않았다. 또한, 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수지의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 33의 (A), (B), 및 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=5:1:β(β≥0)가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인을 나타낸다.
또한, 도 33의 (A), (B), 및 (C)에 도시된, 원자수비가 [In]:[M]:[Zn]=0:2:1 및 이 근방의 값인 산화물 반도체는 스피넬형 결정 구조를 갖기 쉽다.
또한, 산화물 반도체 내에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1의 근방의 값인 경우, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0의 근방의 값인 경우, 빅스비아이트(bixbyite)형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조들 사이에서 결정립계가 형성되는 경우가 있다.
도 33의 (A)에 나타낸 영역 A는, 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 나타낸다.
산화물 반도체는 인듐의 함유율 높게 함으로써, 산화물 반도체의 캐리어 이동도(전자 이동도)를 높게 할 수 있다. 따라서, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체에 비하여 캐리어 이동도가 높아진다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, 원사수비가 [In]:[M]:[Zn]=0:1:0 및 그 근방의 값인 경우(예를 들어 도 33의 (C)에 나타낸 영역 C)에는 절연성이 높아진다.
따라서, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체는, 캐리어 이동도가 높고 결정립계가 적은 층상 구조가 되기 쉬운, 도 33의 (A)의 영역 A로 나타낸 원자수비를 갖는 것이 바람직하다.
특히, 도 33의 (B)에 나타낸 영역 B의 범주에서는, 영역 A 중에서도, CAAC-OS가 되기 쉽고 캐리어 이동도도 높으며 우수한 산화물 반도체가 얻어진다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS는 명확한 결정립계를 확인할 수 없으므로, 결정립계에 기인하는 전자 이동도 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하되는 경우가 있으므로, CAAC-OS는 불순물이나 결함(산소 결손)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 갖는 산화물 반도체는 열에 강하고 신뢰성이 높다.
또한 영역 B는 [In]:[M]:[Zn]=4:2:(3부터 4.1) 및 그 근방의 값을 포함한다. 근방의 값에는 예를 들어 [In]:[M]:[Zn]=5:3:4가 포함된다. 또한 영역 B는 [In]:[M]:[Zn]=5:1:6 및 그 근방의 값, 및 [In]:[M]:[Zn]=5:1:7 및 그 근방의 값을 포함한다.
또한 산화물 반도체가 갖는 성질은 원자수비에 의하여 일의적으로 정해지지 않는다. 원자수비가 같아도, 형성 조건에 의하여 산화물 반도체의 성질이 상이한 경우가 있다. 예를 들어, 산화물 반도체를 스퍼터링 장치를 사용하여 성막하는 경우, 타깃의 원자수비에서 어긋한 원자수비의 막이 형성된다. 또한, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작게 되는 경우가 있다. 따라서, 도시된 영역은 산화물 반도체가 특정의 특성을 갖는 경향이 있는 원자수비를 나타낸 영역이며, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
[산화물 반도체를 갖는 트랜지스터에 대하여]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 결정립계에서의 캐리어 산란 등을 감소시킬 수 있어, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 트랜지스터에는, 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮게 하는 경우에는 산화물 반도체막 내의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도가, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실하기까지 걸리는 시간이 길고, 마치 고정 전하와 같이 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는, 근접하는 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[산화물 반도체의 불순물에 대하여]
여기서, 산화물 반도체에서 각 불순물이 미치는 영향에 대하여 설명한다.
산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온(normally-on) 특성을 갖기 쉽다. 따라서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정되는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손이 형성되는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
예를 들어, 반도체층(106)으로서 열 CVD법으로 InGaZnOX(X>0)막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 또한, 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, 반도체층(106)으로서 ALD법으로 InGaZnOX(X>0)막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성하고, 그 후에 Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성하고, 또한 그 후에 Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않은 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스나 트리스(아세틸아세토네이토)인듐을 사용하여도 좋다. 또한, 트리스(아세틸아세토네이토)인듐을 In(acac)3이라고도 한다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스나 트리스(아세틸아세토네이토)갈륨을 사용하여도 좋다. 또한, 트리스(아세틸아세토네이토)갈륨을 Ga(acac)3이라고도 한다. 또한, Zn(CH3)2 가스나 아세트산 아연을 사용하여도 좋다. 이들 가스의 종류에 한정되지 않는다.
반도체층(106)을 스퍼터링법으로 성막하는 경우, 파티클의 개수를 저감시키기 위하여 인듐을 포함하는 타깃을 사용하는 것이 바람직하다. 또한, 원소 M의 원자수비가 높은 산화물 타깃을 사용한 경우, 타깃의 도전성이 낮아지는 경우가 있다. 인듐을 포함하는 타깃을 사용하는 경우, 타깃의 도전율을 높일 수 있고, DC 방전, AC 방전이 용이해지기 때문에, 대면적 기판으로의 성막을 쉽게 수행할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
반도체층(106)을 스퍼터링법으로 성막하는 경우, 타깃의 원자수비를 In:M:Zn=3:1:1, 3:1:2, 3:1:4, 1:1:0.5, 1:1:1, 1:1:2, 1:1:1.2, 1:4:4, 4:2:4.1, 1:3:2, 1:3:4, 5:1:6:, 5:1:8 등으로 하면 좋다.
반도체층(106)을 스퍼터링법으로 성막하는 경우에는, 타깃의 원자수비로부터 어긋난 원자수비를 갖는 막이 형성되는 경우가 있다. 특히, 아연은 타깃의 원자수비보다 막의 원자수비가 작아지는 경우가 있다. 구체적으로는, 타깃에 포함되는 아연의 원자수비의 40atomic% 이상 90atomic% 정도 이하가 되는 경우가 있다.
또한 도 5의 (A) 및 (B)에 도시된 바와 같이, 반도체층(106)을 복수 층의 적층으로 하는 경우, 반도체층(106_1)에는 예를 들어 에너지 갭이 큰 산화물 반도체를 사용하는 것이 바람직하다. 반도체층(106_1)의 에너지 갭은 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
반도체층(106_3) 및 반도체층(106_2)은 반도체층(106_1)을 구성하는 산소 외의 원소 중 1종 이상의 동일한 금속 원소를 포함하는 재료로 형성되는 것이 바람직하다. 이러한 재료를 사용하면, 반도체층(106_3)과 반도체층(106_1)의 계면, 및 반도체층(106_2)과 반도체층(106_1)의 계면에 계면 준위가 생기기 어렵게 할 수 있다. 따라서, 계면에서 캐리어가 산란되거나 트랩되기 어려워, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 문턱 전압의 편차를 저감시킬 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 구현할 수 있다.
또한, 반도체층(106_1)이 In-M-Zn 산화물(In, 원소 M, 및 Zn을 포함하는 산화물)이고, 반도체층(106_3) 및 반도체층(106_2)도 In-M-Zn 산화물일 때, 반도체층(106_3) 및 반도체층(106_2)을 In:M:Zn=x1:y1:z1[원자수비]로 하고, 반도체층(106_1)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, 바람직하게는 y1/x1이 y2/x2보다 커지는 반도체층(106_3), 반도체층(106_2), 및 반도체층(106_1)을 선택한다. 더 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상 커지는 반도체층(106_3), 반도체층(106_2), 및 반도체층(106_1)을 선택한다. 더 바람직하게는 y1/x1이 y2/x2보다 2배 이상 커지는 반도체층(106_3), 반도체층(106_2), 및 반도체층(106_1)을 선택한다. 더 바람직하게는 y1/x1이 y2/x2보다 3배 이상 커지는 반도체층(106_3), 반도체층(106_2), 및 반도체층(106_1)을 선택한다. 이때, 반도체층(106_1)에서 y2가 x2 이상이면, 트랜지스터에 안정된 전기 특성을 부여할 수 있어 바람직하다. 다만, y2가 x2의 5배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 5배 미만인 것이 바람직하다. 반도체층(106_3) 및 반도체층(106_2)을 상술한 구성으로 함으로써, 반도체층(106_3) 및 반도체층(106_2)을 반도체층(106_1)보다 산소 결손이 발생하기 어려운 층으로 할 수 있다.
또한, 반도체층(106_3)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, 반도체층(106_1)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 25atomic%보다 높고, M을 75atomic% 미만, 더 바람직하게는 In을 34atomic%보다 높고, M을 66atomic% 미만으로 한다. 또한, 반도체층(106_2)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하면, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, 반도체층(106_2)에는 반도체층(106_3)과 같은 종류의 산화물을 사용하여도 좋다.
예를 들어, In 또는 Ga을 포함하는 반도체층(106_3) 및 In 또는 Ga을 포함하는 반도체층(106_2)으로서, 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6 등인 타깃을 사용하여 형성한 In-Ga-Zn 산화물이나, 원자수비가 In:Ga=1:9 또는 7:93 등인 타깃을 사용하여 형성한 In-Ga 산화물을 사용할 수 있다. 또한, 반도체층(106_1)으로서 예를 들어, 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=3:1:2 등인 타깃을 사용하여 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 반도체층(106_3), 반도체층(106_1), 및 반도체층(106_2)의 원자수비는 각각 상기 원자수비의 ±40%의 변동을 포함한다.
반도체층(106_1)으로서는 반도체층(106_3) 및 반도체층(106_2)보다 전자 친화력이 큰 산화물을 사용하는 것이 바람직하다. 예를 들어, 반도체층(106_1)에는 반도체층(106_3) 및 반도체층(106_2)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용하여도 좋다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 그러므로, 반도체층(106_2)이 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어, 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
다만, 반도체층(106_3) 또는/및 반도체층(106_2)이 산화 갈륨이어도 좋다. 예를 들어, 반도체층(106_3)으로서 산화 갈륨을 사용하면, 전극(108)과 반도체층(106) 사이에 발생하는 누설 전류를 저감시킬 수 있다. 즉, 트랜지스터(100)의 오프 전류를 작게 할 수 있다.
이때, 게이트 전압을 인가하면, 반도체층(106_3), 반도체층(106_1), 및 반도체층(106_2) 중 전자 친화력이 큰 반도체층(106_1)에 채널이 형성된다.
OS 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 내의 불순물 및 산소 결손을 저감하여 고순도 진성화시켜, 적어도 반도체층(106_1)이 진성 또는 실질적으로 진성이라고 간주할 수 있는 산화물 반도체층으로 하는 것이 바람직하다. 또한, 적어도 반도체층(106_1) 내의 채널 형성 영역이 진성 또는 실질적으로 진성이라고 간주할 수 있는 반도체층으로 하는 것이 바람직하다.
[성막 방법에 대하여]
절연층, 전극이나 배선을 형성하기 위한 도전층, 또는 반도체층 등은 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD법(low pressure CVD), APCVD법(atmospheric pressure CVD) 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, 또는 PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등)을 사용하여 형성할 수 있다.
플라스마 CVD법을 사용한 경우, 비교적 저온으로 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등, 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면 피형성면에 대미지가 생기기 어렵다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge buildup)하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않으므로, 반도체 장치의 수율을 높일 수 있다. 또한, 성막 시에 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출된 입자가 퇴적되는 성막 방법과 달리, CVD법 및 ALD법은 피처리물 표면에서 일어나는 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은 단차 피복성과 두께 균일성이 뛰어나기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 비교적으로 성막 속도가 느리기 때문에, 성막 속도가 빠른 CVD법 등 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법을 사용할 때, 얻어지는 막의 조성은 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 및 ALD법을 사용할 때, 원료 가스의 유량비를 조정하여 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어 CVD법 및 ALD법을 사용할 때, 원료 가스의 유량비를 변화시키면서 성막함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 비교하여 성막 시간을 반송이나 압력 조정에 걸리는 시간만큼 줄일 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법에 의하여 성막하는 경우에는 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
또한, 스퍼터링법으로 산화물 반도체를 형성하는 경우, 스퍼터링 장치의 체임버는, 산화물 반도체의 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 고진공(5×10-7Pa 내지 1×10-4Pa 정도)까지 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하, 바람직하게는 5×10-5Pa 이하로 한다. 성막 온도는 RT 이상 500℃ 이하가 바람직하고, RT 이상 300℃ 이하가 더 바람직하고, RT 이상 200℃ 이하가 더욱 바람직하다.
또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 절연층, 도전층, 또는 반도체층 등을 형성하는 경우, 산소를 포함하는 스퍼터링 가스를 사용함으로써, 피형성층에 산소를 공급할 수 있다. 스퍼터링 가스에 포함되는 산소가 많을수록, 피형성층에 공급되는 산소가 많아지기 쉽다.
<트랜지스터(100)의 제작 방법예>
트랜지스터(100)의 제작 방법예에 대하여 도 6의 (A) 내지 도 11의 (B)를 사용하여 설명한다. 도 6의 (A) 내지 도 11의 (B)에 도시된 단면도는 도 1의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면에 상당한다.
[공정 1]
우선, 기판(101) 위에 절연층(102)을 형성한다(도 6의 (A) 참조). 본 실시형태에서는, 기판(101)으로서 알루미노보로실리케이트 유리를 사용한다. 또한, 본 실시형태에서는 절연층(102)으로서 두께 2μm의 폴리이미드층을 형성한다. 구체적으로는, 액체상의 폴리이미드를 액적 토출법에 의하여 기판(101) 위에 도포하고, 400℃의 질소 분위기 중에서 1시간 소성한다. 또한, 본 실시형태에서 사용하는 절연층(102)의 소성 후의 영률은 3GPa 이상 5GPa 이하 정도이다.
[공정 2]
다음에, 절연층(103)을 형성한다(도 6의 (B) 참조). 본 실시형태에서는 절연층(103)으로서 두께 200nm의 산화질화 실리콘층을 PECVD법에 의하여 형성한다. 예를 들어, 원료 가스로서 유량 75sccm의 실레인 가스 및 유량 1200sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 70Pa로 제어하고 기판 온도를 330℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 120W의 전력을 공급하면 좋다. 또한 본 실시형태에서 사용하는 절연층(103)의 영률은 60GPa 이상 80GPa 이하 정도이다.
상술한 바와 같이, 절연층(103)을 불순물이 투과하기 어려운 절연성 재료를 사용하여 형성하여도 좋다. 또한, 절연층(103)을 산소가 확산되기 어려운 절연성 재료를 사용하여 형성하여도 좋다. 예를 들어, 절연층(103)으로서 산화 알루미늄층을 사용하는 경우, 알루미늄 타깃을 사용한 DC 스퍼터링법으로 형성하여도 좋고, 산화 알루미늄 타깃을 사용한 AC 스퍼터링법으로 형성하여도 좋다.
[공정 3]
다음에, 전극(104)을 형성하기 위한 도전층(181)을 형성한다(도 6의 (C) 참조). 본 실시형태에서는 도전층(181)으로서 타이타늄을 사용한다. 구체적으로는, 두께 100nm의 타이타늄층을 스퍼터링법에 의하여 형성한다. 또한, 본 실시형태에서 사용하는 도전층(181)의 영률은 100GPa 이상 120GPa 이하 정도이다.
[공정 4]
다음에, 레지스트 마스크를 형성한다(미도시). 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 사용하여 형성할 수 있다. 레지스트 마스크를 인쇄법이나 잉크젯법 등으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조 비용을 저감시킬 수 있다.
포토리소그래피법에 의한 레지스트 마스크의 형성은 포토마스크를 통하여 감광성 레지스트에 광을 조사하고, 현상액을 사용하여 감광한 부분(또는 감광하지 않은 부분)의 레지스트를 제거함으로써 수행할 수 있다. 감광성 레지스트에 조사하는 광으로서는 KrF 엑시머 레이저광, ArF 엑시머 레이저광, EUV(Extreme Ultraviolet)광 등이 있다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에, 전자빔이나 이온빔을 사용하여도 좋다. 또한, 전자빔이나 이온빔을 사용하는 경우에는 포토마스크는 불필요하다.
상기 레지스트 마스크를 마스크로서 사용하여, 도전층(181)의 일부를 선택적으로 제거하여 전극(104)을 형성한다(도 7의 (A) 참조). 도전층(181)의 제거는 드라이 에칭법이나 웨트 에칭법 등을 사용하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
도전층(181)의 일부를 제거한 후에 레지스트 마스크를 제거한다. 레지스트 마스크의 제거는 애싱 등의 드라이 에칭법 또는 전용의 박리액 등을 사용한 웨트 에칭법으로 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
또한 전극(104) 측면의 단면 형상을 테이퍼 형상으로 하는 것이 바람직하다. 전극(104) 측면의 테이퍼각 θ는 20° 이상 90° 미만이 바람직하고, 30° 이상 80° 미만이 더 바람직하고, 40° 이상 70° 미만이 더욱 바람직하다. 또한, 테이퍼각 θ란, 테이퍼 형상을 갖는 층을 단면(기판 표면과 직교하는 면) 방향에서 관찰한 경우에, 상기 층의 측면과 저면이 이루는 각도를 나타낸다.
전극(104)의 측면을 테이퍼 형상으로 함으로써, 그 위에 형성되는 층의 단절을 방지하여 피복성을 향상시킬 수 있다. 또한 전극(104)의 측면을 테이퍼 형상으로 함으로써, 전극(104)의 상단부의 전계 집중을 완화시킬 수 있다. 한편, 테이퍼각 θ가 지나치게 작으면 트랜지스터의 미세화가 곤란해지는 경우가 있다. 또한 테이퍼각 θ가 지나치게 작으면, 개구의 크기나 배선의 폭 등의 편차가 커지는 경우가 있다.
또한, 전극(104)의 측면을 계단 형상으로 하여도 좋다. 측면을 계단 형상으로 함으로써, 그 위에 형성되는 층의 단절을 방지하여 피복성을 향상시킬 수 있다. 또한 전극(104)의 측면에 한정되지 않고, 각층의 단부를 테이퍼 형상 또는 계단 형상으로 함으로써, 그 위에 피복되는 층이 끊어지는 현상(단절)을 방지하여 피복성을 양호한 것으로 할 수 있다.
[공정 5]
다음에, 절연층(105)을 PECVD법으로 형성한다(도 7의 (B) 참조). 본 실시형태에서는 절연층(105)을, 제 1 질화 실리콘층, 제 2 질화 실리콘층, 제 3 질화 실리콘층, 및 산화질화 실리콘층을 순차적으로 적층하는 4층 구조로 한다.
제 1 질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
산화질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 40Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 100W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
또한 본 실시형태에서 사용하는 절연층(105)은 1000MPa 이상 1200MPa 이하 정도의 압축 응력을 갖는다.
절연층(102)은 전극(104) 및 절연층(103)보다 영률이 작기 때문에, 전극(104) 및 절연층(103)보다 변형되기 쉽다. 또한 절연층(102)은 절연층(105)의 압축 응력에 의하여 전극(104)의 외주 근방의 영역이 눌려, 전극(104)과 중첩되는 영역이 볼록 형상으로 변형된다. 이와 같이 하여 절연층(102)에 볼록부가 형성된다. 상기 볼록부는 전극(104)과 중첩되는 위치에 자기 정합(셀프 얼라인)적으로 형성된다.
절연층(105)에는 과잉 산소를 포함하는 절연층을 사용하여도 좋다. 절연층(105)에 산소 도핑 처리를 수행하여도 좋다. 또한 절연층(105)의 형성 후에 가열 처리를 수행하여, 절연층(105) 내에 포함되는 수소나 수분을 저감시키는 것이 바람직하다. 가열 처리 후에 산소 도핑 처리를 수행하여도 좋다. 산소 도핑 처리는 예를 들어 기판을 350℃까지 가열하고, 아르곤과 산소를 포함하는 가스를 주파수 2.45GHz에서 여기하여 수행하면 좋다. 가열 처리와 산소 도핑 처리를 복수회 반복적으로 수행하여도 좋다.
예를 들어, 질소나 희가스 등을 포함하는 불활성 분위기하, 산화성 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기) 분위기하에서 가열 처리를 수행한다. 또한, '산화성 분위기'란, 산소, 오존, 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, '불활성 분위기'란, 상술한 산화성 가스가 10ppm 미만이고, 또한 질소 또는 희가스로 충전된 분위기를 말한다. 가열 처리에서의 압력에 특별히 제약은 없지만, 가열 처리는 감압하에서 수행하는 것이 바람직하다.
가열 처리는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 500℃ 이하, 더 바람직하게는 250℃ 이상 400℃ 이하에서 수행하면 좋다. 처리 시간은 24시간 이내로 한다. 24시간을 넘는 가열 처리는 생산성 저하를 초래하기 때문에 바람직하지 않다.
또한 가열 처리는 전기로, RTA 장치 등을 사용하여 수행할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 열 처리할 수 있다. 따라서, 가열 시간을 단축할 수 있게 된다. 또한, 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
[공정 6]
다음에, 반도체층(182)을 형성한다(도 7의 (C) 참조). 또한 반도체층(182)을 형성하기 전에, 산소 가스를 공급하여 플라스마를 발생시켜도 좋다. 이로써, 반도체층(182)의 피형성면이 되는 절연층(105) 내에 산소를 첨가할 수 있다.
반도체층(182)으로서는 인듐 아연 산화물이나, 조성이 In:Ga:Zn=5:1:7[원자수비]인 타깃을 사용하여 형성된 인듐 갈륨 아연 산화물이나, 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 타깃을 사용하여 형성된 인듐 갈륨 아연 산화물 등을 사용하는 것이 바람직하다.
본 실시형태에서는 반도체층(182)으로서, 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 타깃을 사용한 스퍼터링법에 의하여 인듐 갈륨 아연 산화물을 형성한다. 또한 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 본 실시형태에서는 스퍼터링 가스로서 산소 유량비가 10%인, 산소와 아르곤의 혼합 가스를 사용한다.
스퍼터링 가스에 포함되는 산소 유량비를 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형의 산화물 반도체층이 형성된다. 산소 결핍형의 산화물 반도체층을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다.
또한, 반도체층(182) 형성 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연층(105)에 공급되는 경우가 있다. 스퍼터링 가스에 포함되는 산소가 많을수록, 절연층(105)에 공급되는 산소도 증가한다. 절연층(105)에 공급된 산소의 일부는 절연층(105) 중에 잔존하는 수소와 반응하여 물이 되고, 나중의 가열 처리에 의하여 절연층(105)으로부터 방출된다. 이와 같이 하여 절연층(105) 내의 수소 농도를 저감시킬 수 있다. 또한, 절연층(105) 중의 과잉 산소를 증가시킴으로써, 나중의 가열 처리에서 반도체층(182)(나중의 반도체층(106))에 산소를 공급할 수도 있다.
도 4의 (A) 및 (B)에 도시된 바와 같이 반도체층(106)을 2층 또는 3층의 적층으로 하는 경우, 반도체층(106_1)을 형성하기 위한 산화물 반도체층은 상술한 재료 및 방법으로 형성한다.
또한 반도체층(106_2) 및/또는 반도체층(106_3)을 형성하기 위한 산화물 반도체층은 결정성이 높은 산화물 반도체층을 사용하는 것이 바람직하다. 예를 들어, CAAC-OS를 사용하는 것이 바람직하다. 예를 들어, 나중에 절연층(107) 및 전극(108)을 형성하기 위한 에칭 공정을 수행할 때에, 노출된 산화물 반도체층이 에칭되어 산화물 반도체층에 대미지가 생기는 경우가 있다. 결정성이 높은 산화물 반도체층은 상기 에칭 공정에 의하여 에칭되기 어렵다. 반도체층(106_2) 및/또는 반도체층(106_3)에 결정성이 높은 산화물 반도체층을 사용함으로써, 상기 에칭 공정으로 인하여 산화물 반도체층에 생기는 대미지를 저감시킬 수 있다. 따라서, 트랜지스터의 신뢰성을 높일 수 있다.
반도체층(106_2) 및/또는 반도체층(106_3)을 형성하기 위한 산화물 반도체층으로서, 예를 들어 조성이 In:Ga:Zn=1:1:1.2[원자수비]인 타깃을 사용한 스퍼터링법에 의하여 인듐 갈륨 아연 산화물을 형성한다. 또한 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 예를 들어, 스퍼터링 가스로서 산소를 100%의 비율로 사용한다. 반도체층(106_2) 및/또는 반도체층(106_3)을 형성하기 위한 스퍼터링 가스에 포함되는 산소의 유량비는 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 스퍼터링 가스에 포함되는 산소의 비율(유량비)을 높임으로써, 산화물 반도체층의 결정성을 높일 수 있다.
또한 반도체층(182)의 형성 후에 불순물 원소를 도입함으로써, 트랜지스터(100)의 문턱 전압을 변화시킬 수 있다. 불순물 원소의 도입은 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 불순물 원소를 포함하는 가스를 사용한 플라스마 처리 등으로 수행할 수 있다.
또한 반도체층(182) 형성 후에 가열 처리를 수행하여도 좋고, 산소 도핑 처리를 수행하여도 좋다. 가열 처리와 산소 도핑 처리를 복수회 반복하여도 좋다.
또한 질소 또는 희가스 분위기에서 가열 처리를 수행한 후, 산소 또는 초건조 공기 분위기에서 가열 처리를 수행하여도 좋다. 이 결과, 산화물 반도체층에 포함되는 수소, 물 등을 탈리시킴과 동시에, 산화물 반도체층에 산소를 공급할 수 있다. 이로써, 산화물 반도체층에 포함되는 산소 결손을 저감시킬 수 있다.
[공정 7]
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 반도체층(182)의 일부를 선택적으로 제거하여, 섬 형상의 반도체층(106)을 형성한다(도 8의 (A) 참조).
반도체층(182)의 제거는 드라이 에칭법이나 웨트 에칭법 등을 사용하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다. 또한 반도체층(106) 형성 후에 불순물 원소를 도입함으로써, 트랜지스터(100)의 문턱 전압을 변화시킬 수 있다.
반도체층(106) 형성 후에 가열 처리를 수행하여도 좋고, 산소 도핑 처리를 수행하여도 좋다. 가열 처리와 산소 도핑 처리를 반복하여도 좋다.
도 5의 (A) 및 (B)에 도시된 바와 같이 반도체층(106)을 2층 또는 3층의 적층으로 하는 경우, 반도체층(106_1) 형성 후, 반도체층(106_1) 및 반도체층(106_2) 형성 후, 또는 반도체층(106_1) 내지 반도체층(106_3) 형성 후에 가열 처리를 수행하여도 좋고, 산소 도핑 처리를 수행하여도 좋다. 가열 처리와 산소 도핑 처리를 반복하여도 좋다.
[공정 8]
다음에, 나중의 공정에서 절연층(107)이 되는 절연층(183)을 형성한다(도 8의 (B) 참조). 절연층(183)으로서, 예를 들어 PECVD법으로 형성한 산화질화 실리콘층을 사용할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 기체의 대표적인 예로서는, 실레인 가스, 다이실레인 가스, 트라이실레인 가스, 플루오린화 실레인 가스 등이 있다. 산화성 기체로서는 일산화 이질소 가스, 이산화 질소 가스 등이 있다. 또한 상기 퇴적성 기체의 유량에 대하여 산화성 기체의 유량을 20배 이상 5000배 이하, 바람직하게는 40배 이상 100배 이하로 한다.
본 실시형태에서는, 절연층(183)을, 제 1 산화질화 실리콘층, 제 2 산화질화 실리콘층, 및 제 3 산화질화 실리콘층을 순차적으로 적층하는 3층 구조로 한다.
제 1 산화질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 20sccm의 실레인 가스, 유량 3000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 200Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 100W의 전력을 공급하여, 두께가 30nm가 되도록 형성하면 좋다.
제 2 산화질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 160sccm의 실레인 가스, 유량 4000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 200Pa로 제어하고, 기판 온도를 220℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 전력을 공급하여, 두께가 100nm가 되도록 형성하면 좋다.
제 2 산화질화 실리콘층은 과잉 산소를 포함하는 절연층인 것이 바람직하다. 또한, 제 2 산화질화 실리콘층은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한 제 2 산화질화 실리콘층은 제 1 산화질화 실리콘층과 비교하여 반도체층(106)으로부터 떨어져 있기 때문에, 제 1 산화질화 실리콘층보다 결함 밀도가 많아도 좋다.
또한 제 2 산화질화 실리콘층으로서, 기판을 180℃ 이상 400℃ 이하로 유지하고, 반응실에 원료 가스를 도입하여, 반응실 내에서의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 반응실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에서 산화질화 실리콘층을 형성하여도 좋다.
제 2 산화질화 실리콘층의 형성에 있어서, 상기 압력의 반응실 내에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라스마 중에서 원료 가스의 분해 효율이 높아진다. 즉, 반응실 내의 산소 라디칼이 증가하여 원료 가스의 산화가 진행된다. 따라서, 형성되는 제 2 산화질화 실리콘층 내의 산소 함유량을 화학량론적 조성보다 많게 할 수 있다.
또한, 상기 기판 온도에서 형성된 절연층에서는 실리콘과 산소의 결합력이 약하므로, 나중의 공정의 가열 처리에 의하여 절연층 내의 산소의 일부가 탈리된다. 이 결과, 탈리된 산소의 일부가 반도체층(106)에 공급된다.
또한 제 2 산화질화 실리콘층의 형성 조건에서, 산화성 기체에 대한, 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 제 2 산화질화 실리콘층의 결함량을 저감시킬 수 있다. 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연층을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
또한 제 2 산화질화 실리콘층의 형성 공정에서, 제 1 산화질화 실리콘층이 반도체층(106)의 보호층으로서 기능한다. 따라서, 반도체층(106)에 대한 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 제 2 산화질화 실리콘층을 형성할 수 있다.
제 3 산화질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 20sccm의 실레인 가스, 유량 3000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 200Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 100W의 전력을 공급하여, 두께가 20nm가 되도록 형성하면 좋다.
또한 나중의 공정의 도전층(184) 형성 시에, 제 3 산화질화 실리콘층이 제 2 산화질화 실리콘층의 보호층으로서 기능한다.
공정 8 종료 후에 가열 처리를 수행하여도 좋다. 예를 들어, 350℃의 질소 분위기 중에서 1시간 가열 처리를 수행하여도 좋다. 또한 공정 8 종료 후에 산소 도핑 처리를 수행하여도 좋다. 가열 처리와 산소 도핑 처리를 교대로 복수회 반복하여도 좋다.
[공정 9]
다음에, 전극(108)을 형성하기 위한 도전층(184)을 형성한다(도 8의 (C) 참조). 본 실시형태에서는 도전층(184)으로서 인듐 갈륨 아연 산화물층을 사용한다. 더 구체적으로는 도전층(184)으로서 인듐 갈륨 아연 산화물의 2층 적층을 사용한다.
우선, 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 타깃과, 산소 비율이 100%인 스퍼터링 가스를 사용하여, 두께 10nm의 인듐 갈륨 아연 산화물층을 형성한다. 다음에, 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 타깃과, 산소 비율이 10%이고 아르곤 비율이 90%인 스퍼터링 가스를 사용하여, 두께 90nm의 인듐 갈륨 아연 산화물층을 형성한다.
[공정 10]
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 도전층(184)의 일부를 선택적으로 제거함으로써, 전극(108)을 형성한다. 이때, 전극(108)을 마스크로서 사용하여 절연층(183)의 일부도 선택적으로 제거함으로써, 절연층(107)을 형성한다(도 9의 (A) 참조). 공정 10에 의하여 반도체층(106)의 일부가 노출된다. 또한 반도체층(106) 중 전극(108)과 중첩되는 영역에 채널이 형성된다.
도전층(184) 및 절연층(183)의 제거는 드라이 에칭법이나 웨트 에칭법 등을 사용하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
[공정 11]
다음에, 반도체층(106)의 공정 8에서 노출된 영역에 불순물을 도입한다. 불순물의 도입은 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등으로 수행하여도 좋다. 상기 영역에 질소 등의 불순물을 도입함으로써, 상기 영역의 저항값을 저하시킬 수 있다.
또한 상기 영역을 질소나 불활성 가스의 플라스마 분위기에 노출시켜도 좋다. 상기 영역을 플라스마 분위기에 노출시킴으로써, 상기 영역에 결함을 발생시켜, 상기 영역의 저항값을 저하시킬 수 있다.
반도체층(106) 중 불순물이 도입된 영역 또는 플라스마 분위기에 노출된 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 또한, 반도체층(106) 중 전극(108)과 중첩되는 영역은 채널 형성 영역으로서 기능할 수 있다. 즉, 트랜지스터의 소스 영역과 드레인 영역을 자기 정합적으로 형성할 수 있다.
본 실시형태에서는 아르곤과 질소를 포함하는 분위기 중에서 플라스마 처리를 수행한다.
[공정 12]
다음에, 절연층(109)을 형성한다(도 9의 (B) 참조). 본 실시형태에서는, 절연층(109)으로서 두께 100nm의 질화 실리콘층을 사용한다.
절연층(109)에 사용하는 질화 실리콘층은 예를 들어 PECVD법에 의하여 형성한다. 예를 들어 원료 가스로서 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 기판 온도를 220℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 전력을 공급하여 형성하면 좋다.
질화 실리콘층은 불순물이 투과하기 어려운 절연성 재료이므로, 상방으로부터 반도체층(106)으로의 불순물 확산을 방지할 수 있다. 또한 반도체층(106) 중 질화 실리콘층이 접하는 영역은, 질화 실리콘층 형성 시에 수소나 질소 등의 불순물이 공급되어 저항값이 저하된다. 따라서, 공정 11에서 설명한 소스 영역으로서 기능할 수 있는 영역과, 드레인 영역으로서 기능할 수 있는 영역의 저항값을 더 저감시킬 수 있다.
[공정 13]
다음에, 절연층(110)을 형성한다(도 9의 (B) 참조). 본 실시형태에서는 절연층(110)으로서 PECVD법에 의하여 두께 300nm의 산화질화 실리콘층을 형성한다.
절연층(110)에 사용하는 산화질화 실리콘층으로서는, 예를 들어 원료 가스로서 유량 160sccm의 실레인 가스, 및 유량 4000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 200Pa로 제어하고, 기판 온도를 220℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 전력을 공급하여 형성하면 좋다.
[공정 14]
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 절연층(110) 및 절연층(109) 각각의 일부를 선택적으로 제거함으로써, 개구(111a) 및 개구(111b)를 형성한다(도 10의 (A) 참조). 이때, 반도체층(106)의 일부가 노출된다.
절연층(110) 및 절연층(109)의 제거는 드라이 에칭법이나 웨트 에칭법 등을 사용하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
[공정 15]
다음에, 전극(112a) 및 전극(112b)을 형성하기 위한 도전층(186)을 형성한다(도 10의 (B) 참조). 본 실시형태에서는 도전층(186)으로서 타이타늄과 구리의 적층을 사용한다. 구체적으로는 두께 10nm의 타이타늄층과 두께 100nm의 구리층을 각각 순차적으로 스퍼터링법에 의하여 형성한다.
[공정 16]
다음에, 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 도전층(186)의 일부를 선택적으로 제거함으로써, 전극(112a) 및 전극(112b)을 형성한다(도 11의 (A) 참조). 전극(112a) 및 전극(112b) 중 한쪽은 소스 전극으로서 기능할 수 있고, 다른 쪽은 드레인 전극으로서 기능할 수 있다.
도전층(186)의 제거는 드라이 에칭법이나 웨트 에칭법 등을 사용하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
[공정 17]
다음에, 평탄한 표면을 갖는 절연층(113)을 형성한다(도 11의 (B) 참조). 본 실시형태에서는 절연층(113)으로서 두께 1.5μm의 아크릴 수지층을 형성한다. 또한 절연층(113)은 목적 또는 용도에 따라서는 제공하지 않는 경우가 있다.
상술한 공정을 거쳐 트랜지스터(100)를 제작할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터(100)를 형성하기 위한 최고 프로세스 온도를 400℃ 이하로 할 수 있다. 따라서, 트랜지스터(100)의 생산성을 높일 수 있다. 또한 트랜지스터(100)를 포함하는 반도체 장치의 생산성을 높일 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 제시된 트랜지스터(100)의 변형예에 대하여 도면을 사용하여 설명한다. 또한 설명의 반복을 피하기 위하여 트랜지스터(100)와 상이한 점에 대하여 주로 설명한다. 본 실시형태에서 설명이 없는 부분에 대해서는 실시형태 1을 참조하면 좋다.
[변형예 1]
도 12의 (A)는 트랜지스터(100A)의 평면도이다. 도 12의 (B)는 도 12의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 13은 도 12의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
트랜지스터(100A)는 트랜지스터(100)와 거의 같은 구성을 갖지만, 절연층(102)과 기판(101) 사이에 구조체(122)를 갖는 점이 상이하다. 트랜지스터(100A)는 반도체층(106), 전극(104), 및 전극(108)의 각각이, 구조체(122)와 중첩되는 영역을 갖는다.
구조체(122)를 덮도록 절연층(102)을 제공함으로써, 절연층(102)에 볼록부를 제공할 수 있다. 또한 구조체(122)의 크기를 조절함으로써, 볼록부의 높이나 형상을 임의의 높이나 형상으로 설정할 수 있다. 구조체(122)는 상술한 절연성 재료를 사용하여 제공할 수 있다. 또한 목적이나 용도에 따라 구조체(122)를 도전성 재료 또는 반도체 재료 등을 사용하여 제공하여도 좋다.
구조체(122)를 사용하여 절연층(102)에 볼록부를 제공하기 때문에, 상술한 실시형태에 제시된 각층의 기계적 강도의 차이를 이용하는 방법에 비하여, 트랜지스터에 사용하는 재료의 선택 자유도가 높다. 따라서, 절연층(102), 절연층(103), 전극(104), 및 절연층(105)의 두께, 영률, 응력 등을 비교적 자유로이 설정할 수 있다.
다음에, 트랜지스터(100A)의 제작 방법예에 대하여 설명한다.
[공정 1a]
실시형태 1에 나타낸 공정 1 대신에 공정 1a를 수행한다. 본 실시형태에서는 기판(101) 위에 감광성 폴리이미드층을 형성하고, 포토리소그래피법에 의하여 구조체(122)를 형성한다(도 14의 (A) 참조). 감광성 폴리이미드층을 사용함으로써, 레지스트 마스크를 제공하지 않고 구조체(122)를 형성할 수 있다. 구조체(122)의 높이 HS는 감광성 폴리이미드층의 두께를 조절함으로써 제어할 수 있다. 본 실시형태에서는 높이 HS가 2.0μm인 구조체(122)를 형성한다.
또한 비감광성 재료를 사용하여 구조체(122)를 형성하여도 좋다. 이 경우, 레지스트 마스크 등을 사용하는 일반적인 패턴 형성 방법 등에 의하여 구조체(122)를 제공하면 좋다.
[공정 2a]
다음에, 절연층(102)을 형성한다(도 14의 (B) 참조). 본 실시형태에서는 절연층(102)으로서, 구조체(122)와 중첩되지 않는 영역에서의 가장 얇은 부분의 두께 TB가 1.0μm인 폴리이미드층을 형성한다. 구체적으로는, 액체상의 폴리이미드를 액적 토출법에 의하여 기판(101) 및 구조체(122) 위에 도포하고, 400℃의 질소 분위기 중에서 1시간 소성한다.
액체상의 재료를 사용하여 절연층(102)을 형성하는 경우, 구조체(122)의 정상 부분과 중첩되는 절연층(102)의 두께 TG 및 두께 TB는, 상기 재료의 점도 및 도포량 등에 따라 결정된다. 또한 볼록부의 높이 H는, 높이 HS와 두께 TG의 합계에서 두께 TB를 뺀 값이다.
구조체(122) 및 절연층(102)은 같은 성분을 갖는 재료로 형성하는 것이 바람직하다.
공정 1b 이후의 공정은 실시형태 1에서 설명한 공정 2 이후와 마찬가지로 수행하면 좋다.
[변형예 2]
도 15의 (A)는 트랜지스터(100B)의 평면도이다. 도 15의 (B)는 도 15의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 16은 도 15의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
트랜지스터(100B)는 트랜지스터(100A)로부터 전극(104)을 제거한 구성을 갖는다. 트랜지스터에 요구되는 성능이나 목적 등에 따라서는 전극(104)을 제공하지 않아도 된다. 전극(104)을 제공하지 않으므로, 트랜지스터의 제작 공정수가 줄기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 트랜지스터의 제조 수율을 높일 수 있다.
[변형예 3]
도 17의 (A)는 트랜지스터(100C)의 평면도이다. 도 17의 (B)는 도 17의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 18은 도 17의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
복수의 구조체(122)를 제공함으로써, 절연층(102)에 오목부를 제공할 수 있다. 트랜지스터(100C)는 트랜지스터(100A)와 같은 구성을 갖는다. 다만, 트랜지스터(100C)는 반도체층(106), 전극(104), 및 전극(108)의 각각이, 절연층(102)의 오목부와 중첩되는 영역을 갖는 점이 트랜지스터(100A)와 상이하다. 트랜지스터(100C)에서는 채널 형성 영역이 절연층(102)의 오목부와 중첩되는 영역을 갖는다. 또한, 트랜지스터(100C)에서는 채널 형성 영역이 절연층(102)의 볼록부와 중첩되지 않는 영역을 갖는다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
상술한 실시형태에서 제시한 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 및 트랜지스터(100C)와 상이한 구성을 갖는 트랜지스터(150)에 대하여 도면을 사용하여 설명한다. 또한 설명의 반복을 피하기 위하여, 트랜지스터(100)와 상이한 점에 대하여 주로 설명한다. 본 실시형태에서 설명이 없는 부분에 대해서는 상술한 실시형태를 참조하면 좋다.
<트랜지스터(150)의 구조예>
도 19의 (A)는 트랜지스터(150)의 평면도이다. 도 19의 (B)는 도 19의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 20은 도 19의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
본 실시형태에 제시되는 트랜지스터(150)는 보텀 게이트형 트랜지스터의 일종이다. 트랜지스터(150)는 절연층(102) 및 절연층(103)을 개재하여 기판(101) 위에 제공된다. 또한 트랜지스터(150)는 전극(104), 절연층(105), 반도체층(106)(반도체층(106_1), 반도체층(106_2)), 전극(112a), 전극(112b), 절연층(115), 절연층(116), 절연층(117), 및 전극(108)을 갖는다.
전극(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(112b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 또한, 트랜지스터(150) 위에 평탄한 표면을 갖는 절연층(113)을 제공하여도 좋다.
또한, 절연층(105)으로서 불순물이 투과하기 어려운 절연성 재료를 사용함으로써, 절연층(103)을 생략하여도 좋다(도 21의 (A) 및 (B) 참조). 또한, 도 21의 (A)는 도 19의 (B)에 상당하는 단면도이다. 도 21의 (B)는 도 20에 상당하는 단면도이다.
도 19 및 도 20에 도시된 트랜지스터(150)에서는, 반도체층(106)을 반도체층(106_1)과 반도체층(106_2)의 2층 적층으로 하는 예를 나타낸다. 다만, 반도체층(106)은 단층이어도 3층 이상의 적층이어도 좋다. 예를 들어, 도 22의 (A)에 도시된 바와 같이, 반도체층(106)을 반도체층(106_1)만의 단층으로 하여도 좋다. 또한 예를 들어 도 22의 (B)에 도시된 바와 같이, 반도체층(106)을 반도체층(106_1), 반도체층(106_2), 및 반도체층(106_3)의 3층 적층으로 하여도 좋다. 물론, 반도체층(106)을 4층 이상의 적층으로 하여도 좋다. 또한 도 22의 (A) 및 (B)는 둘 다 도 19의 (B)에 상당하는 단면도이다.
트랜지스터(150)는 평면도에서, 전극(104)과 중첩되며 전극(112a)과 전극(112b) 사이에 개재되는 반도체층(106) 내의 영역이 채널 형성 영역으로서 기능한다. 또한, 반도체층(106)의 전극(112a)과 접하는 영역이 소스 영역 또는 드레인 영역 중 한쪽으로서 기능한다. 또한 반도체층(106)의 전극(112b)과 접하는 영역이 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 구체적으로는, 도 19의 (B)에 도시된 영역(106c)이 채널 형성 영역으로서 기능한다. 또한 도 19의 (B)에 도시된 영역(106s)이 소스 영역 및 드레인 영역 중 한쪽으로서 기능한다. 또한 도 19의 (B)에 도시된 영역(106d)이 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다.
또한 도 20 이후의 도면에서는 영역(106c), 영역(106s), 및 영역(106d)의 표기를 생략하는 경우가 있다.
트랜지스터(150)의 채널 길이(L)는 전극(112a) 중 반도체층(106)과 중첩되는 단부에서, 전극(112b) 중 반도체층(106)과 중첩되는 단부까지의 길이이다(도 19의 (A) 및 (B) 참조). 또한, 트랜지스터(150)의 채널 형성 영역은 절연층(102)의 볼록부와 중첩된다.
<트랜지스터(150)의 제작 방법예>
트랜지스터(150)의 제작 방법예에 대하여 도 23의 (A) 내지 도 26의 (B)를 사용하여 설명한다. 도 23의 (A) 내지 도 26의 (B)에 도시된 단면도는 도 19의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면에 상당한다. 또한 설명의 반복을 피하기 위하여, 트랜지스터(100)의 제작 방법과 상이한 점에 대하여 주로 설명한다. 본 실시형태에서 설명이 없는 부분에 대해서는 실시형태 1 등을 참조하면 좋다.
우선, 트랜지스터(100)의 제작 방법과 마찬가지로 공정 5까지 수행한다.
[공정 1b]
다음에, 반도체층(182_1)을 형성하고, 반도체층(182_1) 위에 반도체층(182_2)을 형성한다(도 23의 (A) 참조). 또한 반도체층(182_1)을 형성하기 전에, 산소 가스를 공급하여 플라스마를 발생시켜도 좋다. 이로써, 반도체층(182_1)의 피형성면이 되는 절연층(105)에 산소를 첨가할 수 있다.
본 실시형태에서는 반도체층(182_1)으로서, 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 타깃을 사용한 스퍼터링법에 의하여 인듐 갈륨 아연 산화물을 형성한다. 또한 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 본 실시형태에서는 스퍼터링 가스로서 산소 유량비가 10%인 산소와 아르곤의 혼합 가스를 사용한다.
다음에, 반도체층(182_2)으로서는, 조성이 In:Ga:Zn=1:1:1.2[원자수비]인 타깃을 사용한 스퍼터링법에 의하여 인듐 갈륨 아연 산화물을 형성한다. 또한 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 예를 들어, 스퍼터링 가스로서 산소를 100%의 비율로 사용한다. 반도체층(182_2)을 형성하기 위한 스퍼터링 가스에 포함되는 산소의 유량비는 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 스퍼터링 가스에 포함되는 산소의 비율(유량비)을 높임으로써, 산화물 반도체층의 결정성을 높일 수 있다.
상술한 바와 같이, 반도체층(106_2)을 형성하기 위한 산화물 반도체층에는 결정성이 높은 산화물 반도체층을 사용하는 것이 바람직하다. 예를 들어, 나중에 수행되는 전극(112a) 및 전극(112b)을 형성하기 위한 에칭 공정 시에, 노출된 반도체층(106)의 일부가 에칭되어 반도체층(106)에 대미지가 생기는 경우가 있다. 결정성이 높은 산화물 반도체층은 상기 에칭 공정에 의하여 에칭되기 어렵다. 반도체층(106_2)에 결정성이 높은 산화물 반도체층을 사용함으로써, 상기 에칭 공정으로 인하여 산화물 반도체층에 생기는 대미지를 저감시킬 수 있다. 따라서, 트랜지스터의 신뢰성을 높일 수 있다.
또한 반도체층(182_2)의 형성 후에 불순물 원소를 도입함으로써, 트랜지스터(150)의 문턱 전압을 변화시킬 수 있다. 불순물 원소의 도입은 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 불순물 원소를 포함하는 가스를 사용한 플라스마 처리 등으로 수행할 수 있다.
또한 반도체층(182_2) 형성 후에 가열 처리를 수행하여도 좋고, 산소 도핑 처리를 수행하여도 좋다. 가열 처리와 산소 도핑 처리를 복수회 반복하여도 좋다.
또한 질소 또는 희가스 분위기에서 가열 처리를 수행한 후, 산소 또는 초건조 공기 분위기에서 가열 처리를 수행하여도 좋다. 이 결과, 산화물 반도체층에 포함되는 수소, 물 등을 탈리시킴과 동시에, 산화물 반도체층에 산소를 공급할 수 있다. 이로써, 산화물 반도체층에 포함되는 산소 결손을 저감시킬 수 있다.
[공정 2b]
다음에, 상술한 공정 7과 마찬가지로 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 반도체층(182_1) 및 반도체층(182_2)의 일부를 선택적으로 제거함으로써, 섬 형상의 반도체층(106_1) 및 반도체층(106_2)을 형성한다(도 23의 (B) 참조).
[공정 3b]
다음에, 상술한 공정 15와 마찬가지로 전극(112a) 및 전극(112b)을 형성하기 위한 도전층(186)을 형성한다(도 24의 (A) 참조). 본 실시형태에서는 도전층(186)으로서 텅스텐, 알루미늄, 및 타이타늄의 적층을 사용한다. 구체적으로는 두께 50nm의 텅스텐층, 두께 400nm의 알루미늄층, 및 두께 100nm의 타이타늄층을 각각 순차적으로 스퍼터링법에 의하여 형성한다.
[공정 4b]
다음에, 상술한 공정 16과 마찬가지로 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 상기 레지스트 마스크를 마스크로서 사용하여 도전층(186)의 일부를 선택적으로 제거함으로써, 전극(112a) 및 전극(112b)을 형성한다(도 24의 (B) 참조). 전극(112a) 및 전극(112b) 중 한쪽은 소스 전극으로서 기능할 수 있고, 다른 쪽은 드레인 전극으로서 기능할 수 있다. 이때, 노출된 반도체층(106_2)의 일부가 제거되는 경우가 있다.
[공정 5b]
다음에, 절연층(115), 절연층(116), 및 절연층(117)을 순차적으로 형성한다(도 25의 (A) 참조).
본 실시형태에서는, 절연층(115)으로서는, 원료 가스로서 유량 50sccm의 실레인 가스, 유량 2000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 20Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 130W의 전력을 공급하여, 두께 30nm의 산화질화 실리콘층을 형성한다.
절연층(116)으로서는, 원료 가스로서 유량 160sccm의 실레인 가스, 유량 4000sccm의 일산화 이질소 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 200Pa로 제어하고, 기판 온도를 220℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 전력을 공급하여, 두께 400nm의 산화질화 실리콘층을 형성한다.
절연층(116)은 과잉 산소를 포함하는 절연층인 것이 바람직하다. 또한, 절연층(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한 절연층(116)은 절연층(115)과 비교하여 반도체층(106)으로부터 떨어져 있기 때문에, 절연층(115)보다 결함 밀도가 많아도 좋다.
또한 절연층(116)으로서, 기판을 180℃ 이상 400℃ 이하로 유지하고, 반응실에 원료 가스를 도입하여, 반응실 내에서의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 반응실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에서 산화 실리콘층 또는 산화질화 실리콘층을 형성하여도 좋다.
절연층(116)의 형성에 있어서, 상기 압력의 반응실 내에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라스마 중에서 원료 가스의 분해 효율이 높아진다. 즉, 반응실 내의 산소 라디칼이 증가하여 원료 가스의 산화가 진행된다. 따라서, 형성되는 절연층(116) 내의 산소 함유량을 화학량론적 조성보다 많게 할 수 있다.
또한, 상기 기판 온도로 형성된 절연층에서는 실리콘과 산소의 결합력이 약하므로, 나중의 공정의 가열 처리에 의하여 절연층 내의 산소의 일부가 탈리된다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하여 과잉 산소를 포함하는 절연층을 형성할 수 있다.
또한 절연층(116)의 형성 조건에서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연층(116)의 결함량을 저감시킬 수 있다. 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연층을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
또한 절연층(116)의 형성 공정에서, 절연층(115)이 반도체층(106)의 보호층으로서 기능한다. 따라서, 반도체층(106)에 대한 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(116)을 형성할 수 있다.
절연층(117)으로서는, 원료 가스로서 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 기판 온도를 350℃로 제어하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 전력을 공급하여, 두께 100nm의 질화 실리콘층을 형성한다.
[공정 6b]
다음에, 상술한 공정 9와 마찬가지로 전극(108)을 형성하기 위한 도전층(184)을 형성한다(도 25의 (B) 참조). 본 실시형태에서는 도전층(184)으로서 실리콘을 포함하는 인듐 주석 산화물층을 스퍼터링법에 의하여 두께 100nm로 형성한다.
[공정 7b]
다음에, 상술한 공정 10과 마찬가지로 포토리소그래피법에 의하여 레지스트 마스크를 형성한다(미도시). 이 레지스트 마스크를 마스크로서 사용하여 도전층(184)의 일부를 선택적으로 제거함으로써 전극(108)을 형성한다(도 26의 (A) 참조).
[공정 8b]
다음에, 평탄한 표면을 갖는 절연층(113)을 형성한다(도 26의 (B) 참조). 본 실시형태에서는 절연층(113)으로서 두께 1.5μm의 아크릴 수지층을 형성한다. 또한, 절연층(113)은 목적 또는 용도에 따라서는 제공하지 않는 경우가 있다.
상술한 공정을 거쳐 트랜지스터(150)를 제작할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에 제시된 트랜지스터(150)의 변형예에 대하여 도면을 사용하여 설명한다. 또한 설명의 반복을 피하기 위하여 트랜지스터(150)와 상이한 점에 대하여 주로 설명한다. 본 실시형태에서 설명이 없는 부분에 대해서는 실시형태 3을 참조하면 좋다.
[변형예 1]
도 27의 (A)는 트랜지스터(150A)의 평면도이다. 도 27의 (B)는 도 27의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 28은 도 27의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
트랜지스터(150A)는 트랜지스터(150)와 거의 같은 구성을 갖지만, 절연층(102)과 기판(101) 사이에 구조체(122)를 갖는 점이 상이하다. 트랜지스터(150A)는 반도체층(106), 전극(104), 및 전극(108)의 각각이, 구조체(122)와 중첩되는 영역을 갖는다.
구조체(122)를 사용하는 경우의 효과나 구조체의 제작 방법에 대해서는 실시형태 2에 기재되어 있으므로 본 실시형태에서는 설명을 생략한다.
[변형예 2]
도 29의 (A)는 트랜지스터(150B)의 평면도이다. 도 29의 (B)는 도 29의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 30은 도 29의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
트랜지스터(150B)는 트랜지스터(150A)로부터 전극(108)을 제거한 구성을 갖는다. 트랜지스터에 요구되는 성능이나 목적 등에 따라서는 전극(108)을 제공하지 않아도 된다. 전극(108)을 제공하지 않으므로, 트랜지스터의 제작 공정수가 줄이기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 트랜지스터의 제조 수율을 높일 수 있다.
[변형예 3]
도 31의 (A)는 트랜지스터(150C)의 평면도이다. 도 31의 (B)는 도 31의 (A)의 일점쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 32는 도 31의 (A)의 일점쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
복수의 구조체(122)를 제공함으로써, 절연층(102)에 볼록부를 제공할 수 있다. 트랜지스터(150C)는 트랜지스터(150A)와 같은 구성을 갖는다. 다만, 트랜지스터(150C)는 반도체층(106), 전극(104), 및 전극(108)의 각각이, 절연층(102)의 오목부와 중첩되는 영역을 갖는 점이 트랜지스터(150A)와 상이하다. 트랜지스터(150C)에서는 채널 형성 영역이 절연층(102)의 오목부와 중첩되는 영역을 갖는다. 또한, 트랜지스터(150C)에서는 채널 형성 영역이 절연층(102)의 볼록부와 중첩되지 않는 영역을 갖는다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 명세서 등에 개시된 트랜지스터를 사용한 반도체 장치의 일례로서, 표시 장치 및 표시 모듈에 대하여 설명한다.
표시 장치(200)의 구성예에 대하여 도면을 사용하여 설명한다. 또한 본 실시형태에서는 표시 소자로서 발광 소자를 사용한 발광 표시 장치를 주로 예시한다. 또한 표시 장치(200)로서, 톱 이미션 구조(전면 발광 구조)의 표시 장치를 예시한다. 다만, 표시 장치(200)는 보텀 이미션 구조(배면 발광 구조) 또는 듀얼 이미션 구조(양면 발광 구조)의 표시 장치로 할 수도 있다.
또한 표시 소자로서 액정 소자를 사용함으로써 표시 장치(200)를 액정 표시 장치로 할 수도 있다.
<표시 장치의 구성예>
도 34의 (A)는 외부 전극으로서 FPC(Flexible Printed Circuit)(224)가 접속된 표시 장치(200)의 사시도이다. 또한, 도 34의 (B)는 도 34의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이다.
본 실시형태에 제시되는 표시 장치(200)는 표시 영역(231), 회로(232), 및 회로(233)를 갖는다. 표시 영역(231)은 복수의 화소를 갖는다. 또한 하나의 화소는 전극(215), EL층(217), 및 전극(218)을 포함하는 발광 소자(225)와, 트랜지스터(251)를 갖는다. 트랜지스터(251)는 발광 소자(225)와 전기적으로 접속된다. 트랜지스터(251)는 발광 소자(225)의 발광량을 제어하는 기능을 갖는다. 또한, 표시 장치(200)는 단자 전극(216)을 갖는다. 발광 소자(225)는 예를 들어 백색광을 발하는 기능을 갖는다.
단자 전극(216)은 이방성 도전층(223)을 통하여 FPC(224)에 전기적으로 접속된다. 또한, 단자 전극(216)의 일부는 회로(232) 및/또는 회로(233)에 전기적으로 접속된다. 또한 단자 전극(216)은, 전극(112a) 및 전극(112b)을 형성하기 위한 도전층과 같은 도전층을 사용하여 형성된다.
회로(232) 및 회로(233)는 복수의 트랜지스터(252)에 의하여 구성되어 있다. 회로(232) 및 회로(233)는 FPC(224)를 통하여 공급된 신호를, 표시 영역(231) 중 어느 발광 소자(225)에 공급하는지를 결정하는 기능을 갖는다.
트랜지스터(251) 및 트랜지스터(252)로서 상술한 실시형태에 개시된 트랜지스터를 사용할 수 있다. 예를 들어, 트랜지스터(100)나 트랜지스터(150) 등을 사용할 수 있다. 또한 트랜지스터(251) 및 트랜지스터(252) 위에 절연층(113)이 형성되고, 절연층(113) 위에 전극(215)이 형성된다. 전극(215)은 절연층(113)에 형성된 개구에서 트랜지스터(251)의 드레인 전극에 전기적으로 접속된다. 또한, 전극(215) 위에 격벽(214)이 형성되고, 전극(215) 및 격벽(214) 위에 EL층(217) 및 전극(218)이 형성된다.
또한 표시 장치(200)는 접착층(220)을 개재하여 기판(211)과 기판(221)이 접합된 구조를 갖는다.
또한 기판(211)의 한쪽 면은 접착층(212)을 개재하여 절연층(102)과 인접한다. 또한 기판(221)의 한쪽 면은 접착층(244)을 개재하여 절연층(245)과 인접한다. 또한 기판(221)의 한쪽 면에는 절연층(245)을 개재하여 차광층(264)이 형성된다. 또한 기판(221)의 한쪽 면에는 절연층(245)을 개재하여 착색층(266), 오버코트층(268)이 형성된다.
착색층(266)은 발광 소자(225)와 중첩되도록 제공된다. 착색층(266)은 특정 파장 영역의 광을 투과시키는 기능을 갖는다. 발광 소자(225)가 발하는 백색광은 착색층(266)을 투과함으로써 특정 파장 영역을 갖는 광으로 변환된다. 예를 들어 적색 파장 영역의 광을 투과시키는 착색층(266)을 사용함으로써, 상기 백색광을 적색광으로 변환할 수 있다. 또한 녹색 파장 영역의 광을 투과시키는 착색층(266)을 사용함으로써, 상기 백색광을 녹색광으로 변환할 수 있다. 또한 청색 파장 영역의 광을 투과시키는 착색층(266)을 사용함으로써, 상기 백색광을 청색광으로 변환할 수 있다.
이와 같이 하여, 특정 파장 영역의 광을 발하는 화소를 실현할 수 있다. 또한, 적색광을 발하는 화소, 녹색광을 발하는 화소, 및 청색광을 발하는 화소를 종합적으로 하나의 화소로서 기능시키고, 각 화소의 발광량을 제어함으로써, 풀 컬러 표시를 실현할 수 있다. 따라서, 상기 3개의 화소는 부화소로서 기능한다. 또한 3개의 부화소가 발하는 광의 색은 적색, 녹색, 청색의 조합에 한정되지 않고, 황색, 시안, 마젠타이어도 좋다.
또한 4개의 부화소를 종합적으로 하나의 화소로서 기능시켜도 좋다. 예를 들어, 적색광, 녹색광, 청색광을 각각 발하는 3개의 부화소에 백색광을 발하는 부화소를 추가하여도 좋다. 백색광을 제어하는 부화소를 추가함으로써 표시 영역의 휘도를 높일 수 있다. 하나의 화소로서 기능시키는 부화소의 수를 증가시키고, 적색 녹색, 청색, 황색, 시안, 및 마젠타 등의 광을 발하는 부화소를 적절히 조합하여 사용함으로써, 재현 가능한 색역을 넓힐 수 있다.
또한 발광 소자(225)가 발하는 광은 백색에 한정되지 않는다. 예를 들어, 적색광을 발하는 발광 소자(225), 녹색광을 발하는 발광 소자(225), 및 청색광을 발하는 발광 소자(225) 등을 사용함으로써 착색층(266)을 생략할 수 있다.
또한 적색광을 발하는 발광 소자(225)에, 적색 파장 영역의 광을 투과시키는 착색층(266)을 중첩시켜 제공하여도 좋다. 또한 녹색광을 발하는 발광 소자(225)에, 녹색 파장 영역의 광을 투과시키는 착색층(266)을 중첩시켜 제공하여도 좋다. 또한 청색광을 발하는 발광 소자(225)에, 청색 파장 영역의 광을 투과시키는 착색층(266)을 중첩시켜 제공하여도 좋다. 발광 소자(225)에 착색층(266)을 중첩시키도록 제공함으로써, 외광의 반사가 경감되어 표시 장치의 표시 품위를 높일 수 있다.
화소를 1920×1080의 매트릭스로 배치하면, 소위 풀 하이비전('2K 해상도', '2K1K', '2K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(200)를 구현할 수 있다. 또한, 예를 들어, 화소를 3840×2160의 매트릭스로 배치하면, 소위 울트라 하이비전('4K 해상도', '4K2K', '4K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(200)를 구현할 수 있다. 또한, 예를 들어, 화소를 7680×4320의 매트릭스로 배치하면, 소위 슈퍼 하이비전('8K 해상도', '8K4K', '8K' 등이라고도 불림)의 해상도로 표시할 수 있는 표시 장치(200)를 구현할 수 있다. 화소를 증가시킴으로써, 16K나 32K의 해상도로 표시할 수 있는 표시 장치(200)를 구현할 수도 있다.
기판(211) 및 기판(221)으로서는, 유기 수지 등 가요성을 갖는 재료 등을 사용할 수 있다. 표시 장치(200)를 보텀 이미션 구조의 표시 장치, 또는 듀얼 이미션 구조의 표시 장치로 하는 경우에는, 기판(211)으로서 EL층(217)으로부터 사출되는 광을 투과시킬 수 있는 재료를 사용한다. 또한, 표시 장치(200)를 톱 이미션 구조의 표시 장치, 또는 듀얼 이미션 구조의 표시 장치로 하는 경우에는, 기판(221)으로서 EL층(217)으로부터 사출되는 광을 투과시킬 수 있는 재료를 사용한다.
기판(211) 및 기판(221)의 두께는 5μm 이상 100μm 이하가 바람직하고, 10μm 이상 50μm 이하가 더 바람직하다. 또한, 기판(211) 및 기판(221) 중 한쪽 또는 양쪽 모두를, 복수의 층을 포함한 적층 기판으로 하여도 좋다.
기판(211) 및 기판(221)은, 서로 같은 재료를 사용하고 같은 두께로 하는 것이 바람직하다. 다만, 목적에 따라, 서로 다른 재료나 다른 두께로 하여도 좋다.
기판(211) 및 기판(221)에 사용할 수 있는 가요성 및 가시광에 대한 투광성을 갖는 재료의 일례로서는, 폴리에틸렌테레프탈레이트 수지, 폴리에틸렌나프탈레이트 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트 수지, 폴리에터설폰 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리염화바이닐 수지, 폴리테트라플루오로에틸렌(PTFE) 등 이 있다. 또한, 광을 투과시킬 필요가 없는 경우에는 비투광성 기판을 사용하여도 좋다. 예를 들어, 기판(221) 또는 기판(211)에 알루미늄 등을 사용하여도 좋다.
또한, 기판(221) 및 기판(211)의 열팽창 계수는 바람직하게는 30ppm/K 이하, 더 바람직하게는 10ppm/K 이하로 한다. 또한, 기판(221) 및 기판(211)의 표면에, 질화 실리콘이나 산화질화 실리콘 등의 질소와 실리콘을 포함하는 막이나 질화 알루미늄 등의 질소와 알루미늄을 포함하는 막과 같은 투수성이 낮은 보호막을 미리 형성하여도 좋다. 또한, 기판(221) 및 기판(211)으로서 섬유체에 유기 수지가 함침(含浸)된 구조물(소위 프리프레그라고도 함)을 사용하여도 좋다.
이러한 기판을 사용함으로써, 깨지기 어려운 표시 장치를 제공할 수 있다. 또는, 경량의 표시 장치를 제공할 수 있다. 또는, 굴곡하기 쉬운 표시 장치를 제공할 수 있다.
<화소 회로의 구성예>
다음에, 도 35를 사용하여 표시 장치(200)의 더 구체적인 구성예에 대하여 설명한다. 도 35의 (A)는 표시 장치(200)의 구성을 설명하기 위한 블록도이다. 표시 장치(200)는 표시 영역(231), 회로(232), 및 회로(233)를 갖는다. 회로(232)는 예를 들어 주사선 구동 회로로서 기능한다. 또한 회로(233)는 예를 들어 신호선 구동 회로로서 기능한다.
또한, 표시 장치(200)는, 각각 대략 평행하게 배치되며 회로(232)에 의하여 전위가 제어되는 m개의 주사선(235)과, 각각 대략 평행하게 배치되며 회로(233)에 의하여 전위가 제어되는 n개의 신호선(236)을 갖는다. 또한, 표시 영역(231)은 m행 n열의 매트릭스로 배치된 복수의 화소(230)를 갖는다. m, n은 양쪽 모두 1 이상의 정수이다.
표시 영역(231)에서 각 주사선(235)은 화소(230) 중, 어느 행에 배치된 n개의 화소(230)에 전기적으로 접속된다. 또한, 각 신호선(236)은 화소(230) 중, 어느 열에 배치된 m개의 화소(230)에 전기적으로 접속된다.
또한, 회로(232) 및 회로(233)를 종합적으로 구동 회로부라고 하는 경우가 있다. 화소(230)는 화소 회로(237) 및 발광 소자(225)를 갖는다. 화소 회로(237)는 발광 소자(225)를 구동하는 회로이다. 구동 회로부가 갖는 트랜지스터는, 화소 회로(237)를 구성하는 트랜지스터와 동시에 형성할 수 있다. 즉, 본 명세서 등에 개시된 트랜지스터를 사용하여 구동 회로부의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
또한, 구동 회로부의 일부 또는 전부를 다른 기판 위에 형성하고, 표시 장치(200)와 전기적으로 접속하여도 좋다. 예를 들어, 구동 회로부의 일부 또는 전부를 단결정 기판을 사용하여 형성하고, 표시 장치(200)와 전기적으로 접속하여도 좋다.
도 35의 (B) 및 (C)는 도 35의 (A)에 도시된 표시 장치의 화소(230)에 사용할 수 있는 회로 구성을 도시한 것이다.
[발광 표시 장치용 화소 회로의 일례]
또한 도 35의 (B)에 도시된 화소 회로(237)는 트랜지스터(431), 용량 소자(438), 트랜지스터(433), 및 트랜지스터(434)를 갖는다. 또한 화소 회로(237)는, 표시 소자로서 기능할 수 있는 발광 소자(225)에 전기적으로 접속된다.
트랜지스터(431)의 소스 및 드레인 중 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(431)의 게이트는 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(431)는 데이터 신호의 노드(435)에 대한 기록을 제어하는 기능을 갖는다.
용량 소자(438)의 한 쌍의 전극 중 한쪽은 노드(435)에 전기적으로 접속되고, 다른 쪽은 노드(437)에 전기적으로 접속된다. 또한 트랜지스터(431)의 소스 및 드레인 중 다른 쪽은 노드(435)에 전기적으로 접속된다.
용량 소자(438)는 노드(435)에 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(433)의 소스 및 드레인 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속되고, 다른 쪽은 노드(437)에 전기적으로 접속된다. 또한, 트랜지스터(433)의 게이트는 노드(435)에 전기적으로 접속된다.
트랜지스터(434)의 소스 및 드레인 중 한쪽은 전위 공급선(V0)에 전기적으로 접속되고, 다른 쪽은 노드(437)에 전기적으로 접속된다. 또한, 트랜지스터(434)의 게이트는 주사선(GL_m)에 전기적으로 접속된다.
발광 소자(225)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 노드(437)에 전기적으로 접속된다.
발광 소자(225)로서는 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만 이에 한정되지 않고, 발광 소자(225)로서는 예를 들어 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전원 전위로서는, 예를 들어 상대적으로 고전위 측의 전위 또는 저전위 측의 전위를 사용할 수 있다. 고전위 측의 전원 전위를 고전원 전위("VDD"라고도 함)라고 하고, 저전위 측의 전원 전위를 저전원 전위("VSS"라고도 함)라고 한다. 또한, 접지 전위를 고전원 전위 또는 저전원 전위로서 사용할 수도 있다. 예를 들어, 고전원 전위가 접지 전위인 경우에는 저전원 전위는 접지 전위보다 낮은 전위이고, 저전원 전위가 접지 전위인 경우에는 고전원 전위는 접지 전위보다 높은 전위이다.
예를 들어, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는, 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 35의 (B)의 화소 회로(237)를 갖는 표시 장치에서, 회로(232)에 의하여 각 행의 화소 회로(237)를 순차적으로 선택하고, 트랜지스터(431) 및 트랜지스터(434)를 온 상태로 하여 데이터 신호를 노드(435)에 기록한다.
노드(435)에 데이터 신호가 기록된 화소 회로(237)는 트랜지스터(431) 및 트랜지스터(434)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 노드(435)에 기록된 데이터 신호의 전위에 따라 트랜지스터(433)의 소스와 드레인 사이를 흐르는 전류량이 제어되고, 발광 소자(225)는 흐르는 전류량에 대응한 휘도로 발광한다. 이것을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
[액정 표시 장치용 화소 회로의 일례]
도 35의 (C)에 도시된 화소 회로(237)는 트랜지스터(431) 및 용량 소자(438)를 갖는다. 또한 화소 회로(237)는 표시 소자로서 기능할 수 있는 액정 소자(432)에 전기적으로 접속된다.
액정 소자(432)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(237)의 사양에 따라 적절히 설정된다. 액정 소자(432)는 노드(436)에 기록되는 데이터에 의하여 배향 상태가 설정된다. 또한, 복수의 화소 회로(237) 각각이 갖는 액정 소자(432)의 한 쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(237)마다 액정 소자(432)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
액정 소자(432)를 구비하는 표시 장치의 구동 방법으로서는, 예를 들어, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의하여 액정 소자(432)를 구성하여도 좋다. 블루상을 나타내는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 갖기 때문에, 배향 처리가 불필요하며 시야각 의존성이 작다.
m행 n열째의 화소 회로(237)에서 트랜지스터(431)의 소스 및 드레인 중 한쪽은 신호선(DL_n)에 전기적으로 접속되고, 다른 쪽은 노드(436)에 전기적으로 접속된다. 트랜지스터(431)의 게이트는, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(431)는, 노드(436)에 대한 데이터 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(438)의 한 쌍의 전극 중 한쪽은 특정한 전위가 공급되는 배선(용량선(CL))에 전기적으로 접속되고, 다른 쪽은 노드(436)에 전기적으로 접속된다. 또한, 액정 소자(432)의 한 쌍의 전극 중 다른 쪽은 노드(436)에 전기적으로 접속된다. 또한, 용량선(CL)의 전위값은 화소 회로(237)의 사양에 따라 적절히 설정된다. 용량 소자(438)는, 노드(436)에 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 35의 (C)의 화소 회로(237)를 갖는 표시 장치에서는, 회로(232)에 의하여 각 행의 화소 회로(237)를 순차적으로 선택하여 트랜지스터(431)를 온 상태로 함으로써 노드(436)에 데이터 신호를 기록한다.
노드(436)에 데이터 신호가 기록된 화소 회로(237)는 트랜지스터(431)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차적으로 수행함으로써, 표시 영역(231)에 화상을 표시할 수 있다.
[표시 소자]
본 발명의 일 형태에 따른 표시 장치는, 다양한 형태가 적용될 수 있거나, 또는 다양한 표시 소자를 가질 수 있다. 표시 소자의 일례로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자) LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 응하여 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동(泳動) 소자, GLV(grating light valve), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 및 투과율 등이 변화되는 표시 매체가 있다. 또한, 표시 소자로서 퀀텀닷(quantum dot)을 사용하여도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 표면 전도형 전자 방출 소자 디스플레이(SED: surface-conduction electron-emitter display) 등이 있다. 퀀텀닷을 사용한 표시 장치의 일례로서는 퀀텀닷 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한 표시 장치는 PDP(plasma display panel)이어도 좋다. 또한 표시 장치는 망막 주사형의 투영 장치이어도 좋다.
또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이로써, 소비전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공함으로써, 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에 결정을 갖는 p형 GaN 반도체층 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체층은 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 성막하여도 좋다. 다만, 그래핀을 제공함으로써, LED가 갖는 GaN 반도체층은, 스퍼터링법으로 형성할 수도 있다.
<표시 장치의 제작 방법예>
[소자 기판의 제작]
우선, 기판(101) 위에 박리층(242)을 형성하고, 박리층(242) 위에 절연층(102)을 형성한다(도 36의 (A) 참조). 이후는 실시형태 1에서 설명한 제작 방법과 마찬가지로 수행하여 절연층(113)까지 형성한다. 본 실시형태에서는 박리층(242)으로서 광을 흡수하여 발열함으로써 수소를 방출하는 기능을 갖는 층을 사용한다. 이와 같은 층으로서, 예를 들어 수소화 비정질 실리콘(a-Si:H)층을 사용할 수 있다. 수소화 비정질 실리콘층은 예를 들어 실레인(SiH4)을 포함하는 성막 가스를 사용하여 PECVD법에 의하여 형성할 수 있다. 또한 박리층(242)으로서 결정성을 갖는 실리콘층을 사용하여도 좋다. 박리층(242)에 수소를 많이 포함시키기 위하여, 박리층(242) 형성 후에, 수소를 포함하는 분위기에서 가열 처리를 하여도 좋다.
박리층(242)의 두께는 예를 들어, 1nm 이상 200nm 이하인 것이 바람직하고, 5nm 이상 100nm 이하인 것이 더 바람직하다.
절연층(113)까지 형성한 후, 전극(112b)과 중첩되는 영역에 개구(129)를 형성한다. 또한 절연층(113)에 감광성을 갖는 재료를 사용함으로써, 레지스트 마스크를 사용하지 않고 개구(129)를 형성할 수 있다. 개구(129)의 바닥 부분에서 전극(112b) 표면의 일부가 노출된다.
다음에, 절연층(113) 위에 전극(215)을 형성한다(도 36의 (B) 참조). 전극(215)은 나중에 형성되는 EL층(217)이 발하는 광을 효율적으로 반사하는 도전성 재료를 사용하여 형성하는 것이 바람직하다. 또한, 전극(215)은 단층에 한하지 않고, 복수 층의 적층 구조로 하여도 좋다. 예를 들어, 전극(215)을 양극으로서 사용하는 경우, EL층(217)과 접하는 층을, 인듐 주석 산화물 등 EL층(217)보다 일함수가 크고 투광성을 갖는 층으로 하고, 그 층에 접하도록 반사율이 높은 층(알루미늄, 알루미늄을 포함하는 합금, 또는 은 등)을 제공하여도 좋다.
전극(215)은, 절연층(113) 위에 전극(215)이 되는 도전층을 형성하고, 이 도전층 위에 레지스트 마스크를 형성하고, 이 도전층 중 레지스트 마스크로 덮여 있지 않은 영역을 에칭함으로써 형성할 수 있다. 상기 도전층의 에칭에는, 드라이 에칭법, 웨트 에칭법, 또는 양쪽을 조합한 에칭법을 사용할 수 있다. 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등을 적절히 사용하여 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크가 사용되지 않아, 제조 비용을 저감할 수 있다. 전극(215) 형성 후 레지스트 마스크를 제거한다.
다음에, 격벽(214)을 형성한다(도 36의 (C) 참조). 격벽(214)은, 인접한 화소의 발광 소자(225)가 의도하지 않게 전기적으로 단락되어 잘못 발광하는 것을 방지하기 위하여 제공한다. 또한, 후술하는 EL층(217)의 형성에 메탈 마스크를 사용하는 경우, 메탈 마스크가 전극(215)에 접하지 않도록 하는 기능도 갖는다. 격벽(214)은 에폭시 수지, 아크릴 수지, 이미드 수지 등의 유기 수지나, 산화 실리콘 등의 무기 재료로 형성할 수 있다. 격벽(214)은 그 측벽이 테이퍼 또는 연속한 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(214)의 측벽을 이러한 형상으로 함으로써 나중에 형성되는 EL층(217)이나 전극(218)의 피복성을 양호한 것으로 할 수 있다.
다음에, EL층(217)을 형성한다. 또한 EL층(217)의 구성에 대해서는 실시형태 8에서 설명한다.
본 실시형태에서는 전극(218)을 음극으로서 사용하기 때문에, 전극(218)은 EL층(217)에 전자를 주입할 수 있는 일함수가 작은 재료를 사용하여 형성하는 것이 바람직하다. 또한, 일함수가 작은 금속 단체뿐만 아니라, 일함수가 작은 알칼리 금속 또는 알칼리 토금속을 수nm 형성한 층을 완충층으로서 형성하고, 그 위에 알루미늄 등의 금속 재료, 인듐 주석 산화물 등 도전성을 갖는 산화물 재료, 또는 반도체 재료를 사용하여 형성되어도 좋다. 또한, 완충층으로서, 알칼리 토금속의 산화물, 할로젠화물, 또는 마그네슘-은 등의 합금을 사용할 수도 있다.
또한, 전극(218)을 통하여 EL층(217)이 발하는 광을 추출하는 경우에는, 전극(218)은 가시광에 대하여 투광성을 갖는 것이 바람직하다. 전극(215), EL층(217), 및 전극(218)에 의하여 발광 소자(225)가 형성된다(도 36의 (D) 참조).
본 실시형태에서는 트랜지스터 및 발광 소자(225)가 제공된 기판(101)을 소자 기판(271)이라고 한다.
[대향 기판의 제작]
기판(241) 위에 박리층(243)과 절연층(245)을 형성한다(도 37의 (A) 참조). 기판(241)으로서는 기판(101)과 같은 재료를 사용할 수 있다. 박리층(243)은 박리층(242)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(245)은 절연층(102)과 같은 재료 및 방법으로 형성할 수 있다.
다음에, 절연층(245) 위에 차광층(264)을 형성한다(도 37의 (B) 참조). 이 후, 착색층(266)을 형성한다(도 37의 (C) 참조).
차광층(264) 및 착색층(266)은 다양한 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피법으로 각각 원하는 위치에 형성한다.
다음에 차광층(264) 및 착색층(266) 위에 오버코트층(268)을 형성한다(도 37의 (D) 참조).
오버코트층(268)으로서는, 예를 들어 아크릴 수지, 에폭시 수지, 폴리이미드 등 유기 절연층을 사용할 수 있다. 오버코트층(268)을 형성함으로써, 예를 들어, 착색층(266)에 포함되는 불순물 등이 발광 소자(225) 측으로 확산되는 것을 억제할 수 있다. 다만, 오버코트층(268)은 반드시 제공할 필요는 없으며, 오버코트층(268)을 형성하지 않는 구조로 하여도 좋다.
또한, 오버코트층(268)으로서 투광성을 갖는 도전층을 형성하여도 좋다. 오버코트층(268)으로서 투광성을 갖는 도전층을 제공함으로써, 발광 소자(225)로부터 사출되는 광을 투과시키고, 또한 이온화된 불순물의 투과를 방지할 수 있다.
투광성을 갖는 도전층은, 예를 들어, 산화 인듐, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등을 사용하여 형성할 수 있다. 또한, 그래핀 등 외에, 투광성을 가질 정도로 얇게 형성된 금속층을 사용하여도 좋다.
상술한 공정을 거쳐 기판(241) 위에 착색층(266) 등의 구조물을 제공할 수 있다. 본 실시형태에서는 착색층(266) 등이 제공된 기판(241)을 대향 기판(281)이라고 부른다.
[소자 기판과 대향 기판의 접합]
다음에, 소자 기판(271)이 갖는 발광 소자(225)와, 대향 기판(281)이 갖는 착색층(266)이 마주 보도록 소자 기판(271)과 대향 기판(281)을 접착층(220)을 개재하여 접합시킨다(도 38 참조).
접착층(220)으로서는, 광경화성 접착제, 반응 경화성 접착제, 열경화성 접착제, 또는 혐기형 접착제를 사용할 수 있다. 예를 들어 에폭시 수지, 아크릴 수지, 이미드 수지 등을 사용할 수 있다. 톱 이미션 구조의 경우에는, 접착층(220)에 광의 파장 이하의 크기의 건조제(제올라이트 등)나, 굴절률이 큰 필러(산화 타이타늄이나 지르코늄 등)를 혼합하면, EL층(217)으로부터 사출되는 광의 추출 효율이 향상되기 때문에 바람직하다.
다음에, 기판(241)을 통하여 박리층(243)에 레이저광(272)을 조사한다(도 39의 (A) 참조). 레이저광(272)은 박리층(243)의 모든 박리 대상 영역에 동시에 조사하여도 좋다. 또한, 상기 박리 대상 영역을 복수의 영역으로 분할하고, 분할된 영역마다 순차적으로 레이저광(272)을 조사하여도 좋다. 또한, 레이저광(272)으로서 선 형상의 레이저광을 사용하여도 좋다.
레이저광(272)의 박리 대상 영역의 조사는 레이저광(272) 및/또는 기판(241)을 상대적으로 이동시키면서 수행하여도 좋다. 예를 들어, 레이저광(272)으로서 선 형상의 레이저광을 사용하는 경우는, 레이저광(272) 및/또는 기판(241)을 레이저광(272)의 단축 방향을 따라 상대적으로 이동시키면 좋다.
레이저광(272)의 조사에 의하여 박리층(243)이 가열되고, 박리층(243)으로부터 수소가 방출된다. 이때 방출되는 수소는 가스상이 되어 방출된다. 방출된 가스는 박리층(243)과 절연층(245)의 계면 근방, 또는 박리층(243)과 기판(241)의 계면 근방에 머무른다. 그 결과, 특히 박리층(243)과 절연층(245)의 밀착성이 저하되고, 기판(241)과 박리층(243)을 절연층(245)으로부터 쉽게 분리할 수 있는 상태로 할 수 있다.
또한, 박리층(243)에 포함되는 수소의 일부가 박리층(243) 중에 머무르는 경우도 있다. 그러므로, 박리층(243)이 취화되고 박리층(243) 내부에서 분리가 일어나기 쉬운 상태가 될 수 있다.
레이저광(272)으로서는, 적어도 그 일부가 기판(241)을 투과하며 박리층(243)에 흡수되는 파장의 광을 사용하는 것이 바람직하다. 또한 레이저광(272)은 절연층(245)에 흡수되는 파장의 광인 것이 바람직하다.
또한, 절연층(245)이 레이저광(272)의 일부를 흡수하는 경우가 있다. 이로써, 박리층(243)을 투과한 레이저광(272)이 트랜지스터 등의 소자에 조사됨으로 인하여 소자의 특성에 영향을 미치는 것을 억제할 수 있다.
레이저광(272)은 가시광선에서 자외선까지의 파장 영역의 광인 것이 바람직하다. 예를 들어 파장이 200nm 이상 400nm 이하인 광, 바람직하게는 파장이 250nm 이상 350nm 이하인 광을 사용할 수 있다. 특히, 파장이 308nm인 엑시머 레이저를 사용하면 생산성이 우수하므로 바람직하다. 엑시머 레이저는 LTPS(Low Temperature Poly-Silicon)에서의 레이저 결정화에도 사용되기 때문에, 기존 LTPS 제조 라인의 장치를 유용할 수 있고 새로운 설비 투자를 필요로 하지 않아 바람직하다. 또한, Nd:YAG 레이저의 제 3 고조파인 파장 355nm의 UV 레이저 등의 고체 UV 레이저(반도체 UV 레이저라고도 함)를 사용하여도 좋다. 또한 고체 레이저는 가스를 사용하지 않기 때문에, 엑시머 레이저에 비하여 러닝 코스트를 약 1/3로 할 수 있어 바람직하다. 또한 피코초 레이저 등의 펄스 레이저를 사용하여도 좋다.
다음에, 기판(241)과 박리층(243)을 절연층(245)으로부터 분리한다(도 39의 (B) 참조). 예를 들어, 기판(241)에 수직 방향으로 당기는 힘을 줌으로써, 기판(241)과 박리층(243)을 절연층(245)으로부터 분리할 수 있다. 구체적으로는, 기판(241)의 상면의 일부를 흡착하여 상방으로 당김으로써, 기판(241)과 박리층(243)을 분리할 수 있다. 이때, 기판(241)과 절연층(245) 사이에 칼 등 예리한 형상을 갖는 기구를 삽입함으로써 분리 기점을 형성할 수 있어 바람직하다.
다음에, 접착층(244)을 개재하여 기판(221)과 절연층(245)을 접합한다(도 40의 (A) 참조). 접착층(244)에는 자외선 경화형 등의 광 경화성 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다. 또한, 접착 시트 등을 사용하여도 좋다.
다음에, 기판(101)을 통하여 박리층(242)에 레이저광(272)을 조사한다(도 40의 (B) 참조). 레이저광(272)은 박리층(242)의 모든 박리 대상 영역에 동시에 조사하여도 좋다. 또한, 상기 박리 대상 영역을 복수의 영역으로 분할하고, 분할된 영역마다 순차적으로 레이저광(272)을 조사하여도 좋다. 또한, 레이저광(272)으로서 선 형상의 레이저광을 사용하여도 좋다.
다음에, 기판(101)과 박리층(242)을 절연층(245)으로부터 분리한다(도 41의 (A) 참조). 절연층(245)으로부터의 기판(101)과 박리층(242)의 분리는, 상술한 기판(241)과 박리층(243)을 절연층(245)으로부터 분리하는 경우와 마찬가지로 수행할 수 있다.
다음에, 접착층(212)을 개재하여 기판(211)과 절연층(245)을 접합한다(도 41의 (B) 참조). 접착층(212)은 접착층(244)과 같은 재료를 사용하면 좋다. 기판(211)은 기판(221)과 같은 재료를 사용하면 좋다.
다음에, 단자 전극(216)을 노출시키기 위하여, 절연층(113), 접착층(220), 오버코트층(268), 착색층(266), 절연층(245), 접착층(244), 및 기판(221) 각각의 일부를 제거한다(도 42의 (A) 참조).
다음에, FPC(224)를 이방성 도전층(223)을 통하여 단자 전극(216)에 전기적으로 접속시킨다(도 42의 (B) 참조). 이와 같이 하여, FPC(224)가 접속된 표시 장치(200)를 제작할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 표시 장치의 다른 일례에 대하여 설명한다. 또한 설명의 반복을 피하기 위하여, 본 실시형태에서는 상술한 실시형태와 상이한 부분에 대하여 주로 설명한다. 본 실시형태에서 설명이 없는 부분에 대해서는 다른 실시형태 등을 참조하면 좋다.
도 43의 (A) 내지 (C)에 본 실시형태에 따른 표시 장치의 평면도를 도시하였다. 도 43의 (A)에서 표시 영역(231)을 둘러싸도록 실란트(4005)가 제공된다. 또한 기판(211) 및 기판(221)은 실란트(4005)를 개재하여 서로 중첩되는 영역을 갖는다. 또한 기판(211) 및 기판(221)은 표시 영역(231)을 개재하여 서로 중첩되는 영역을 갖는다.
도 43의 (A)에 도시된 표시 장치에서는 기판(211) 위의 실란트(4005)로 둘러싸인 영역과 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 사용하여 형성된 회로(232) 및 회로(233)가 실장되어 있다. 회로(232)는 예를 들어 신호선 구동 회로로서 기능한다. 회로(233)는 예를 들어 주사선 구동 회로로서 기능한다.
또한 회로(232), 회로(233), 또는 표시 영역(231)에 공급되는 각종 신호 및 전위는 FPC(224a), FPC(224b)로부터 공급된다.
도 43의 (B) 및 (C)에서 기판(211) 위에 제공된 표시 영역(231)과 회로(233)를 둘러싸도록 실란트(4005)가 제공된다. 또한 기판(211) 및 기판(221)은 실란트(4005)를 개재하여 서로 중첩되는 영역을 갖는다. 또한 기판(211) 및 기판(221)은 표시 영역(231)을 개재하여 서로 중첩되는 영역을 갖는다. 또한 기판(211) 및 기판(221)은 회로(233)를 개재하여 서로 중첩되는 영역을 갖는다.
표시 영역(231)과 회로(233)는 기판(211)과 실란트(4005)와 기판(221)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 43의 (B) 및 (C)에서는 기판(211) 위의 실란트(4005)로 둘러싸인 영역과 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 사용하여 형성된 회로(232)가 실장되어 있다.
도 43의 (A)에서는, 표시 영역(231)과 FPC(224a) 사이의 기판(211) 위에 회로(232)가 실장되어 있다. 또한, 표시 영역(231)과 FPC(224b) 사이의 기판(211) 위에 회로(233)가 실장되어 있다. 도 43의 (B)에서는, 표시 영역(231)과 FPC(224) 사이의 기판(211) 위에 회로(232)가 실장되어 있다. 또한 도 43의 (C)에서는 FPC(224) 위에 회로(232)가 실장되어 있다.
또한 도 43의 (B) 및 (C)에서는 회로(232)를 별도로 형성하고 기판(211) 또는 FPC(224)에 실장하는 예를 도시하였지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 예를 들어, 회로(232)를 구성하는 회로의 일부를 기판(211) 위의 실란트(4005)로 둘러싸인 영역에 제공하여도 좋다. 또한 예를 들어, 회로(232)를 구성하는 회로의 일부를 FPC(224)에 제공하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, 와이어 본딩, COG(Chip On Glass), TCP(Tape Carrier Package), COF(Chip On Film) 등을 사용할 수 있다. 도 43의 (A)는 COG에 의하여 회로(232) 및 회로(233)를 실장하는 예이고, 도 43의 (B)는 COG에 의하여 회로(232)를 실장하는 예이고, 도 43의 (C)는 TCP에 의하여 회로(232)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉되어 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장되어 있는 모듈을 포함하는 경우가 있다.
도 44에, 하나의 화소에 EL 소자와 액정 소자를 갖는 표시 장치의 단면 구성예를 도시하였다. 또한 설명의 반복을 피하기 위하여, 도 34의 (A) 및 (B)에 도시된 표시 장치와 상이한 부분에 대하여 주로 설명한다. 도 44는 도 43의 (B)의 일점쇄선 N1-N2로 나타낸 부분의 단면 구성을 도시한 단면도이다. 도 44에 도시된 표시 장치는 전극(4015)을 갖고, 전극(4015)은 FPC(224)가 갖는 단자와 이방성 도전층(223)을 통하여 전기적으로 접속된다. 또한 전극(4015)은 절연층(4101), 절연층(4102), 절연층(102), 및 절연층(103)에 제공된 개구에서 배선(4014)에 전기적으로 접속된다.
전극(4015)은 전극(4131)과 같은 도전층으로부터 형성되고, 배선(4014)은 트랜지스터(251a), 트랜지스터(251b), 및 트랜지스터(252)의 전극(104)을 형성하기 위한 도전층과 같은 도전층으로 형성된다.
도 44에는, 표시 영역(231)에 포함되는 트랜지스터(251a) 및 트랜지스터(251b)와, 회로(233)에 포함되는 트랜지스터(252)를 도시하였다. 도 44에 도시된 표시 장치는 절연층(102) 위에 트랜지스터(251a), 트랜지스터(251b), 트랜지스터(252), 용량 소자(4020a), 및 용량 소자(4020b)를 갖는다. 트랜지스터(251a) 및 트랜지스터(251b)는 트랜지스터(251)와 같은 구성을 갖는다. 또한 용량 소자(4020a)는 트랜지스터(251a)의 전극(112a) 및 전극(112b) 중 한쪽의 일부와 전극(4021)이 절연층을 개재하여 서로 중첩되는 영역을 갖는다. 전극(4021)은 트랜지스터(251a)의 전극(104)과 같은 도전층으로 형성된다. 용량 소자(4020b)는 용량 소자(4020a)와 같은 구성을 갖는다. 트랜지스터(251a)는 발광 소자(225)를 구동하는 기능을 갖고, 트랜지스터(251b)는 액정 소자(4013)를 구동하는 기능을 갖는다.
또한 도 44에 도시된 표시 장치는 절연층(102) 하방에 절연층(4102)을 갖는다. 또한 절연층(4102) 하방에 반사 전극(4130), 절연층(4101), 전극(4131), 배향막(4032), 액정층(4008), 배향막(4033), 스페이서(4035), 전극(4031), 오버코트층(268), 착색층(266), 기판(211), 및 편광판(4134)을 갖는다.
액정 소자(4013)는 전극(4131), 전극(4031), 및 액정층(4008)을 포함한다. 또한, 도 44에 도시된 표시 장치에서는, 액정층(4008)을 끼우도록 배향막(4032) 및 배향막(4033)이 제공된다. 전극(4131)과 전극(4031)은 액정층(4008)을 개재하여 서로 중첩되는 영역을 갖는다. 또한 전극(4131)은 반사 전극(4130)과 중첩되는 영역을 갖는다. 또한, 전극(4131)은 반사 전극(4130)을 통하여 트랜지스터(251b)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
또한 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기동 형상의 스페이서이며, 전극(4131)과 전극(4031)의 간격(셀 갭)을 제어하기 위하여 제공된다. 또한 스페이서(4035)로서 구상(球狀)의 스페이서를 사용하여도 좋다.
도 44에 도시된 표시 장치는 보텀 이미션 구조의 발광 표시 장치로서의 기능과, 반사형 액정 표시 장치로서의 기능을 갖는다. 도 44에 도시된 표시 장치에서는, 착색층(266), 차광층(264), 및 오버코트층(268)을 기판(211) 측에 제공한다.
발광 소자(225)에서 발생한 광(4520)은 기판(211) 측으로부터 사출된다. 또한 기판(211) 측에서 입사한 광(4521)은 반사 전극(4130)으로 반사되고, 기판(211) 측으로부터 사출된다. 또한 광(4521)은 착색층(266)을 투과할 때에 특정 파장 영역이 흡수되고, 광(4521)과 상이한 파장 영역을 갖는 광(4522)이 된다. 다만, 입사하는 광(4521)의 파장 영역이 착색층(266)을 투과시키는 파장 영역보다 내측에 있으면, 광(4522)의 파장 영역은 광(4521)과 거의 변하지 않는다.
절연층(4101) 및 절연층(4102)은 절연층(103) 등과 같은 재료 및 방법으로 형성할 수 있다. 반사 전극(4130), 전극(4131), 및 전극(4031)은 전극(104) 등과 같은 재료 및 방법으로 형성할 수 있다. 다만, 도 44에 도시된 표시 장치에서는 반사 전극(4130)을 광의 반사율이 높은 도전성 재료로 형성하고, 전극(4131) 및 전극(4031)을 투광성을 갖는 도전성 재료로 형성한다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 트랜지스터를 사용한 반도체 장치의 일례로서, 표시 모듈에 대하여 설명한다. 도 45에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에, FPC(6003)와 접속된 터치 센서(6004), FPC(6005)와 접속된 표시 패널(6006), 백 라이트 유닛(6007), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 갖는다. 또한, 백 라이트 유닛(6007), 배터리(6011), 터치 센서(6004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는, 예를 들어, 터치 센서(6004), 표시 패널(6006), 프린트 기판(6010)에 실장된 집적 회로 등에 사용될 수 있다. 예를 들어, 표시 패널(6006)에 상술한 표시 장치를 사용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 터치 센서(6004)나 표시 패널(6006) 등의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 센서(6004)는 저항막 방식 또는 정전 용량 방식의 터치 센서를 표시 패널(6006)과 중첩하여 사용할 수 있다. 표시 패널(6006)에 터치 센서의 기능을 부가할 수도 있다. 예를 들어, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 제공하여, 정전 용량 방식의 터치 센서 기능을 부가하는 등도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 광 센서를 제공하고, 광학식의 터치 센서의 기능을 부가할 수도 있다. 또한, 터치 센서(6004)를 제공할 필요가 없는 경우에는, 터치 센서(6004)를 생략할 수 있다.
백 라이트 유닛(6007)은 광원(6008)을 갖는다. 광원(6008)을 백 라이트 유닛(6007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 표시 패널(6006)에 발광 표시 장치 등을 사용하는 경우에는, 백 라이트 유닛(6007)을 생략할 수 있다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 프린트 기판(6010) 측으로부터 발생하는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한, 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로 등을 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 배터리(6011)이어도 좋고, 상용 전원이어도 좋다. 또한, 전원으로서 상용 전원을 사용하는 경우에는, 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 발광 소자(225)에 사용할 수 있는 발광 소자의 구성예에 대하여 설명하기로 한다. 또한, 본 실시형태에 기재되는 EL층(320)은 다른 실시형태에 기재된 EL층(217)에 상당한다.
<발광 소자의 구성>
도 46의 (A)에 도시된 발광 소자(330)는 한 쌍의 전극(전극(318), 전극(322)) 사이에 EL층(320)이 끼워진 구조를 갖는다. 또한, 이하의 본 실시형태의 설명에서는, 예로서, 전극(318)을 양극으로서 사용하고, 전극(322)을 음극으로서 사용하는 것으로 한다.
또한, EL층(320)은 적어도 발광층을 포함하여 형성되면 좋고, 발광층 이외의 기능층을 포함하는 적층 구조라도 좋다. 발광층 이외의 기능층으로서는 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 바이폴러성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함하는 층을 사용할 수 있다. 구체적으로는, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 기능층을 적절히 조합하여 사용할 수 있다.
도 46의 (A)에 도시된 발광 소자(330)는 전극(318)과 전극(322) 사이에 주어진 전위차에 의하여 전류가 흐르고, EL층(320)에서 정공과 전자가 재결합하여, 발광이 이루어진다. 즉, EL층(320)에 발광 영역이 형성되는 구성이다.
본 발명에서, 발광 소자(330)로부터의 발광은, 전극(318), 또는 전극(322) 측으로부터 외부로 추출된다. 따라서, 전극(318) 및 전극(322) 중 어느 한쪽은 투광성을 갖는 물질로 이루어진다.
또한, 도 46의 (B)에 도시된 발광 소자(331)와 같이, 전극(318)과 전극(322) 사이에 복수의 EL층(320)이 적층되어도 좋다. n층(n은 2 이상의 자연수)의 적층 구조를 갖는 경우에는, m번째(m은, 1≤m<n을 만족시키는 자연수)의 EL층(320)과, (m+1)번째의 EL층(320) 사이에는 각각 전하 발생층(320a)을 제공하는 것이 바람직하다.
전하 발생층(320a)은 유기 화합물과 금속 산화물의 복합 재료, 금속 산화물, 유기 화합물과 알칼리 금속, 알칼리 토금속, 또는 이들의 화합물과의 복합 재료 외에, 이들을 적절히 조합하여 형성할 수 있다. 유기 화합물과 금속 산화물의 복합 재료는 예를 들어 유기 화합물과, 산화 바나듐이나 산화 몰리브데넘이나 산화 텅스텐 등의 금속 산화물을 포함한다. 유기 화합물로서는, 방향족 아민 화합물, 카바졸 유도체, 방향족 탄화수소 등의 저분자 화합물, 또는 이들 저분자 화합물의 올리고머, 덴드리머, 폴리머 등, 다양한 화합물을 사용할 수 있다. 또한, 유기 화합물로서, 정공 수송성 유기 화합물로 정공 이동도가 10-6cm2/Vs 이상인 것을 적용하는 것이 바람직하다. 다만, 전자보다 정공의 수송성이 높은 물질이기만 하면, 이 이외를 사용하여도 좋다. 또한, 전하 발생층(320a)에 사용되는 이들 재료는 캐리어 주입성, 캐리어 수송성이 우수하기 때문에 발광 소자(331)의 저전류 구동 및 저전압 구동을 실현할 수 있다.
또한, 전하 발생층(320a)은 유기 화합물과 금속 산화물의 복합 재료와 다른 재료를 조합하여 형성하여도 좋다. 예를 들어, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 전자 공여성 물질 중에서 선택된 하나의 화합물과 전자 수송성이 높은 화합물을 포함하는 층을 조합하여 형성하여도 좋다. 또한, 유기 화합물과 금속 산화물의 복합 재료를 포함하는 층과, 투명 도전막을 조합하여 형성하여도 좋다.
이와 같은 구성을 갖는 발광 소자(331)는, 에너지의 이동이나 소광 등의 문제가 일어나기 어려워 재료 선택의 폭이 넓어짐으로써, 높은 발광 효율과 긴 수명을 겸비한 발광 소자로 하는 것이 용이하다. 또한, 한쪽 발광층에서 인광 발광, 다른 쪽 발광층에서 형광 발광을 얻는 것도 용이하다.
또한, 전하 발생층(320a)은, 전극(318)과 전극(322)에 전압을 인가하였을 때에, 전하 발생층(320a)에 접하여 형성되는 한쪽의 EL층(320)에 대하여 정공을 주입하는 기능을 갖고, 다른 쪽의 EL층(320)에 전자를 주입하는 기능을 갖는다.
도 46의 (B)에 도시된 발광 소자(331)는, EL층(320)에 사용하는 발광 물질의 종류를 바꿈으로써 다양한 발광색을 얻을 수 있다. 또한, 발광 물질로서 발광색이 상이한 복수의 발광 물질을 사용함으로써 스펙트럼이 넓은 발광이나 백색 발광을 얻을 수도 있다.
도 46의 (B)에 도시된 발광 소자(331)를 사용하여 백색 발광을 얻는 경우, 복수의 EL층의 조합으로서는 적색, 청색, 및 녹색의 광을 포함하여 백색으로 발광하는 구성이면 좋고, 예를 들어, 청색 형광 재료를 발광 물질로서 포함하는 발광층과, 녹색과 적색의 인광 재료를 발광 물질로서 포함하는 발광층을 갖는 구성을 들 수 있다. 또한, 적색 발광을 나타내는 발광층과, 녹색 발광을 나타내는 발광층과, 청색 발광을 나타내는 발광층을 갖는 구성으로 할 수도 있다. 또는, 서로 보색 관계에 있는 광을 사출하는 발광층을 갖는 구성에서도 백색 발광을 얻을 수 있다. 발광층이 2층 적층된 적층형 소자에 있어서, 발광층으로부터 얻어지는 발광의 발광색과, 다른 발광층으로부터 얻어지는 발광의 발광색을 보색의 관계로 하는 경우, 보색의 관계로서는, 청색과 황색, 또는 청록색과 적색 등을 들 수 있다.
또한, 상술한 적층형 소자의 구성에 있어서, 적층되는 발광층들 사이에 전하 발생층을 배치함으로써, 전류 밀도를 낮게 유지한 채, 고휘도 영역에서의 장수명 소자를 실현할 수 있다. 또한, 전극 재료의 저항으로 인한 전압 강하를 작게 할 수 있으므로 대면적에서의 균일 발광이 가능하다.
또한, 발광 소자(330) 또는 발광 소자(331)를, EL층(320)으로부터 사출되는 광을 공진시키는 미소광 공진기('마이크로 캐비티'라고도 함) 구조로 함으로써, 상이한 발광 소자(330) 또는 상이한 발광 소자(331)에서 같은 EL층(320)을 사용하여도, 상이한 파장의 광을 협선화(狹線化)하여 추출할 수 있다. 본 실시형태에 기재된 발광 소자(330) 및 발광 소자(331)는 발광 소자(225)에 사용할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 발명의 일 형태에 따른 트랜지스터 및/또는 반도체 장치는 다양한 전자 기기에 사용될 수 있다. 도 47 및 도 48에 본 발명의 일 형태에 따른 트랜지스터 및/또는 반도체 장치를 사용한 전자 기기의 구체적인 예를 나타내었다.
본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 예로서, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 휴대형 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적 단말, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력 평준화나 스마트그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다.
또한, 축전 장치로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서는 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 대체된 궤도 차량(tracked vehicle), 전동 어시스트 자전거를 포함한 원동기 부착 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선 등이 있다.
도 47의 (A) 내지 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 갖는다.
도 47의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 갖는다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 47의 (A) 내지 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 47의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기는 복수의 표시부를 갖는 구성으로 하여도 좋다. 또한, 상기 전자 기기에 카메라 등을 제공하여, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영된 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영된 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 47의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 가질 수 있다.
도 47의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은, 예를 들어, 전화기, 수첩 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는, 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한, 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타내는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜·네트워킹·서비스)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 47의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3개의 면 이상에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되는 예를 도시하였다. 예를 들어, 휴대 정보 단말(9102)의 사용자는, 옷의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태에서, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말(9102)의 상방으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 확인하고, 전화를 받을지 여부를 판단할 수 있다.
도 47의 (D)는 손목시계형의 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한, 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신할 수 있는 헤드셋과 상호 통신함으로써, 핸즈프리로 통화할 수도 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 갖고, 다른 정보 단말과 커넥터를 통하여 직접 데이터의 주고받기를 수행할 수 있다. 또한, 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
도 47의 (E) (F), 및 (G)는 폴더블 휴대 정보 단말(9201)을 도시한 사시도이다. 또한, 도 47의 (E)는 휴대 정보 단말(9201)을 전개한 상태의 사시도이고, 도 47의 (F)는 휴대 정보 단말(9201)을 전개한 상태 및 접은 상태 중 어느 한쪽으로부터 다른 쪽으로 변화하는 도중의 상태의 사시도이고, 도 47의 (G)는 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은 접힌 상태에서는 가반성이 우수하고, 전개된 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 갖는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 지지되어 있다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말(9201)을 전개한 상태로부터 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
다음에, 도 47의 (A) 내지 (G)에 도시된 전자 기기와 상이한 전자 기기의 일례를 도 48의 (A) 및 (B)에 도시하였다. 도 48의 (A) 및 (B)는 복수의 표시 패널을 갖는 표시 장치의 사시도이다. 또한, 도 48의 (A)는 복수의 표시 패널이 감긴 형태의 사시도이고, 도 48의 (B)는 복수의 표시 패널이 전개된 상태의 사시도이다.
도 48의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501)과, 축부(9511)와, 축 베어링부(9512)를 갖는다. 또한, 복수의 표시 패널(9501)은 표시 영역(9502)과, 투광성을 갖는 영역(9503)을 갖는다.
또한, 복수의 표시 패널(9501)은 가요성을 갖는다. 또한, 인접된 2개의 표시 패널(9501)은 그들의 일부가 서로 중첩되도록 제공된다. 예를 들어, 인접된 2개의 표시 패널(9501)의 투광성을 갖는 영역(9503)을 중첩시킬 수 있다. 복수의 표시 패널(9501)을 사용함으로써 대화면의 표시 장치로 할 수 있다. 또한, 사용 상황에 따라 표시 패널(9501)을 감을 수 있기 때문에 범용성이 우수한 표시 장치로 할 수 있다.
또한 도 48의 (A) 및 (B)에서는 인접한 2개의 표시 패널(9501) 각각의 표시 영역(9502)이 중첩되지 않도록 제공한 상태를 도시하였지만, 이에 한정되지 않고, 예를 들어, 인접한 2개의 표시 패널(9501) 각각의 표시 영역(9502)을 빈틈없이 중첩시킴으로써, 연속된 표시 영역(9502)으로 하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100: 트랜지스터
101: 기판
102: 절연층
103: 절연층
104: 전극
105: 절연층
106: 반도체층
107: 절연층
108: 전극
109: 절연층
110: 절연층
112: 전극
113: 절연층
115: 절연층
116: 절연층
117: 절연층
122: 구조체
129: 개구
141: 선
142: 접선
150: 트랜지스터
181: 도전층
182: 반도체층
183: 절연층
184: 도전층
186: 도전층
191: 광

Claims (15)

  1. 트랜지스터로서,
    제 1 절연층;
    상기 제 1 절연층 위의 제 2 절연층;
    상기 제 2 절연층 위의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 반도체층;
    상기 반도체층과 접하는 소스 전극;
    상기 반도체층과 접하는 드레인 전극;
    상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 제 1 절연층은 볼록부를 포함하고,
    상기 볼록부는 상기 제 1 게이트 전극, 상기 제 1 게이트 절연층, 상기 반도체층, 상기 제 2 게이트 절연층, 및 상기 제 2 게이트 전극과 중첩되고,
    상기 제 1 절연층은 유기 수지를 포함하는, 트랜지스터.
  2. 제 1 항에 있어서,
    상기 볼록부의 선단 또는 상기 선단의 근방은 곡률 반경이 채널 길이의 1배 이상 20배 이하인, 트랜지스터.
  3. 제 1 항에 있어서,
    상기 유기 수지는 폴리이미드, 아크릴 수지, 벤조사이클로뷰텐 수지, 폴리아마이드, 및 에폭시 수지 중 적어도 하나인, 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 2 절연층은 무기 재료를 포함하는, 트랜지스터.
  5. 제 1 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 트랜지스터.
  6. 제 5 항에 있어서,
    상기 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 트랜지스터.
  7. 제 1 항에 있어서,
    상기 볼록부는 상기 제 1 절연층 아래의 구조체와 중첩되는, 트랜지스터.
  8. 트랜지스터로서,
    제 1 절연층;
    상기 제 1 절연층 위의 제 2 절연층;
    상기 제 2 절연층 위의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 반도체층;
    상기 반도체층과 접하는 소스 전극;
    상기 반도체층과 접하는 드레인 전극;
    상기 반도체층 위의 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극; 및
    상기 제 2 게이트 전극 위에 있고 상기 반도체층과 접하는 제 3 절연층을 포함하고,
    상기 제 1 절연층은 볼록부를 포함하고,
    상기 볼록부는 상기 제 1 게이트 전극, 상기 제 1 게이트 절연층, 상기 반도체층, 상기 제 2 게이트 절연층, 상기 제 2 게이트 전극, 및 상기 제 3 절연층과 중첩되고,
    상기 제 1 절연층은 유기 수지를 포함하는, 트랜지스터.
  9. 제 8 항에 있어서,
    상기 볼록부의 선단 또는 상기 선단의 근방은 곡률 반경이 채널 길이의 1배 이상 20배 이하인, 트랜지스터.
  10. 제 8 항에 있어서,
    상기 유기 수지는 폴리이미드, 아크릴 수지, 벤조사이클로뷰텐 수지, 폴리아마이드, 및 에폭시 수지 중 적어도 하나인, 트랜지스터.
  11. 제 8 항에 있어서,
    상기 제 2 절연층은 무기 재료를 포함하는, 트랜지스터.
  12. 제 8 항에 있어서,
    상기 제 3 절연층은 실리콘 및 질소를 포함하는, 트랜지스터.
  13. 제 8 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 트랜지스터.
  14. 제 13 항에 있어서,
    상기 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 트랜지스터.
  15. 제 8 항에 있어서,
    상기 볼록부는 상기 제 1 절연층 아래의 구조체와 중첩되는, 트랜지스터.
KR1020170065815A 2016-06-09 2017-05-29 트랜지스터 KR102480052B1 (ko)

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JP2016115216 2016-06-09
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552111B2 (en) 2018-04-20 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
CN110164979B (zh) * 2019-05-31 2023-07-07 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示面板
JP7391297B2 (ja) * 2019-06-28 2023-12-05 株式会社Flosfia エッチング処理方法およびエッチング処理装置
CN112687359B (zh) * 2020-12-25 2024-02-09 华中科技大学 纳米电流通道层中绝缘绝热材料与纳米晶粒金属材料的筛选与匹配方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125873A (ja) 1996-10-17 1998-05-15 Mitsubishi Semiconductor America Inc 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2010183065A (ja) 2009-01-07 2010-08-19 Fujitsu Ltd 半導体およびその製造方法
US20120267624A1 (en) * 2011-04-22 2012-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2012257187A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体集積回路
KR20130061637A (ko) * 2011-12-01 2013-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2016031929A (ja) * 2014-07-25 2016-03-07 株式会社半導体エネルギー研究所 表示装置、及び電子機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4422090A (en) * 1979-07-25 1983-12-20 Northern Telecom Limited Thin film transistors
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2011009704A (ja) * 2009-05-26 2011-01-13 Seiko Epson Corp 薄膜装置、薄膜装置を備えた可撓性回路基板、及び薄膜装置の製造方法
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US20140151756A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Fin field effect transistors including complimentarily stressed channels
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
KR102084170B1 (ko) * 2013-07-25 2020-03-04 삼성디스플레이 주식회사 유기발광소자, 이를 포함하는 유기 발광 표시장치 및 그 제조방법
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9397153B2 (en) 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
KR20160144492A (ko) * 2014-04-18 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125873A (ja) 1996-10-17 1998-05-15 Mitsubishi Semiconductor America Inc 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2010183065A (ja) 2009-01-07 2010-08-19 Fujitsu Ltd 半導体およびその製造方法
JP2012257187A (ja) 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体集積回路
US20120267624A1 (en) * 2011-04-22 2012-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2012235098A (ja) * 2011-04-22 2012-11-29 Semiconductor Energy Lab Co Ltd 半導体装置および当該半導体装置の作製方法
US20150179776A1 (en) * 2011-04-22 2015-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
KR20130061637A (ko) * 2011-12-01 2013-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2016031929A (ja) * 2014-07-25 2016-03-07 株式会社半導体エネルギー研究所 表示装置、及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11552111B2 (en) 2018-04-20 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20170358682A1 (en) 2017-12-14
US10777685B2 (en) 2020-09-15
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JP2017224813A (ja) 2017-12-21
CN107492574B (zh) 2022-10-14
CN107492574A (zh) 2017-12-19
KR102480052B1 (ko) 2022-12-23

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