KR20160144492A - 반도체 장치 및 전자 장치 - Google Patents

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conductive film
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테츠히로 다나카
마사유키 사카쿠라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 사용하는 반도체 장치의 전기 특성을 향상시킨다. 산화물 반도체를 사용하는 반도체 장치의 신뢰성을 향상시킨다. 반도체 장치는 소자층을 포함한다. 소자층은 제 1 막, 트랜지스터, 및 제 2 막을 포함한다. 제 1 막 및 제 2 막은 서로 부분적으로 접촉된다. 위에서 봤을 때, 제 1 막과 제 2 막이 서로 접촉되는 영역은 폐루프 형상을 갖는다. 트랜지스터는 제 1 막과 제 2 막 사이에 위치한다. 제 1 막과 제 2 막이 서로 접촉되는 영역은 소자층의 측면과 트랜지스터 사이에 위치한다.

Description

반도체 장치 및 전자 장치{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 물건, 공정(방법 및 제조 방법을 포함함), 기계, 제품, 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 이들의 구동 방법, 이들의 제조 방법 등에 관한 것이다. 특히, 본 발명의 일 형태는 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 기억 장치, 발광 장치 등에 관한 것이다.
또한 본 명세서에서, 반도체 장치는 반도체의 전자 특성을 이용함으로써 기능할 수 있는 모든 장치를 그 범주에 포함하고, 예컨대 반도체 회로는 반도체 장치의 일례다. 또한, 전기 광학 장치, 표시 장치, 전기 장치 등은 반도체 장치를 포함할 수 있다.
액정 표시 장치 또는 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되는 트랜지스터는 유리 기판 위에 제공된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체를 사용하여 형성된다. 또한, 이런 실리콘 반도체를 사용하는 이런 트랜지스터는 집적 회로(IC) 등에 사용된다.
근년 들어, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목되고 있다. 또한 본 명세서에서, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 한다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터가 제조되고, 이 트랜지스터가 표시 장치의 화소의 스위칭 소자 등으로서 사용되는 기술이 개시(開示)되어 있다(특허문헌 1 및 2 참조).
일본국 특개 제2007-123861호 공보 일본국 특개 제2007-096055호 공보
산화물 반도체막에 함유되는 수소가 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소 빈자리가 산소가 방출되는 격자(또는 산소가 방출되는 부분)에 형성된다. 상기 산소 빈자리로의 수소의 진입은 캐리어로서 기능하는 전자를 발생시킨다. 또한, 수소의 일부가 금속 원자에 결합된 산소에 결합되면 캐리어로서 기능하는 전자를 발생시킨다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
상술한 관점에서, 본 발명의 일 형태의 목적은 산화물 반도체를 사용하는 트랜지스터를 포함하는 반도체 장치의 전기 특성을 향상시키는 것이다. 본 발명의 일 형태의 또 다른 목적은 산화물 반도체를 사용하는 트랜지스터를 포함하는 반도체 장치에서 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 또 다른 목적은 외부로부터의 수소, 물 등의 진입에 의하여 산화물 반도체에서의 수소 농도가 증가되는 것을 억제하는 것이다. 본 발명의 일 형태의 또 다른 목적은 산화물 반도체에서의 산소 빈자리를 저감시키는 것이다. 본 발명의 일 형태의 또 다른 목적은 트랜지스터가 노멀리 온이 되는 것을 방지하는 것이다. 본 발명의 일 형태의 또 다른 목적은 트랜지스터의 문턱 전압의 변화, 변동, 또는 저하를 제어하는 것이다. 본 발명의 일 형태의 또 다른 목적은 낮은 오프 상태 전류를 갖는 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 신규 반도체 장치 등을 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해지고 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 소자층을 포함하는 반도체 장치다. 소자층은 제 1 막, 트랜지스터, 및 제 2 막을 포함한다. 제 1 막과 제 2 막은 서로 접촉되는 영역을 갖는다. 제 1 막과 제 2 막이 서로 접촉되는 영역은, 위에서 봤을 때 폐루프 형상을 갖는다. 트랜지스터는 제 1 막과 제 2 막 사이에 위치한다. 제 1 막과 제 2 막이 서로 접촉되는 영역은 소자층의 측면과 트랜지스터 사이에 위치한다.
또한 제 1 막 및 제 2 막은 각각 수소, 물 등 중 하나 이상의 확산을 억제하는 기능을 갖는다. 따라서, 제 1 막 및 제 2 막은 각각 수소 배리어막 및/또는 물 배리어막으로서 기능한다. 반도체 장치는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하여도 좋다.
제 1 트랜지스터는 제 1 게이트 전극, 산화물 반도체막, 및 제 1 게이트 전극과 산화물 반도체막 사이의 제 1 게이트 절연막을 포함한다. 제 2 트랜지스터는 제 2 게이트 전극, 반도체 기판에 형성된 반도체 영역, 및 제 2 게이트 전극과 반도체 영역 사이의 제 2 게이트 절연막을 포함한다.
제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 제 1 트랜지스터와 제 2 트랜지스터 사이에 제공되어도 좋다.
제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 제 2 트랜지스터에서의 제 2 게이트 절연막으로서 기능하여도 좋다.
제 1 트랜지스터는 제 1 게이트 전극, 산화물 반도체막, 및 제 1 게이트 전극과 산화물 반도체막 사이의 제 1 게이트 절연막을 포함한다. 제 2 트랜지스터는 기판 위에 제공되고, 제 2 게이트 전극, 반도체막, 및 제 2 게이트 전극과 반도체막 사이의 제 2 게이트 절연막을 포함한다.
제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 제 1 트랜지스터와 제 2 트랜지스터 사이에 제공되어도 좋다.
제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 기판과 제 2 트랜지스터 사이에 제공되어도 좋다.
제 1 막과 접촉되는 제 2 막 및 제 1 막과 접촉되는 제 3 막이 제공되어도 좋다. 제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 기판과 제 2 트랜지스터 사이에 제공되어도 좋고, 제 3 막이 제 1 트랜지스터와 제 2 트랜지스터 사이에 제공되어도 좋다.
제 1 막 및 제 2 막과 접촉되는 제 3 막이 제공된다. 제 1 막 및 제 2 막 중 한쪽은 제 1 트랜지스터와 접촉되어도 좋고, 제 1 막 및 제 2 막 중 다른 쪽은 기판과 제 2 트랜지스터 사이에 제공되어도 좋고, 제 3 막은 제 1 트랜지스터와 제 2 트랜지스터 사이에 제공되어도 좋다.
또한 제 1 막 및 제 2 막과 같이, 제 3 막은 수소, 물 등의 확산을 억제하는 기능을 갖는다. 따라서, 제 3 막은 수소 배리어막 및/또는 물 배리어막으로서 기능한다.
제 1 막~제 3 막 중 적어도 하나는 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막 중 어느 것을 포함한다.
반도체 장치는 소자층에 포함되는 트랜지스터에 전기적으로 접속되는 단자를 더 포함하여도 좋다.
본 발명의 일 형태는 산화물 반도체를 사용하는 트랜지스터를 포함하는 반도체 장치의 전기 특성을 향상시킬 수 있다. 본 발명의 일 형태는 산화물 반도체를 사용하는 트랜지스터를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 외부로부터의 수소, 물 등의 진입에 의하여 산화물 반도체에서의 수소 농도가 증가되는 것을 억제할 수 있다. 본 발명의 일 형태는 산화물 반도체에서의 산소 빈자리를 저감시킬 수 있다. 본 발명의 일 형태는 노멀리 오프 트랜지스터를 제공할 수 있다. 본 발명의 일 형태는 트랜지스터의 문턱 전압의 변화, 변동, 또는 저하를 제어할 수 있다. 또한, 본 발명의 일 형태에 의하여 낮은 오프 상태 전류를 갖는 트랜지스터를 포함하는 반도체 장치를 제작할 수 있다. 또한, 본 발명의 일 형태에 의하여 신규 반도체 장치 등을 제작할 수 있다. 또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해지고 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
첨부 도면에서:
도 1의 (A)~(E)는 반도체 장치의 형태를 도시한 것.
도 2의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 3의 (A)~(C)는 반도체 장치의 형태를 도시한 것.
도 4의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 5의 (A)~(H)는 반도체 장치를 제작하기 위한 방법의 일 형태를 도시한 것.
도 6의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 7은 반도체 장치의 일 형태를 도시한 것.
도 8의 (A) 및 (B)는 반도체 장치의 형태를 도시한 회로도.
도 9는 메모리 셀의 데이터 기록 동작 및 데이터 판독 동작을 나타낸 것.
도 10은 반도체 장치의 일 형태를 도시한 것.
도 11은 반도체 장치의 일 형태를 도시한 것.
도 12의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 13의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 14는 반도체 장치의 일 형태를 도시한 것.
도 15는 반도체 장치의 일 형태를 도시한 것.
도 16의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 17의 (A) 및 (B)는 반도체 장치의 형태를 도시한 것.
도 18의 (A)~(C)는 반도체 장치를 제조하기 위한 방법의 일 형태를 도시한 것.
도 19의 (A) 및 (B)는 반도체 장치를 제조하기 위한 방법의 일 형태를 도시한 것.
도 20은 반도체 장치를 제조하기 위한 방법의 일 형태를 도시한 것.
도 21의 (A) 및 (B)는 각각 반도체 장치의 일 형태를 도시한 회로도 및 단면 개략도.
도 22의 (A)~(C)는 트랜지스터의 일 형태를 도시한 것.
도 23의 (A) 및 (B)는 트랜지스터의 밴드 구조를 도시한 것.
도 24의 (A)~(C)는 트랜지스터의 일 형태를 도시한 것.
도 25의 (A) 및 (B)는 트랜지스터의 형태를 도시한 것.
도 26의 (A)~(C)는 트랜지스터의 형태를 도시한 것.
도 27의 (A)~(D)는 트랜지스터의 일 형태를 도시한 것.
도 28의 (A)~(D)는 트랜지스터를 형성하기 위한 방법의 일 형태를 도시한 것.
도 29는 트랜지스터의 일 형태를 도시한 것.
도 30은 트랜지스터의 일 형태를 도시한 것.
도 31의 (A)~(C)는 표시 장치를 도시한 것.
도 32는 표시 모듈을 도시한 것.
도 33의 (A)~(F)는 본 발명의 실시형태의 전자 장치를 도시한 것.
본 발명의 실시형태를 도면을 참조하여 이하에서 자세히 설명하겠다. 또한 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 형태 및 자세한 것을 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 형태로 변화할 수 있는 것은 당업자에 의하여 쉽게 이해된다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정되도록 해석되지 말아야 한다. 또한, 이하의 실시형태에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면에서 같은 부호 또는 같은 해치 패턴으로 나타내어지고, 이 설명은 반복하지 않는다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성 요소의 사이즈, 막 두께, 또는 영역은 명료를 위하여 과장되는 경우가 있다. 따라서, 본 발명의 실시형태 및 실시예는 이런 범위에 한정되지 않는다.
또한, 본 명세서에서, "제 1", "제 2", 및 "제 3" 등의 용어는 구성 요소들 사이의 혼동을 피하기 위하여 사용되고, 용어는 구성 요소를 수적으로 한정하지 않는다. 그러므로, 예컨대 "제 1"이라는 용어는 "제 2", "제 3" 등의 용어와 적절히 바뀔 수 있다.
"소스" 및 "드레인"의 기능은, 예컨대 회로 동작에서 전류의 흐름 방향이 변화할 때 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서 "소스" 및 "드레인"이라는 용어는 서로 교환할 수 있다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 상기 각도가 85° 이상 95° 이하인 경우를 포함한다.
본 명세서에서, 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
또한 전압이란 2지점의 전위들 사이의 차이를 말하고, 전위란 정전기장에서의 소정의 지점에서의 단위 전하의 정전 에너지(전기적 위치 에너지)를 말한다. 또한 일반적으로 한 지점의 전위와 참조 전위(예컨대 대지 전위)의 차이는 단순히 전위 또는 전압이라고 불리고, 전위 및 전압은 동의어로서 사용되는 경우가 많다. 따라서, 본 명세서에서, 달리 명시되지 않는 한, 전위는 전압으로 바꿔 말하여도 좋고 전압은 전위로 바꿔 말하여도 좋다.
또한 산화물 반도체막을 포함하는 트랜지스터는 n채널 트랜지스터이므로, 본 명세서에서, 게이트 전압이 0V일 때에 흘리는 드레인 전류가 없다고 할 수 있는 트랜지스터를 노멀리 오프 특성을 갖는 트랜지스터라고 정의한다. 한편, 게이트 전압이 0V일 때에 흘리는 드레인 전류가 있다고 할 수 있는 트랜지스터를 노멀리 온 특성을 갖는 트랜지스터라고 정의한다.
또한 채널 길이란, 예컨대, 트랜지스터의 상면 개략도에서 산화물 반도체막(또는 트랜지스터가 온일 때 산화물 반도체막에서 전류가 흐르는 부분)과 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 길이가 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란, 예컨대, 산화물 반도체막(또는 트랜지스터가 온일 때 산화물 반도체막에서 전류가 흐르는 부분)과 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 유효 채널 폭이라고 함)이 트랜지스터의 상면 개략도에 나타내어진 채널 폭(이하 외견 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 삼차원 구조를 갖는 트랜지스터에서, 유효 채널 폭이 트랜지스터의 상면 개략도에 나타내어진 외견 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 갖는 미세화된 트랜지스터에서, 산화물 반도체막의 상면에 형성되는 채널 영역의 비율보다 산화물 반도체막의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 유효 채널 폭이, 상면 개략도에 나타내어진 외견 채널 폭보다 크다.
삼차원 구조를 갖는 트랜지스터에서, 유효 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계 값으로부터 유효 채널 폭을 추산하기 위해서는 산화물 반도체막의 형상을 알고 있다는 가정이 필요하다. 따라서 산화물 반도체막의 형상을 정확히 알지 못하는 경우에는 유효 채널 폭을 정확하게 측정하기 어렵다.
상술한 점으로부터, 트랜지스터의 상면 개략도에서, 산화물 반도체막과 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견 채널 폭을 본 명세서에서 SCW(surrounded channel width)라고 할 수 있다. 또한, 본 명세서에서, 단순히 "채널 폭"이라는 용어가 사용되는 경우에는 SCW 및 외견 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서, 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 유효 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 유효 채널 폭, 외견 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 결정될 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류값 등이 계산에 의하여 얻어지는 경우, 계산에 SCW를 사용할 수 있다. 이 경우, 유효 채널 폭을 계산에 사용하는 경우와 상이한 값이 얻어지는 경우가 있다.
(실시형태 1)
본 실시형태에서, 도 1의 (A)~(E), 도 2의 (A) 및 (B), 도 3의 (A)~(C), 및 도 4의 (A) 및 (B)를 참조하여 반도체 장치의 구조를 설명하겠다.
＜반도체 장치의 구조＞
도 1의 (A)는 반도체 장치(10)의 단면 개략도다. 도 1의 (A)에 도시된 반도체 장치(10)는 소자층(11) 및 소자층(11)에 전기적으로 접속되는 단자(12)를 포함한다. 소자층(11)은 전극 패드로서 기능하는 도전막(15)을 포함한다. 반도체 장치(10)는 단자(12)에 전기적으로 접속되는 도전 부재(16) 및 소자층(11)에서의 도전막(15)을 더 포함한다. 반도체 장치(10)는 소자층(11) 및 도전 부재(16)를 덮는 유기 수지층(17)을 더 포함하여도 좋다. 소자층(11)은 도전 페이스트(14)를 사용하여 다이패드(13)에 고정되어도 좋다. 도 1의 (A)에 도시된 반도체 장치는 QFP(quad flat package) 구조를 갖지만, 대신에 이하의 구조 중 어느 것을 적절히 채용하여도 좋다: 삽입 실장형인 DIP(dual in-line package) 구조 및 PGA(pin grid array) 구조; 표면 실장형인 SOP(small outline package) 구조, SSOP(shrink small outline package) 구조, TSOP(thin-small outline package) 구조, LCC(leaded chip carrier) 구조, QFN(quad flat non-leaded package) 구조, BGA(ball grid array) 구조, 및 FBGA(fine pitch ball grid array) 구조; 접촉 실장형인, DTP(dual tape carrier package) 구조 및 QTP(quad tape-carrier package) 구조 등.
단자(12) 및 다이패드(13)는 철니켈 합금, 구리, 구리 합금 등을 사용하여 형성될 수 있다. 단자(12)는 반도체 장치의 실장 방법에 따라 적절히 직선 형상, L자 형상, 또는 J자 형상을 가질 수 있다.
도전 페이스트(14)는 유기 수지 및 수nm~수 십μm의 사이즈를 각각 갖는 도전 입자를 함유한다. 유기 수지의 예에는 에폭시 수지 및 실리콘 수지(silicone resin)가 포함된다. 도전 입자로서, 이하 중 어느 것을 사용할 수 있다: 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈럼, 몰리브데넘, 타이타늄 등으로부터 선택되는 금속 중 어느 하나 이상의 입자; 할로젠화 은의 미립자; 및 이들의 분산 나노 입자.
도전막(15)은 알루미늄, 알루미늄을 함유하는 합금, 금, 금을 함유하는 합금, 구리, 구리를 함유하는 합금 등을 사용하여 형성될 수 있다.
도전 부재(16)는 알루미늄, 알루미늄을 함유하는 합금, 금, 금을 함유하는 합금, 구리, 구리를 함유하는 합금 등으로 이루어진 가는 금속 배선(이하 배선이라고 함)을 사용하여 형성될 수 있다.
유기 수지층(17)은 에폭시 수지 등을 사용하여 형성될 수 있다.
도 1의 (B) 및 도 3의 (A)는 각각 소자층(11)의 상면 개략도다. 또한 도전막(15)은 도 1의 (B)에 도시되지 않았다. 도 1의 (D) 및 (E), 도 2의 (A) 및 (B), 도 3의 (B) 및 (C), 및 도 4의 (A) 및 (B)는 각각 도 1의 (A)에 도시된 소자층(11)에서의 파선(31)으로 둘러싸이는 영역의 확대된 개략도다.
도 1의 (B)~(D)에 도시된 바와 같이, 소자층(11)은 트랜지스터(32) 및 트랜지스터(33)를 포함하는 영역(21), 및 영역(21)과 소자층(11)의 측면 사이에 제공되는 밀봉 영역(22)을 포함한다. 소자층(11)은 트랜지스터(32)에 접속된 도전막(37)을 포함한다. 도전막(37)은 플러그로서 기능한다. 도전막(37)은 도 1의 (A)에 도시된 도전막(15)에 전기적으로 접속된다.
도 1의 (B)의 상면도에 도시된 바와 같이, 밀봉 영역(22)은 영역(21)을 둘러싼다. 바꿔 말하면, 영역(21)은 밀봉 영역(22)에 의하여 둘러싸이는 영역 내에 위치한다. 위에서 봤을 때, 밀봉 영역(22)은 다각형, 원형, 또는 타원형 등의 폐루프 형상을 갖는다. 또는, 밀봉 영역(22)은, 도 1의 (C)에서의 소자층(11)의 상면도에 도시된 바와 같이 소자층(11)의 외단부의 적어도 주변에 폐루프 형상을 갖는다. 또한, 폐루프 형상을 갖는 밀봉 영역(22) 내에 있고 폐루프 형상을 갖는 밀봉 영역(22)에 접속되는 밀봉 영역(22c)을 제공하여도 좋다. 또한 폐루프 형상을 갖는 밀봉 영역(22) 내에 제공되는 밀봉 영역(22c)은 직선 형상, 곡면 형상 등을 가질 수 있다. 또는, 복수의 밀봉 영역(22c)은 밀봉 영역(22)에 제공될 수 있다. 또는, 밀봉 영역(22)에 그리드 형상 영역이 제공되어도 좋다.
밀봉 영역(22) 및 밀봉 영역(22c)에서, 보호막(34) 및 보호막(35)은 서로 접촉된다.
보호막(34) 및 보호막(35) 각각은 수소, 물 등의 확산을 억제하는 기능을 갖는다. 따라서 보호막(34) 및 보호막(35) 각각은 수소 배리어막 및/또는 물 배리어막으로서 기능한다. 보호막(34) 및 보호막(35) 각각은 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등을 사용하여 형성될 수 있다. 보호막(34) 및 보호막(35) 각각은 20nm 이상 250nm 이하의 두께로 대표되는, 수소 확산을 방지하기에 충분히 두꺼운 두께를 갖는 것이 바람직하다.
또한 본 명세서에서, 보호막 각각은 수소, 물 등의 확산을 억제하는 기능 외의 기능을 가져도 좋다. 이 경우, 보호막을 단순히 막이라고 부를 수 있다.
도 1의 (D)에 도시된 소자층(11)은 보호막(34)과 보호막(35) 사이에 트랜지스터(32)를 포함한다.
또한 도 1의 (D)에서 트랜지스터(32)는 보호막(34)과 접촉되는 트랜지스터다. 트랜지스터(33)는 보호막(35)을 사이에 두고 트랜지스터(32)의 반대쪽에 제공되는 트랜지스터다.
트랜지스터(32)는 산화물 반도체막을 포함하고, 산화물 반도체막에 채널 영역이 형성된다. 산화물 반도체막으로서, In 또는 Ga을 함유하는 산화물 반도체막이 사용될 수 있다. 대표적인 예에는 In-Ga 산화막, In-Zn 산화막, In-Mg 산화막, Zn-Mg 산화막, 및 In-M-Zn 산화막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이 포함된다.
트랜지스터(33)는 반도체 기판을 사용하여 형성되고, 채널 영역이 반도체 기판에 형성된다. 또는, 트랜지스터(33)는 반도체막이 기판 위에 제공되고 채널 영역이 반도체막에 형성되는 트랜지스터일 수 있다. 반도체 기판으로서, 실리콘, 저마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 저마늄, 탄소화 실리콘, 비화 갈륨, 비화 알루미늄 갈륨, 비화 인듐 갈륨, 질화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판; SOI(silicon on insulator) 기판 등을 사용할 수 있다. 반도체막으로서, 실리콘막, 산화물 반도체막 등을 사용할 수 있다. 반도체막은 비정질 구조, 다결정 구조, 단결정 구조, 또는 다른 결정 구조를 적절히 가질 수 있다.
산화물 반도체막에 함유되는 수소가 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소 빈자리가 산소가 방출되는 격자(또는 산소가 방출되는 부분)에 형성된다. 상기 산소 빈자리로의 수소의 진입은 캐리어로서 기능하는 전자를 발생시킨다. 또한, 수소의 일부가 금속 원자에 결합된 산소에 결합되면 캐리어로서 기능하는 전자를 발생시킨다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 본 실시형태에 설명된 반도체 장치에서와 같이 산화물 반도체막을 각각 포함하는 트랜지스터(32)가 보호막(34) 및 보호막(35)에 의하여 둘러싸이면, 외부로부터 트랜지스터(32)로의 수소의 확산량을 저감시킬 수 있다. 결과적으로, 트랜지스터의 전기 특성에서의 변화를 저감시킬 수 있고 반도체 장치의 신뢰성을 향상시킬 수 있다.
도전막(37)은 보호막(34)에 형성된 개구에 형성된다. 따라서, 도전막(37)은 수소, 물 등의 확산을 억제하는 재료를 사용하여 형성되는 경우, 보호막(34)에 형성된 개구로부터 트랜지스터(32)로의 수소, 물 등의 확산량을 저감시킬 수 있어 바람직하다. 수소, 물 등의 확산을 억제하는 도전막(37)은 수소 배리어막 및/또는 물 배리어막으로서 기능한다.
수소, 물 등의 확산을 억제하는 도전막의 예에는 타이타늄막, 탄탈럼막, 질화 타이타늄막, 질화 탄탈럼막, 및 Ir x Ta1 - x (0＜x＜1)막이 포함된다. 또한 비정질 구조를 갖는 Ir x Ta1 - x (0＜x＜1)막은 결정질 구조보다 우수한 수소, 물 등의 배리어성을 가지기 때문에 바람직하다. 또한 0＜x＜0.5가 만족될 때의 Ir x Ta1 - x 는 650℃ 이하로 비정질 구조를 갖는다. 따라서 반도체 장치의 제작 공정에서의 가열 온도가 650℃ 이하라면 보호막(34)에 형성된 개구에서의 도전막(37)을 통한 트랜지스터(32)로의 수소 확산량을 저감할 수 있다.
도 1의 (E)에 도시된 바와 같이, 반도체 장치에 포함되는 소자층(11)은 트랜지스터(32) 및 트랜지스터(33), 트랜지스터(32)와 접촉되는 보호막(34), 및 보호막(36)을 포함한다. 트랜지스터(32) 및 트랜지스터(33)는 보호막(34)과 보호막(36) 사이에 위치하여도 좋다. 또한, 보호막(34) 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)은 영역(21)과 소자층(11)의 측면 사이에 제공된다. 보호막(36)은 수소, 물 등의 확산을 억제하는 기능을 갖는다. 따라서, 보호막(36)은 수소 배리어막 및/또는 물 배리어막으로서 기능한다.
트랜지스터(32) 및 트랜지스터(33)는 보호막(34) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32) 및 트랜지스터(33)로의 수소 확산량을 저감시킬 수 있다. 그러므로, 트랜지스터(32) 및 트랜지스터(33)가 산화물 반도체막을 각각 포함하는 트랜지스터일 때, 트랜지스터의 전기 특성에서의 변화를 저감시킬 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
또는, 도 2의 (A)에 도시된 바와 같이 반도체 장치에 포함되는 소자층(11)은 트랜지스터(32) 및 트랜지스터(33), 트랜지스터(32)와 접촉되는 보호막(34), 보호막(35), 및 보호막(36)을 포함하여도 좋다. 트랜지스터(32)는 보호막(34)과 보호막(35) 사이에 위치하여도 좋다. 트랜지스터(33)는 보호막(35)과 보호막(36) 사이에 위치하여도 좋다. 또한, 보호막(34), 보호막(35), 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)이 영역(21)과 소자층(11)의 측면 사이에 제공된다. 밀봉 영역(22)은 보호막(34)과 보호막(36)이 서로 접촉되는 영역(22a) 및 보호막(34)과 보호막(35)이 서로 접촉되는 영역(22b)을 포함한다.
또는, 도 2의 (B)에 도시된 바와 같이 반도체 장치에 포함된 소자층(11)은 보호막(36), 보호막(35), 및 보호막(34)이 이 차례로 적층된 밀봉 영역(22)을 포함하여도 좋다. 또한, 보호막(34), 보호막(35), 및 보호막(36)이 서로 접촉된 밀봉 영역(22)이 영역(21)과 소자층(11)의 측면 사이에 제공된다.
도 2의 (A) 및 (B)에 도시된 소자층(11)에서 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 또한, 트랜지스터(33)는 보호막(35) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32) 및 트랜지스터(33)로의 수소 확산량을 저감시킬 수 있다. 결과적으로 트랜지스터의 전기 특성에서의 변화를 저감시킬 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
도 3의 (A)에 도시된 바와 같이, 반도체 장치에 포함되는 소자층(11)에서, 밀봉 영역(22)은 트랜지스터(32) 및 트랜지스터(33)를 포함하는 영역(21)을 둘러싸도 좋고 밀봉 영역(22)의 일부는 소자층(11)의 측면으로 연장되어도 좋다. 바꿔 말하면, 도 3의 (B)에 도시된 바와 같이 밀봉 영역(22)의 일부는 소자층(11)의 측면의 일부라도 좋다.
도 3의 (B)에 도시된 소자층(11)에서, 보호막(34) 및 보호막(35)이 서로 접촉되는 밀봉 영역(22)은 영역(21) 외부에 제공된다. 밀봉 영역(22)의 일부는 소자층(11)의 측면의 일부다.
트랜지스터(32)는 산화물 반도체막을 포함한다. 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32)로의 수소 확산량을 저감시킬 수 있다. 결과적으로, 트랜지스터의 전기 특성에서의 변화를 저감시킬 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
또는, 도 3의 (C)에 도시된 바와 같이 반도체 장치에 포함되는 소자층(11)에서, 보호막(34) 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)이 영역(21) 외부에 제공된다. 밀봉 영역(22)의 일부는 소자층(11)의 측면의 일부다.
트랜지스터(32) 및 트랜지스터(33)는 보호막(34) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32) 및 트랜지스터(33)로의 수소 확산량을 저감시킬 수 있다. 따라서, 트랜지스터(32) 및 트랜지스터(33)는 각각 산화물 반도체막을 포함하는 트랜지스터이면, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
또는, 도 4의 (A)에 도시된 바와 같이 반도체 장치에 포함되는 소자층(11)에서, 보호막(34) 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)은 영역(21) 외부에 제공된다. 밀봉 영역(22)의 일부는 소자층(11)의 측면의 일부다. 밀봉 영역(22)은 보호막(34)과 보호막(36)이 서로 접촉되는 영역(22a) 및 보호막(34)과 보호막(35)이 서로 접촉되는 영역(22b)을 포함한다.
또는, 도 4의 (B)에 도시된 바와 같이 반도체 장치에 포함된 소자층(11)은 보호막(36), 보호막(35), 및 보호막(34)이 이 차례로 적층된 밀봉 영역(22)을 포함하여도 좋다. 또한, 보호막(34), 보호막(35), 및 보호막(36)이 서로 접촉된 밀봉 영역(22)이 영역(21) 외부에 제공된다. 밀봉 영역(22)의 일부는 소자층(11)의 측면의 일부다.
트랜지스터(32)는 도 4의 (A) 및 (B)에 도시된 소자층(11)에서의 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 또한, 트랜지스터(33)는 보호막(35) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32) 및 트랜지스터(33)로의 수소 확산량을 저감시킬 수 있다. 결과적으로, 트랜지스터의 전기 특성에서의 변화를 저감시킬 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
＜반도체 장치의 제작 방법＞
다음에, 본 실시형태에 설명된 반도체 장치를 제작하기 위한 방법을 도 5의 (A)~(H)를 참조하여 설명하겠다.
먼저, 소자 기판(51)이 형성된다. 소자 기판(51)을 형성하기 위한 방법은 다음의 실시형태에서 설명하겠다. 또한 소자 기판(51)의 뒷면은 소자 기판(51)의 두께가 감소되도록 갈려도 좋다. 소자 기판(51)의 뒷면을 갈림으로써 반도체 장치의 사이즈를 작게 할 수 있다.
다음에, 도 5의 (A)에 도시된 바와 같이, 소자 기판(51)이 다이싱 장치의 스테이지(50) 위에 제공된다. 여기서, 소자 기판(51)은 소자 기판(51)의 표면에 노출된 도전막(15)이 스테이지(50) 측에 있도록 스테이지(50) 위에 제공된다.
소자 기판(51) 및 프레임체(53)가 스테이지(50)에 실장될 때에 일어나는 마찰이 정전기를 발생시킨다. 정전기의 발생 때문에, 고전압이 소자 기판(51)에 형성된 반도체 소자, 대표적으로는 트랜지스터에 공급되어, 트랜지스터의 절연 파괴가 일어난다. 따라서, 스테이지(50)가 도전 재료를 사용하여 형성되는 것이 바람직하다. 또한, 스테이지(50)가 그라운드되는 것이 바람직하다.
다음에, 프레임체(53)가 스테이지(50) 위에 제공된다. 또한, 접착 시트(54)가 프레임체(53) 위에 제공된다. 접착 시트(54)는 시트 및 상기 시트 위의 접착 수지막을 포함한다. 따라서 접착 시트(54)의 한 표면이 접착성을 갖는다. 접착면이 프레임체(53)와 대향하도록 접착 시트(54)는 프레임체(53) 위에 제공된다.
프레임체(53)는 소자 기판(51)보다 큰 개구를 갖는 프레임형 부재인 것이 바람직하다. 정전기의 생성을 방지하기 위하여, 프레임체(53) 및 접착 시트(54) 각각은 도전성을 갖는 것이 바람직하다.
도 5의 (B)에 도시된 바와 같이, 소자 기판(51) 및 프레임체(53)는, 스테이지(50)에 제공되는 진공 척 장치에 의하여 스테이지(50)에 고정된다. 그 후, 접착 시트(54)가 소자 기판(51) 및 프레임체(53)에 결합된다.
접착 시트(54)를 소자 기판(51) 및 프레임체(53)에 결합하는 스텝에서, 정전기 제거기, 예컨대 이오나이저가 사용되는 것이 바람직하다. 정전기 제거기에 의하여 생성된 양 이온 및 음 이온이 소자 기판(51), 프레임체(53), 및 접착 시트(54)에 분출됨으로써, 소자 기판(51), 프레임체(53), 및 접착 시트(54)에 저장된 정전기를 중화시켜 전기적 중성으로 할 수 있다(diselectrification).
그 후, 도 5의 (C)에 도시된 바와 같이 접착 시트의 필요 없는 부분을 제거한다.
접착 시트에 발생한 정전기를 접착 시트를 제거하는 공정에서 생긴 마찰에 의하여 중화시키기 위하여, 양 이온 및 음 이온이 정전기 제거기를 사용하여 접착 시트(54)로 분출되는 것이 바람직하다.
이 후, 소자 기판(51) 및 프레임체(53)가 스테이지(50)로부터 제거된다. 이 스텝에서, 정전기 제거기에 의하여 생성된 양이온 및 음이온이 소자 기판(51), 프레임체(53), 및 접착 시트(54)에 분출되어 정전기로 인한 반도체 소자의 절연 파괴를 방지한다. 결과적으로, 소자 기판(51), 프레임체(53), 및 접착 시트(54)에 저장된 정전기를 중화시켜 전기적 중성으로 할 수 있다(diselectrification). 또한, 진공 척 장치에서의 압력이 대기압으로 되돌아감으로써, 마찰의 발생을 억제하면서 소자 기판(51) 및 프레임체(53)를 스테이지(50)로부터 쉽게 제거할 수 있다.
그 후, 도 5의 (D)에 도시된 바와 같이, 소자 기판(51)이 복수의 소자층(11)을 형성하도록 잘린다. 본 공정은 다이싱 공정이라고도 한다. 소자 기판(51)은 다이싱 휠(56)을 사용하여 잘린다. 또한 본 스텝에서 소자 기판(51)과 다이싱 휠(56) 사이의 마찰에 의하여 발열이 일어나고 정전기가 생성된다. 이런 이유로, 순수(pure water)로 대표되는 저항성이 낮은 액체에 이산화 탄소를 용해시킴으로써 얻어진 절삭물(55)이 잘리는 부분에 공급되면서 소자 기판(51)이 잘리는 것이 바람직하다. 또한 절삭물의 저항성은 3MΩ·cm 이하인 경우 정전기가 일어나기 어려워 바람직하다.
여기서 소자 기판(51)은 다이싱 휠을 사용하여 잘리지만, 레이저 광 조사가 소자 기판(51)에 수행되어 소자 기판(51)이 잘려도 좋다.
소자 기판(51)이 밀봉 영역 외의 영역에서 잘림으로써, 도 1의 (A)~(E) 및 도 2의 (A) 및 (B)에 도시된 바와 같이 밀봉 영역(22)이 소자층(11)의 측면에 노출되지 않는 소자층(11)이 형성될 수 있다. 한편, 밀봉 영역이 잘릴 때, 도 3의 (A)~(C) 및 도 4의 (A) 및 (B)에 도시된 바와 같이, 밀봉 영역(22)이 소자층(11)의 측면에 노출되는 소자층(11)이 형성될 수 있다.
이 후, 소자층(11)이 건조된다. 여기서, 도 5의 (E)에 도시된 바와 같이 프레임체(53)를 회전시키고, 소자층(11)에 접착되는 절삭물 및 소자 기판(51)을 절단할 때에 발생한 조각을 제거한다. 또한 프레임체(53)가 회전되고, 질소, 건조 공기 등이 소자층(11)에 분출되면, 절삭물 및 조각이 효과적으로 제거될 수 있다.
소자층(11)을 건조하는 스텝에서 생기는 마찰에 의하여 소자층(11), 프레임체(53), 및 접착 시트(54)에 발생한 정전기를 중화시키기 위하여, 양 이온 및 음 이온이 정전기 제거기를 사용하여 소자층(11), 프레임체(53), 및 접착 시트(54)에 분출되는 것이 바람직하다.
그 후, 접착 시트의 접착성이 저감된다. 여기서, 접착 시트(54)는 도 5의 (F)에 도시된 바와 같이 UV광(58)이 조사되어 접착 시트의 접착력을 저감시킨다. 도 5의 (A)~(F)에 도시된 스텝을 합쳐서 다이싱 공정이라고 한다.
다음에, 다이패드(59a) 및 외부 전극(59b)을 포함하는 리드 프레임(59)을 준비한다. 그 후, 도전 페이스트(60)가 리드 프레임(59)의 다이패드(59a)에 도포된다. 접착 시트(54) 위의 소자층(11)이 진공 흡착에 의하여 추출된 후, 소자층(11)이 도전 페이스트(60)에 결합된다. 다음에, 가열 처리가 150℃ 이상 300℃ 이하로 수행되어, 도전 페이스트가 소성되고 소자층(11)이 다이패드(59a)에 단단히 접착된다(도 5의 (G) 참조). 이들 스텝을 합쳐서 다이 본딩 공정이라고 한다.
그 후, 소자층(11)의 표면 위에 제공된 도전막(15)이 도전 부재(16)를 사용하여 리드 프레임(59)의 외부 전극(59b)에 접속된다. 도전 부재(16)로서, 여기서 배선이 사용된다. 소자층(11)과 리드 프레임(59)의 외부 전극(59b)을 도전 부재(16)로서 배선을 사용하여 접속하는 스텝은 와이어 본딩 스텝이라고 한다.
또한 도전 부재(16)가, 배선 대신에 도전 부재(16)로서 구상 땜납을 사용하여 소자층(11)에 제공되어도 좋다. 이 경우, 반도체 장치에서 단자(12)는 필요하지 않고 도전 부재(16)가 단자로서 기능한다.
이 후, 소자층(11), 도전 부재(16), 및 리드 프레임(59)의 일부는 유기 수지 층 등으로 밀봉된다. 이 스텝을 통하여, 소자층(11) 및 도전 부재(16)가 습기, 오염 물질 등에 의하여 오염되는 것을 방지할 수 있다. 이 스텝은 몰드 밀봉 스텝이라고 한다.
그 후, 리드 프레임(59)의 외부 전극(59b)이 도금됨으로써, 외부 전극(59b)의 산화가 방지되고 인쇄 회로 기판에 외부 전극(59b)을 실장하기 위한 땜납을 더 확실히 수행할 수 있다.
도 5의 (H)에 도시된 바와 같이, 반도체 장치를 리드 프레임(59)을 자름으로써 분리한다. 이 스텝은 리드가공 스텝이라고 한다. 그 후, 외부 전극(59b)은 실장하기 쉬운 형상으로 가공되어, 단자(12)가 형성된다. 예를 들어, 외부 전극(59b)이 L형 또는 J형 단자를 형성하도록 구부러져도 좋다. 본 스텝은 형성 스텝이라고 한다.
상술한 스텝을 거쳐, 반도체 장치(10)를 제작할 수 있다.
본 실시형태에서, 본 발명의 일 형태를 설명한다. 본 발명의 다른 실시형태는 다른 실시형태들에서 설명하겠다. 또한 본 발명의 일 형태는 상술한 것에 한정되지 않는다. 보호막(34), 보호막(35), 및 보호막(36), 밀봉 영역(22), 등 중 어느 것이 제공되는 예가 본 발명의 형태로서 기재되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황에 따라, 보호막(34), 보호막(35), 및 보호막(36), 밀봉 영역(22) 등 중 어느 것이 본 발명의 일 형태에 반드시 제공될 필요는 없다.
밀봉 영역(22)은 폐루프 형상을 갖는 대신에 부분적으로 분할되어도 좋다.
트랜지스터(32) 및 트랜지스터(33)의 채널 등에 산화물 반도체막이 포함되는 예가 본 발명의 일 형태로서 설명되지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 상황에 따라, 본 발명의 일 형태에서, 산화물 반도체는 반드시 트랜지스터의 채널 등에 제공될 필요는 없다. 예를 들어, 상황에 따라 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs) 등을 함유하는 재료가 채널, 채널 주변, 소스 영역, 드레인 영역 등에 사용되어도 좋다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에서, 반도체 장치에 포함되는 소자층의 구조를 도 6의 (A)~도 20을 참조하여 설명하겠다. 본 실시형태에서, 전력이 공급되지 않더라도 저장된 데이터를 유지할 수 있고 기록 횟수에 한정이 없는 반도체 장치(기억 장치)의 예를 도면을 참조하여 설명하겠다.
＜반도체 장치 구조 1＞
도 6의 (A) 및 (B)는 반도체 장치에 포함되는 소자층의 측면의 주변을 도시한 단면 개략도다.
도 6의 (A)에 도시된 바와 같이, 소자층(11)은 상부에 트랜지스터(32) 및 커패시터(39)를 포함하고, 하부에 트랜지스터(33a) 및 트랜지스터(33b)를 포함한다. 트랜지스터(32) 및 커패시터(39)는 각각 플러그로서 기능하는 도전막(161b) 및 도전막(165) 및 배선으로서 기능하는 도전막(163b)을 통하여 트랜지스터(33a)에 전기적으로 접속된다.
소자층(11)은 트랜지스터(32)와 접촉되는 보호막(34), 및 트랜지스터(32)와 트랜지스터(33a) 및 트랜지스터(33b) 사이에 있는 보호막(35)도 포함한다. 보호막(34)은 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(35) 사이에 제공된 절연막에서의 개구에 형성된다. 또한 보호막(34)과 보호막(35) 사이에 제공되는 절연막은 절연막(103)이지만, 이에 한정되지 않는다.
밀봉 영역(22)은 트랜지스터(32)와 소자층(11)의 측면 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34)과 보호막(35)은 절연막(103)에서의 개구에서 서로 접촉된다. 소자층(11)에 포함되는 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다.
먼저, 소자층(11)에 포함되는 트랜지스터(32)를 설명하겠다.
트랜지스터(32)는, 게이트 전극으로서 기능하는 도전막(101); 게이트 절연막으로서 기능하는 절연막(103); 산화물 반도체막(105); 소스 및 드레인 전극으로서 기능하는 도전막(107) 및 도전막(108); 게이트 절연막으로서 기능하는 절연막(109); 및 게이트 전극으로서 기능하는 도전막(111)을 포함한다.
도전막(101)은 보호막(35) 위에 제공된다. 절연막(103)은 보호막(35) 및 도전막(101) 위에 제공된다. 산화물 반도체막(105)은 절연막(103) 위에 제공된다. 도전막(107) 및 도전막(108)은 적어도 산화물 반도체막(105)의 상면 및 측면 또는 산화물 반도체막(105)의 측면에만 접촉된다. 절연막(109)은 산화물 반도체막(105)과 도전막(107) 및 도전막(108) 위에 제공된다. 도전막(111)은 절연막(109)을 사이에 두고 산화물 반도체막(105)과 중첩된다.
트랜지스터(32)는 2개의 게이트 전극을 포함한다. 이들 중 하나는 트랜지스터(32)의 온/오프를 제어하는 기능을 갖는다. 다른 하나는 트랜지스터(32)의 문턱 전압을 제어하는 기능을 갖는다. 트랜지스터(32)의 문턱 전압을 양으로 하는 전압을 하나의 게이트 전극에 인가함으로써, 트랜지스터(32)를 노멀리 오프로 할 수 있다.
도전막(101)은 트랜지스터(32)의 문턱 전압을 제어하는 기능을 갖는다. 도전막(101)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 망가니즈, 및 텅스텐으로부터 선택된 금속 원소; 이들 금속 원소 중 어느 것을 구성 요소로서 함유하는 합금; 이들 금속 원소 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 또한, 망가니즈 및 지르코늄으로부터 선택된 금속 원소 중 적어도 하나를 사용하여도 좋다. 도전막(101)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 도전막(101)의 구조의 예에는 실리콘을 함유하는 알루미늄막의 단층 구조, 망가니즈를 함유하는 구리막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 구리막이 구리 마그네슘 합금막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 타이타늄막, 알루미늄막, 및 타이타늄막이 이 차례로 적층된 3층 구조, 및 구리 마그네슘 합금막, 구리막, 및 구리 마그네슘 합금막이 이 차례로 적층된 3층 구조가 포함된다. 또는, 알루미늄 및 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 함유하는 합금막 또는 질화막을 사용하여도 좋다.
또는, 도전막(101)은 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐주석 산화물 등의 광 투과 도전 재료를 사용하여 형성될 수 있다. 또는, 도전막(101)은 상술한 광 투과 도전 재료 및 상술한 금속 원소를 사용하여 형성된 적층 구조를 가질 수 있다.
또한 도전막(101)에 함유되는 원소(들)는 절연막(103)으로 확산되지 않는 것이 바람직하다. 예를 들어, 텅스텐, 탄탈럼, 몰리브데넘, 구리, 타이타늄, 및 알루미늄으로부터 선택된 하나 이상의 원소를 함유하는 합금막, 적은 양의 원소가 첨가된 합금막 등이 도전막(101)으로서 사용되면, 도전막(101)에 함유되는 원소(들)가 절연막(103)으로 확산되기 어렵다.
도전막(101)으로서, In-Ga-Zn 산화 질화막, In-Sn 산화 질화막, In-Ga 산화 질화막, In-Zn 산화 질화막, (SnON, InON 등의) 금속 산화질화막, (InN, ZnN 등의) 금속 질화막 등이 제공되어도 좋다. 예를 들어, In-Ga-Zn 산화 질화막을 사용하는 경우, In-Ga-Zn 산화 질화막의 질소 농도가 적어도 산화물 반도체막(105)의 질소 농도보다 높은, 구체적으로는 질소 농도가 7at.% 이상의 In-Ga-Zn 산화질화막이 사용된다. 상술한 금속 산화질화막 또는 금속 질화막 중 어느 것을 사용하여 도전막(101)을 형성하는 경우, 도전막(101) 위에 형성되는 금속, 산소, 또는 질소의 확산을 방지하는 보호막인 것이 바람직하다. 보호막의 예에는 텅스텐, 탄탈럼, 몰리브데넘, 구리, 타이타늄, 및 알루미늄으로부터 선택된 하나 이상의 원소를 함유하는 합금막 및 적은 양의 원소가 첨가된 합금막이 포함된다.
절연막(103)은, 예컨대 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 및 Ga-Zn 금속 산화물 중 어느 것을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
문턱 전압 등의 트랜지스터의 전기 특성에서의 변동을 저감시키기 위하여 절연막(103)은 결함이 적거나 또는 불순물이 적은 막인 것이 바람직하다.
가열에 의하여 산소를 방출하는 산화 절연막이 절연막(103)으로서 사용되는 것이 바람직하고, 이 경우 절연막(103)에 함유되는 산소를 산화물 반도체막(105)으로 가열 처리에 의하여 이동시킬 수 있다. 결과적으로, 산화물 반도체막(105)에서의 산소 빈자리를 저감시킬 수 있어, 트랜지스터(32)는 높은 신뢰성을 가질 수 있다.
절연막(103)으로서 보호막을 사용함으로써 외부로부터 산화물 반도체막(105)으로의 수소 진입을 방지할 수 있다.
절연막(103)이 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨, 또는 산화 알루미늄 등의 high-k 재료를 사용하여 형성되어도 좋고, 이런 경우 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
절연막(103)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 10nm 이상 50nm 이하가 좋다. 절연막(103)의 두께를 저감함으로써 도전막(101)에 공급된 전압을 낮게 할 수 있어, 반도체 장치의 소비 전력을 저감할 수 있다.
산화물 반도체막(105)으로서, In 또는 Ga을 함유하는 산화물 반도체막을 사용할 수 있다. 대표적인 예에는 In-Ga 산화막, In-Zn 산화막, In-Mg 산화막, Zn-Mg 산화막, 및 In-M-Zn 산화막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이 포함된다.
산화물 반도체막(105)으로서 In-M-Zn 산화막을 사용하는 경우, Zn 및 O를 고려하지 않는다면, In의 비율 및 M의 비율은 각각 25at.% 이상 75at.% 미만인 것이 바람직하고, 각각 34at.% 이상 66at.% 미만인 것이 더 바람직하다.
산화물 반도체막(105)에서의 인듐과 갈륨의 함유량은 TOF-SIMS(time-of-flight secondary ion mass spectrometry), XPS(X-ray photoelectron spectrometry), 또는 ICP-MS(inductively coupled plasma mass spectrometry)에 의하여 서로 비교될 수 있다.
산화물 반도체막(105)이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상의 에너지 갭을 갖기 때문에, 트랜지스터(32)의 오프 상태 전류를 낮게 할 수 있다.
산화물 반도체막(105)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하다.
산화물 반도체막(105)에 함유되는 수소가 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소 빈자리가 산소가 방출되는 격자(또는 산소가 방출되는 부분)에 형성된다. 상기 산소 빈자리로의 수소의 진입은 캐리어로서 기능하는 전자를 발생시킬 수 있다. 또한, 수소의 일부가 금속 원자에 결합된 산소에 결합되면 캐리어로서 기능하는 전자를 발생시킬 수 있다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 산화물 반도체막(105)에서의 수소가 산화물 반도체막(105)에서의 산소 빈자리와 같이 가능한 한 저감되는 것이 바람직하다. 구체적으로, 산화물 반도체막(105)에서, SIMS(secondary ion mass spectrometry)에 의하여 측정된 수소 농도가 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 설정된다. 이 경우, 트랜지스터(32)는 양의 문턱 전압(노멀리 오프 특성)을 갖는다.
또한 산화물 반도체막(105)에서의 불순물 농도는 SIMS(secondary ion mass spectrometry)에 의하여 측정될 수 있다.
제 14족에 속하는 원소들 중 하나인 실리콘 또는 탄소가 산화물 반도체막(105)에 함유되면, 산소 빈자리는 증가되고 n형 영역이 형성된다. 따라서, 산화물 반도체막(105)에서의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정됨)가 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하다. 이런 경우, 트랜지스터(32)는 양의 문턱 전압(노멀리 오프 특성)을 갖는다.
또한, SIMS로 측정되는, 산화물 반도체막(105)에서의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 수 있어, 이 경우 트랜지스터의 오프 상태 전류는 증가될 수 있다. 그러므로, 산화물 반도체막(105)의 알칼리 금속 또는 알칼리 토금속의 농도는 저감되는 것이 바람직하다. 이런 경우, 트랜지스터(32)는 양의 문턱 전압(노멀리 오프 특성)을 갖는다.
또한, 질소가 산화물 반도체막(105)에 함유되면, n형 영역이 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 형성된다. 따라서, 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이런 이유로부터, 상기 산화물 반도체막에서의 질소는 가능한 한 저감되는 것이 바람직하고; SIMS로 측정되는 질소의 농도가 예컨대 5×1018atoms/cm3 이하로 설정되는 것이 바람직하다.
산화물 반도체막(105)에서의 불순물의 저감은 산화물 반도체막에서의 캐리어 밀도를 저감할 수 있다. 산화물 반도체막(105)은 1×1017/cm3 이하, 더 바람직하게는 1×1015/cm3 이하, 더욱 바람직하게는 1×1013/cm3 이하, 보다 바람직하게는 1×1011/cm3 이하의 캐리어 밀도를 갖는 것이 바람직하다.
또한, 산화물 반도체막(105)으로서 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하면 트랜지스터는 더 우수한 전기 특성을 가질 수 있어 바람직하다. 여기서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 양이 작은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체는 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 갖는 경우가 있다. 따라서 채널 영역이 형성되는 산화물 반도체막을 포함하는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지 않는다(노멀리 온이 좀처럼 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 캐리어 트랩이 적은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 따라서, 채널 영역이 상기 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 경우가 있다.
산화물 반도체막의 구조를 이하에서 설명하겠다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막은 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
먼저, CAAC-OS막을 설명하겠다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나다.
CAAC-OS막의 명시야상 및 회절 패턴의 결합된 분석 이미지(고해상도 TEM 이미지라고도 함)를 TEM(transmission electron microscope)에 의하여 관찰한다. 그 결과, 복수의 결정부가 명료하게 관찰된다. 하지만 고해상도 TEM 이미지에서, 결정부들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS막에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.
시료면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고해상도 단면 TEM 이미지에서, 금속 원자가 결정부에서 층상으로 배열된다. 금속 원자의 각 층은, 위에 CAAC-OS막이 형성되는 면(이하, 위에 CAAC-OS막이 형성되는 면을 형성면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영하며 CAAC-OS막의 형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 고해상도 평면 TEM 이미지에서, 삼각형 또는 육각형 배열로 금속 원자가 결정부에서 배열된다. 하지만, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 없다.
CAAC-OS막은, X선 회절(XRD) 장치에 의하여 구조 분석이 수행된다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의하여 분석되면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래되고, 이는 CAAC-OS막에서의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 가리킨다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 분석되면, 31° 근방에서의 2θ의 피크에 더하여, 36° 근방에서도 2θ의 피크가 관찰될 수 있다. 36° 근방에서의 2θ의 피크는, CAAC-OS막의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서, 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 및 전이 금속 원소 등 산화물 반도체막의 주성분 외의 원소다. 특히, 실리콘 등, 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성 저하를 일으킨다. 철 및 니켈 등의 중금속, 아르곤, 이산화탄소 등은 각각 원자 반경(분자 반경)이 크기 때문에 이들 중 어느 것이 산화물 반도체막에 함유되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시킨다. 또한 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
또한, CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막에서의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 이에 수소가 포획될 때에는 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 개수가 적은) 상태를 고순도 진성 상태 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 거의 없기 때문에, 낮은 캐리어 밀도를 가질 수 있다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지(노멀리 온이 좀처럼 되지) 않는다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 거의 없다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막에서 캐리어 트랩에 의하여 포획된 전하는 방출할 때까지 걸리는 시간이 길고 고정 전하와 같이 적용할 수 있다. 따라서, 높은 불순물 농도 및 높은 결함 상태의 밀도를 갖는 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
CAAC-OS막을 사용하는 트랜지스터에서, 가시광 또는 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막을 설명하겠다.
미결정 산화물 반도체막은 고해상도 TEM 이미지에서 결정부가 관찰되는 영역 및 고해상도 TEM 이미지에서 결정부가 명료하게 관찰되지 않는 영역을 포함한다. 미결정 산화물 반도체막에서의 결정부의 사이즈는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 1nm 이상 10nm 이하의 사이즈, 또는 1nm 이상 3nm 이하의 사이즈를 갖는 미결정은 특히 나노 결정(nc)이라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 고해상도 TEM 이미지에서, 결정 입계가 nc-OS막에서 명료하게 찾을 수 없는 경우가 있다.
nc-OS막에서, 미소한 영역(예컨대 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. 또한, nc-OS막에서 상이한 결정부들 사이에서 결정 배향의 규칙성이 없다. 그러므로 막 전체의 배향은 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라 비정질 산화물 반도체막과 구별될 수 없는 경우가 있다. 예를 들어, nc-OS막이 결정부보다 큰 직경을 갖는 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 구조 분석이 수행되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예컨대, 50nm 이상)을 갖는 전자 빔을 사용하여 얻어진 nc-OS막의 선택 영역 전자 회절 패턴에 헤일로 패턴이 나타난다. 한편, 결정부의 직경과 근사하거나 또는 결정부의 직경보다 작은 프로브 직경을 갖는 전자 빔을 사용함으로써 얻어진 nc-OS막의 나노빔 전자 회절 패턴에는 스폿이 보인다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 원형(링) 패턴의 휘도가 높은 영역이 보이는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 복수의 스폿이 링형 영역에서 보이는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막에서 상이한 결정부들 사이에서 결정 배향의 규칙성은 없으므로 nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체막을 설명하겠다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 갖고 결정부를 갖지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 특정한 상태를 갖지 않는다.
비정질 산화물 반도체막의 고해상도 TEM 이미지에서, 결정부를 찾을 수 없다.
비정질 산화물 반도체막에 XRD 장치로 out-of-plane법에 의하여 구조 분석이 수행되면, 결정면을 나타내는 피크는 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 보인다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 스폿은 보이지 않지만 헤일로 패턴이 보인다.
또한, 산화물 반도체막은, nc-OS막과 비정질 산화물 반도체막 사이의 물리적 특성을 갖는 구조를 가질 수 있다. 이런 구조를 갖는 산화물 반도체막은, 특히 amorphous-like OS (amorphous-like oxide semiconductor)막이라고 한다.
amorphous-like OS막의 고해상도 TEM 이미지에서, 보이드가 보일 수 있다. 또한, 고해상도 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역과, 결정부가 관찰되지 않는 영역이 있다. amorphous-like OS막에서, TEM 관찰에 사용된 미량의 전자 빔에 의하여 결정화가 일어나고, 결정부의 성장을 찾아내는 경우가 있다. 한편, 양질의 nc-OS막에서, TEM 관찰에 사용된 미량의 전자 빔에 의한 결정화는 거의 관찰되지 않는다.
또한, amorphous-like OS막 및 nc-OS막에서의 결정부의 사이즈는 고해상도 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은, In-O층들 사이에 2개의 Ga-Zn-O층을 포함하는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층들과 6개의 Ga-Zn-O층들의 9개의 층들이 c축 방향으로 층상으로 되어 있는 구조를 갖는다. 따라서, 근접하는 층들 사이의 간격은, (009)면의 격자 간격(d값이라고도 함)과 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 고해상도 TEM 이미지에서의 격자 줄무늬에 주목한다. 격자 줄무늬들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
또한 산화물 반도체막은 예컨대 비정질 산화물 반도체막, amorphous-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상을 포함하는 적층막이라도 좋다.
도전막(107) 및 도전막(108)은 각각 도전 재료로서, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 망가니즈, 및 텅스텐 등 금속 중 어느 것 및 이들 금속 중 어느 것을 주성분으로서 함유하는 합금을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성된다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 망가니즈를 함유하는 구리막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 타이타늄막이 텅스텐막 위에 적층된 2층 구조, 구리막이 구리 마그네슘 합금막 위에 적층된 2층 구조, 구리막이 구리 마그네슘 알루미늄 합금막 위에 적층된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 차례로 적층된 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 차례로 적층된 3층 구조, 구리 마그네슘 합금막, 구리막, 및 구리 마그네슘 합금막이 이 차례로 적층된 3층 구조 등을 들 수 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 함유하는 투명 도전 재료를 사용하여도 좋다.
또한 산화물 반도체막(105)에서, 채널 형성 영역은 도전막(101) 및 도전막(111)과 중첩되고 도전막(107)과 도전막(108) 사이에 위치하는 영역을 말한다. 또한, 채널 영역은 채널 형성 영역에 전류가 주로 흐르는 영역을 말한다. 여기서, 채널 영역은 도전막(107)과 도전막(108) 사이에 위치하는 산화물 반도체막(105)의 일부다. 채널 길이는 도전막(107)과 도전막(108) 사이의 거리를 말한다.
도전막(107) 및 도전막(108)에, 텅스텐, 타이타늄, 알루미늄, 구리, 몰리브데넘, 크로뮴, 또는 탄탈럼, 또는 이들의 합금 등의, 산소와 결합되기 쉬운 도전 재료가 사용되는 것이 바람직하다. 비교적 높은 융점을 갖는 텅스텐 또는 타이타늄이 사용되는 것이 바람직하고, 이에 의하여 다음의 공정 온도를 비교적 높게 할 수 있다. 또한 산소와 결합되기 쉬운 도전 재료에는 산소가 확산되기 쉬운 재료가 이 범주에 포함된다. 결과적으로, 산화물 반도체막(105)에 함유되는 산소는 도전막(107) 및 도전막(108)에 함유되는 도전 재료와 결합되어, 산소 빈자리 영역이 산화물 반도체막(105)에 형성된다. 또한, 도전막(107) 및 도전막(108)에 함유되는 도전 재료의 구성 원소의 일부는 산화물 반도체막(105)과 혼합되는 경우가 있다. 이런 경우, n형 영역(저저항 영역)은 적어도 산화물 반도체막(105)에서 도전막(107) 및 도전막(108)과 접촉되는 영역에 형성된다. n형 영역(저저항 영역)은 소스 영역 및 드레인 영역으로서 기능한다.
높은 산소 농도를 갖는 영역이 저저항 영역과 접촉되는, 도전막(107) 및 도전막(108)의 일부에 형성되어도 좋다. 저저항 영역과 접촉되는, 도전막(107) 및 도전막(108)에 산화물 반도체막(105)의 구성 원소가 진입되는 경우가 있다. 바꿔 말하면, 산화물 반도체막(105)과 도전막(107) 및 도전막(108) 사이의 계면의 근방에서, 혼합 영역 또는 이들 2층의 혼합층이라고 불수 있는 영역이 형성되는 경우가 있다.
n형 영역(저저항 영역)이 높은 도전성을 갖기 때문에, 산화물 반도체막(105)과 도전막(107) 및 도전막(108) 사이의 접촉 저항을 저감할 수 있어, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
절연막(109)은 절연막(103)을 위한 재료들 중 어느 것을 적절히 사용하여 형성될 수 있다.
도전막(111)은 도전막(101)을 위한 재료 중 어느 것을 사용하여 형성될 수 있다.
다음에, 커패시터(39)를 설명하겠다.
커패시터(39)는 도전막(107), 절연막(119), 및 도전막(121)을 포함한다.
도전막(107)은 트랜지스터(32)의 소스 또는 드레인 전극으로서 기능한다. 따라서, 커패시터(39)는 트랜지스터(32)의 소스 또는 드레인 전극에 전기적으로 접속된다.
절연막(119)은 트랜지스터(32)의 게이트 절연막으로서 기능하는 절연막(109) 과 동시에 형성된다.
도전막(121)은 트랜지스터(32)의 게이트 전극으로서 기능하는 도전막(111)과 동시에 형성된다.
커패시터(39)는 트랜지스터(32)와 동시에 형성되므로, 제작 공정 수를 저감할 수 있다.
다음에, 트랜지스터(33a) 및 트랜지스터(33b)를 설명하겠다. 구체적으로, 트랜지스터(33a) 및 트랜지스터(33b)가 같은 구조를 갖기 때문에 트랜지스터(33a)만을 설명하겠다.
트랜지스터(33a)에서, 채널 영역이 기판(130)에 형성된다. 또한, 트랜지스터(33a)는 채널 영역(131), p형 불순물 영역(133), 게이트 절연막으로서 기능하는 절연막(135), 및 게이트 전극으로서 기능하는 도전막(137)을 포함한다. 도전막(137)의 측면에는 측벽 절연막(139)이 제공된다. p형 불순물 영역(133)은 LDD(lightly doped drain) 영역, 익스텐션 영역, 및 소스 또는 드레인 영역으로서 기능한다. p형 불순물 영역(133)에서, 측벽 절연막(139)과 중첩되지 않는 영역은 측벽 절연막(139)과 중첩되는 영역보다 불순물 농도가 높다.
실시형태 1에 설명된 트랜지스터(33)를 형성하기 위하여 사용될 수 있는 반도체 기판들 중 어느 것을 기판(130)으로서 적절히 사용할 수 있다. 여기서, p형 단결정 실리콘 기판은 기판(130)으로서 사용된다.
또한 트랜지스터(33a)에 포함되는, p형 불순물 영역(133), 절연막(135), 도전막(137), 및 측벽 절연막(139)은 MOSFET(metal-oxide-semiconductor field-effect transistor)에서 절연막 및 도전막을 위한 공지의 재료 중 어느 것을 적절히 사용하여 형성될 수 있다.
다음에, 트랜지스터(33a)와 트랜지스터(33b) 사이, 및 트랜지스터(32)와 커패시터(39) 사이에 위치하는 절연막 및 도전막을 설명하겠다.
소자 분리 영역으로서 기능하는 절연막(141)을 기판(130) 위에 형성한다. 절연막(141)은 트랜지스터(33a) 및 트랜지스터(33b)를 기판(130) 위에 형성된 다른 트랜지스터로부터 분리한다. 절연막(143)은 p형 불순물 영역(133), 도전막(137), 측벽 절연막(139), 및 절연막(141) 위에 형성되고, 절연막(145)은 절연막(143) 위에 형성된다.
플러그로서 각각 기능하는 도전막(161a), 도전막(161b), 및 도전막(161c)은 절연막(143) 및 절연막(145)에서의 개구에 형성된다. 도전막(161a)이 트랜지스터(33a)에서의 p형 불순물 영역(133)에 접속된다. 도전막(161b)은 트랜지스터(33a)에서의 도전막(137)에 접속된다. 도전막(161c)은 트랜지스터(33b)에서의 p형 불순물 영역에 접속된다.
배선으로서 각각 기능하는 도전막(163a), 도전막(163b), 및 도전막(163c)은 절연막(145) 및 도전막(161a), 도전막(161b), 및 도전막(161c) 위에 형성된다. 도전막(163a)은 도전막(161a)에 접속된다. 도전막(163b)은 도전막(161b)에 접속된다. 도전막(163c)은 도전막(161c)에 접속된다.
절연막(147)은 절연막(145) 및 도전막(163a), 도전막(163b), 및 도전막(163c) 위에 형성된다. 보호막(35)은 절연막(147) 위에 형성된다. 트랜지스터(32)는 보호막(35) 위에 형성된다. 구체적으로, 트랜지스터(32)에 포함되는 도전막(101) 및 절연막(103)은 보호막(35) 위에 형성된다.
플러그로서 기능하는 도전막(165)은 절연막(103) 및 절연막(147) 및 보호막(35)에서의 개구에 형성된다. 도전막(165)은 도전막(163b) 및 트랜지스터(32)에서의 도전막(107)에 접속된다.
절연막(149)은 트랜지스터(32) 및 커패시터(39) 위에 형성된 보호막(34) 위에 형성된다. 절연막(151)은 절연막(149) 위에 형성된다.
플러그로서 기능하는 도전막(167)은 절연막(149), 절연막(151), 및 절연막(34)에서의 개구에 형성된다. 도전막(167)은 트랜지스터(32)에서의 도전막(108)에 접속된다.
배선으로서 기능하는 도전막(169)은 절연막(151) 및 도전막(167) 위에 형성된다. 도전막(169)은 도전막(167)에 접속된다.
절연막(153)은 절연막(151) 및 도전막(169) 위에 형성된다.
플러그로서 기능하는 도전막(171)은 절연막(153)에서의 개구에 형성된다. 도전막(171)은 도전막(169)에 접속된다.
전극 패드로서 기능하는 도전막(173)은 절연막(153) 및 도전막(171) 위에 형성된다. 도전막(173)은 도전막(171)에 접속된다.
절연막(143)은 수소를 함유하고 가열에 의하여 수소를 방출하는 절연막인 것이 바람직하다. 구체적으로, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 막 표면 온도로 수행된 열탈착 분광법(이하 TDS라고 함)에 의하여 측정되면 절연막으로부터 방출되는 수소 분자의 개수는 바람직하게는 5.0×1023molecules/cm3 이상이다. 또한, 러더퍼드 후방산란 분광 분석법에 의하여 측정되면 절연막의 수소 농도는 바람직하게는 20at% 이상 25at% 이하다. 상기 절연막의 예에는 질화 실리콘막 및 질화산화 실리콘막이 포함된다.
여기서, 트랜지스터(33a) 및 트랜지스터(33b)는 p형 단결정 실리콘 기판을 사용하여 형성된다. 트랜지스터(33a) 및 트랜지스터(33b)의 우수한 전기 특성을 달성하기 위하여, 수소화 처리를 트랜지스터(33a) 및 트랜지스터(33b)의 형성 공정에서 수행하여 적어도 채널 영역을 포함하는 단결정 실리콘 기판에 포함되는 결함(댕글링 본드)을 수복(修復)시키는 것(수소에 의한 종단)이 바람직하다. 가열에 의하여 수소를 방출하는 절연막이 절연막(143)으로서 형성되면, 절연막(143)으로부터 방출된 수소를 사용하여 수소화 처리를 단결정 실리콘 기판에 수행할 수 있다.
하지만, 산화물 반도체막을 포함하는 트랜지스터(32)에서의 수소가 트랜지스터의 신뢰성을 저하시킬 수 있다. 그러므로, 보호막(35)이 트랜지스터(32)와 트랜지스터(33a) 및 트랜지스터(33b) 사이에 제공되는 것이 바람직하다. 이런 경우, 절연막(143)에 함유되는 수소가, 가열 처리에서 트랜지스터(32)로 확산되는 것을 방지할 수 있어, 트랜지스터(32)의 신뢰성에서의 저감을 억제하고 트랜지스터(33a) 및 트랜지스터(33b)의 전기 특성을 향상시킨다. 트랜지스터(32)는 보호막(34)과 보호막(35)이 서로 접촉되는 밀봉 영역(22)을 소자층(11)의 단부 근방에 포함한다. 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 이에 의하여 절연막(143) 및 외부로부터 트랜지스터(32)로의 수소 확산량을 저감할 수 있어, 트랜지스터(32)의 신뢰성의 저하를 방지한다.
절연막(145), 절연막(147), 절연막(149), 절연막(151), 및 절연막(153)은 각각 폴리이미드, 아크릴, 벤조사이클로부텐계 수지, 폴리아마이드, 또는 에폭시 등의 내열 유기 재료를 사용하여 형성될 수 있다. 상술한 유기 재료 외에, 탄소가 첨가된 산화 실리콘(SiOC), 불소가 첨가된 산화 실리콘(SiOF), Si(OC2H5)4로 만들어진 산화 실리콘인 TEOS(tetraethylorthosilicate), 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한 절연막(145), 절연막(147), 절연막(149), 절연막(151), 및 절연막(153)은 각각 이들 재료 중 어느 것을 사용하여 형성된 복수의 절연막을 적층함으로써 형성되어도 좋다.
또한 실록산계 수지는 실록산계 재료를 출발 재료로서 사용하여 형성된 Si-O-Si결합을 포함하는 수지에 대응한다. 실록산계 수지는 유기기(예컨대, 알킬기 또는 아릴기) 또는 플루오로기를 치환기로서 함유하여도 좋다. 유기기는 플루오로기를 함유하여도 좋다.
절연막(145), 절연막(147), 절연막(149), 절연막(151), 및 절연막(153)은 절연막(103)을 위한 재료와 비슷한 재료를 사용하여 형성될 수 있다.
플러그로서 기능하는 도전막(161a), 도전막(161b), 도전막(161c), 도전막(165), 도전막(167), 및 도전막(171)은 각각 도전 재료로서, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것 및 이들 금속 중 어느 것을 주성분으로서 함유하는 합금을 사용하는 단층 구조 또는 적층 구조를 갖도록 형성된다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 타이타늄막이 텅스텐막 위에 적층된 2층 구조, 구리막이 구리 마그네슘 알루미늄 합금막 위에 적층된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 차례로 적층된 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 차례로 적층된 3층 구조 등을 들 수 있다.
도전막(161a), 도전막(161b), 도전막(161c), 도전막(165), 도전막(167), 및 도전막(171)은 각각 수소, 물 등의 확산을 억제하는 도전막을 포함하는 것이 바람직하다. 예를 들어, 도전막(161a), 도전막(161b), 도전막(161c), 도전막(165), 도전막(167), 및 도전막(171)은 각각 수소, 물 등의 확산을 억제하는 도전막과 도전막의 적층 구조를 갖는 것이 바람직하다. 수소, 물 등의 확산을 억제하는 도전막의 예에는 타이타늄막, 탄탈럼막, 질화 타이타늄막, 질화 탄탈럼막, 및 Ir x Ta1 - x (0＜x＜1)막을 포함한다.
물 등의 확산을 억제하는 도전막이 보호막(34) 및 보호막(35)의 개구에서 보호막(34) 및 보호막(35)과 접촉됨으로써 수소가 보호막(34) 및 보호막(35)에서의 개구로부터 트랜지스터(32)로 확산되기 어려워 트랜지스터(32)의 신뢰성에서의 저하를 방지할 수 있다.
배선으로서 각각 기능하는 도전막(163a), 도전막(163b), 도전막(163c), 및 도전막(169)은 구리 또는 알루미늄 등의 저저항 도전 재료를 사용하여 형성되는 것이 바람직하다. 저저항 도전 재료를 사용함으로써 도전막(163a), 도전막(163b), 도전막(163c), 및 도전막(169)을 통하여 전도하는 신호의 배선 지연을 저감할 수 있다. 구리가 도전막(163a), 도전막(163b), 도전막(163c), 및 도전막(169)에 사용되는 경우, 도전막은 각각 구리가 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b)에서의 채널 영역으로 확산되는 것을 방지하기 위하여, 물 등의 확산을 억제하는 도전막을 포함하는 것이 바람직하다. 물 등의 확산을 억제하는 도전막의 예에는, 이에 한정되지 않지만 질화 탄탈럼을 사용하는 막, 질화 탄탈럼 및 탄탈럼의 적층, 타이타늄, 질화 타이타늄 및 타이타늄의 적층 등이 포함된다.
전극으로서 기능하는 도전막(173)은 알루미늄, 알루미늄을 함유하는 합금, 금, 금을 함유하는 합금, 구리, 구리를 함유하는 합금 등을 사용하여 형성될 수 있다.
여기서, 트랜지스터(32)의 채널 영역이 형성되는 영역의 반도체 재료 및 트랜지스터(33a) 및 트랜지스터(33b)의 채널 영역이 형성되는 영역의 반도체 재료가 상이한 밴드 갭을 갖는 것이 바람직하다. 예를 들어, 산화물 반도체가 트랜지스터(32)의 채널 영역이 형성되는 영역의 반도체 재료로서 사용되는 경우, 산화물 반도체 외의 반도체 재료가 트랜지스터(33a) 및 트랜지스터(33b)의 채널 영역이 형성되는 영역의 반도체 재료로서 사용되는 것이 바람직하다. 결정성 실리콘 등의, 산화물 반도체 외의 반도체 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 더 고속으로 더 쉽게 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터에 의하여 이의 전기 특성, 즉 낮은 오프 상태 전류에 의하여 긴 시간 전하를 유지할 수 있다.
예를 들어, 채널 영역이 형성되는 영역이 반도체 기판 또는 결정성 실리콘막을 사용하여 형성되는 트랜지스터(33a) 및 트랜지스터(33b)는, 채널 영역이 형성되는 영역의 반도체 재료로서 산화물 반도체를 포함하는 트랜지스터(32)보다 고속으로 동작할 수 있다. 따라서, 트랜지스터(33a) 및 트랜지스터(33b)가 판독 트랜지스터로서 사용될 때, 데이터를 고속으로 판독할 수 있다.
여기서 트랜지스터(32)는 n채널 트랜지스터로서 설명하였지만, p채널 트랜지스터를 사용할 수 있는 것은 말할 나위 없다. 여기서 트랜지스터(33a) 및 트랜지스터(33b)는 p채널 트랜지스터로서 설명되었지만, n채널 트랜지스터를 사용할 수 있는 것은 말할 나위 없다. 또한 달리 명시되지 않는 한, 반도체 장치에 사용된 재료 및 반도체 장치의 구조 등의, 반도체 장치의 구체적인 구조는 여기서 설명된 것에 반드시 한정될 필요는 없다. 예를 들어, 트랜지스터(32)와, 트랜지스터(33a) 및 트랜지스터(33b) 사이에 제공되는, 절연막, 배선으로서 기능하는 도전막, 및 플러그로서 기능하는 도전막의 구조는 적절히 바꿀 수 있다. 또한, 트랜지스터(33)와 전극 패드로서 기능하는 도전막 사이에 제공되는, 절연막, 배선으로서 기능하는 도전막, 및 플러그로서 기능하는 도전막의 구조를 적절히 바꿀 수 있다.
트랜지스터(32)는 채널 영역이 형성되는 영역에서의 반도체 재료로서 산화물 반도체를 사용하는 트랜지스터다. 트랜지스터(32)의 오프 상태 전류가 낮기 때문에, 저장된 데이터를 긴 기간 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 리프레시 동작의 빈도가 굉장히 낮은 기억 장치를 제공할 수 있어, 소비 전력을 충분히 저감할 수 있다.
도 6의 (A)에 도시된 바와 같이, 트랜지스터(32) 및 커패시터(39)를, 위에 트랜지스터(33a) 및 트랜지스터(33b)가 형성되는 기판(130) 위에 형성될 수 있다. 즉, 반도체 소자를 반도체 장치의 집적도를 증가시킬 수 있는, 3차원 적층으로 할 수 있다.
또한 보호막(35) 및 도전막(101)을 덮는 보호막(40)을 도 6의 (B)에 도시된 바와 같이 제공하여도 좋다. 절연막(103)에서의 개구에서 보호막(34) 및 보호막(40)은 서로 접촉된다. 또한, 보호막(35) 및 보호막(40)은 서로 접촉된다.
보호막(40)은 수소, 물 등의 확산을 억제하는 기능을 갖는다. 따라서, 보호막(40)은 수소 배리어막 및/또는 물 배리어막으로서 기능한다. 보호막(40)이 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등을 사용하여 형성될 때, 절연막(103)에 함유되는 산소가 도전막(101)과 반응하는 것을 방지할 수 있다. 따라서 절연막(103)이 과잉 산소를 함유하는 산화 절연막을 사용하여 형성되는 경우, 절연막(103)에 함유되는 산소는 산화물 반도체막(105)으로 이동할 수 있어, 산화물 반도체막(105)에서의 산소 빈자리를 저감한다.
도 7에 도시된 바와 같이, 보호막(34) 및 보호막(35)이 서로 접촉되는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다.
도 6의 (A) 및 (B) 및 도 7에 도시된 반도체 장치에서의 소자층에서, 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32)로의 수소 확산량을 저감할 수 있다. 그러므로, 트랜지스터(32)가 산화물 반도체막을 포함하는 트랜지스터일 때, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
＜메모리 셀의 회로도＞
도 8의 (A)는 본 실시형태에서 설명한 반도체 장치에 포함되는 메모리 셀(201)의 회로도다. 메모리 셀(201)은 트랜지스터(Tr1), 트랜지스터(Tr2), 커패시터(Cs), 및 트랜지스터(Tr3)를 포함한다.
트랜지스터(Tr1)는 산화물 반도체막을 포함하고, 채널 영역이 산화물 반도체막에 형성된다. 따라서, 트랜지스터(Tr1)는 굉장히 낮은 오프 상태 전류(굉장히 높은 오프 상태 저항)를 갖는다. 트랜지스터(Tr1)는 데이터가 기록될 때 온되기 때문에 기록 트랜지스터라고도 한다. 트랜지스터(Tr1)는 n채널 트랜지스터 또는 p채널 트랜지스터다. 이하의 설명에서, 트랜지스터(Tr1)는 n채널 트랜지스터다.
트랜지스터(Tr1)는 듀얼 게이트 구조를 갖고, 하나의 게이트는 배선(WWL)에 전기적으로 접속된다. 배선(WWL)은 기록 워드선으로서 기능할 수 있다. 다른 게이트는 배선(BGL)과 전기적으로 접속된다. 또한 다른 게이트는 항상 일정 전위로 유지되어도 좋다.
트랜지스터(Tr1)의 소스 및 드레인 중 하나는 배선(BL)과 전기적으로 접속된다. 배선(BL)은 비트선으로서 기능할 수 있다.
트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽은 커패시터(Cs)의 한쪽 전극과 전기적으로 접속된다. 커패시터(Cs)의 다른 쪽 전극은 배선(CL)과 전기적으로 접속된다. 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽도 트랜지스터(Tr2)의 게이트와 전기적으로 접속된다.
배선(CL)의 전위가 변화되면, 트랜지스터(Tr2)의 게이트(노드(FN))의 전위가 변화된다. 배선(CL)은 커패시터선이라고도 한다.
트랜지스터(Tr2)는 p채널 트랜지스터다. 산화물 반도체 및 실리콘 등의 다양한 재료 중 어느 것은 트랜지스터(Tr2)의 채널 영역이 형성되는 영역에 사용될 수 있다. 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr3)의 소스 및 드레인 중 한쪽과 접속된다. 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽은 배선(SL)에 전기적으로 접속된다.
트랜지스터(Tr3)는 p채널 트랜지스터다. 산화물 반도체 및 실리콘 등의 다양한 재료 중 어느 것은 트랜지스터(Tr3)의 채널 영역이 형성되는 영역에 사용될 수 있다. 트랜지스터(Tr3)의 소스 및 드레인 중 다른 쪽은 배선(BL)에 전기적으로 접속된다. 트랜지스터(Tr3)의 게이트는 배선(RWL)에 전기적으로 접속된다. 트랜지스터(Tr3)는 데이터가 판독될 때 트랜지스터(Tr2)와 배선(BL)을 전기적으로 접속하는 트랜지스터이고 선택 트랜지스터라고도 한다.
배선(SL)은 소스선 또는 전원선으로서 기능할 수 있다. 배선(SL)은 일정 전위로 유지되는 것이 바람직하지만, 전력이 정지 또는 공급될 때 전위가 변화되어도 좋다.
도 8의 (A)에 도시된 메모리 셀(201)에서, 데이터는 노드(FN)의 전위로서 유지된다. 트랜지스터(Tr1)가 충분히 높은 오프 상태 저항을 가지면, 데이터를 매우 오랜 기간 유지할 수 있다. 이론적으로, 데이터 유지 기간은 노드(FN)와 다른 노드 각각 사이의 총 용량(커패시터(Cs)의 용량을 포함함) 및 노드(FN)와 다른 노드 각각 사이의 총 저항(트랜지스터(Tr1)의 오프 상태 저항을 포함함)에 따라 결정된다.
예를 들어, 용량이 30fF이고 저항이 1×1022Ω이면, 시간 상수는 9.5년이다. 따라서, 10년 후, 노드(FN)의 전위와 참조 전위 사이의 차이는, 초기 전위와 참조 전위 사이의 차이의 약 35%까지 낮게 된다. 전위가 낮게 되는 경우라도 데이터 판독이 정확히 수행되는 판독 방법이 요구된다.
또한 산화물 반도체막을 포함하는 트랜지스터는 반도체 기판에 채널 영역을 포함하는 n채널 트랜지스터와 동등한 주파수 특성을 갖는다. 따라서, 산화물 반도체막을 포함하는 트랜지스터(Tr1)를 사용하여 형성되고 반도체 기판에 p채널 트랜지스터(Tr2) 및 p채널 트랜지스터(Tr3)의 채널 영역이 있는 메모리 셀(201)은 고속으로 동작할 수 있다. 또한, 산화물 반도체막을 포함하는 트랜지스터(Tr1)는 트랜지스터(Tr2) 및 트랜지스터(Tr3) 위에 적층될 수 있기 때문에, 트랜지스터들은 3차원으로 위치할 수 있어, 고집적 반도체 장치 또는 작은 반도체 장치의 제작으로 이어진다.
메모리 셀(201)에 데이터를 기록하는 동작 및 메모리 셀(201)로부터 데이터를 판독하는 동작은 도 9를 참조하여 이하에서 설명하겠다. 트랜지스터(Tr2) 및 트랜지스터(Tr3)의 문턱 값은 각각 0 미만이고 -VDD보다 높다.
＜기록 동작＞
데이터의 기록은, 트랜지스터(Tr1)가 온일 때에, 비트선인 배선(BL)의 전위를 데이터에 대응하는 전위로 설정함으로써 수행된다. 이 방법은 기본적으로 DRAM에 데이터를 기록하는 방법과 같다. 트랜지스터(Tr1)는 트랜지스터(Tr2) 및 트랜지스터(Tr3)와 문턱 값 등에서 상이하여, 여기서, 트랜지스터(Tr1)가 온될 때, 게이트의 전위(배선(WWL)의 전위)는 VOS _H에 설정되고, 트랜지스터(Tr1)가 오프될 때, 게이트의 전위는 VOS _L에 설정된다. 또한 VOS _L은 GND(＜VDD)와 같아도 좋다.
여기서, 데이터“0”이 기록될 때, 배선(BL)의 전위는 GND로 설정되고, 데이터“1”이 기록될 때, 배선(BL)의 전위는 VDD로 설정된다. 도 9에서의 시간(T1)에서, 배선(WWL)의 전위는 증가하기 시작하여, 트랜지스터(Tr1)가 온된다. 결과적으로, 노드(FN)의 전위는 데이터에 대응하는 전위가 된다. 예를 들어, 데이터“0”이 기록될 때, 노드(FN)의 전위는 GND가 되고, 데이터“1”이 기록될 때, 노드(FN)의 전위는 VDD가 된다. 시간(T2)에서, 배선(WWL)의 전위는 저하되기 시작하여, 트랜지스터(Tr1)가 오프되고, 기록이 끝난다. 트랜지스터(Tr1)가 오프될 때, 노드(FN)의 전위는 트랜지스터(Tr1)의 게이트(및 배선(WWL))와 노드(FN) 사이의 용량에 의하여 약간 저감된다.
기록에서, 전류가 배선(BL)과 배선(SL) 사이를 흐르지 않는 것이 바람직하다. 예를 들어, 배선(BL) 및 배선(SL)은 전위 차이가 없어도 좋다. 즉, 배선(BL)의 경우와 같이, 배선(SL)의 전위를 데이터에 따라 변화하여도 좋다.
더 효과적인 방법에서, 배선(RWL)의 전위를 트랜지스터(Tr3)가 오프되는 전위로 설정한다. 배선(BL) 및 배선(SL)의 전위는 각각 GND 이상 VDD 이하다. 따라서, 배선(RWL)의 전위가 VDD로 설정될 때, 트랜지스터(Tr3)는 오프된다. 배선(SL)의 전위는 본 실시형태에서 대기 기간 외 VDD로 유지되지만, 또 다른 전위라도 좋다.
＜유지 동작＞
데이터가 유지될 때, 트랜지스터(Tr1)는 오프된다. 도 9에서, 전원이 정지되는 동안 데이터가 유지되는 기간(대기 기간)은 시간(T3)~시간(T4)이다. 대기 기간에서, 모든 배선은 같은 전위(여기서는, GND)를 갖는다. 이때, 노드(FN)의 전위가 GND보다 높은 경우, 노드(FN)의 전위는 단계적으로 저하된다.
데이터“0”이 기록되고 있는 경우, 노드(FN)의 전위는 GND에 가깝고, 따라서 이 변화는 중요한 문제가 되지 않는다. 한편, 데이터“1”이 기록되어 있는 경우, 노드(FN)의 전위는 먼저 VDD에 가깝지만, 시간이 흐르면서 저하된다. 전위 저하는 ΔV다. 상술한 조건하에서, 유지 기간이 약 1년인 경우 전위는 10% 정도 저하되지만, 상술한 바와 같이 10년 후에 초기 전위의 35%까지 저하된다. 바꿔 말하면, ΔV=0.65×VDD가 만족된다. 여기서, 데이터 유지가 보증되는 기간에서 노드(FN)의 전위 저하가 가장 크면, 노드(FN)의 전위는 VDD-ΔVMAX가 된다.
＜판독 동작＞
데이터 판독 동작은 배선(BL) 및 배선(SL)의 전위가 상이한 전위로 설정됨으로써 수행되어, 트랜지스터(Tr3)가 온되고, 트랜지스터(Tr2)의 소스와 드레인 사이에 전류가 흐르는지를 결정한다. 노드(FN)의 전위에 따라, 트랜지스터(Tr2)의 도통 상태는 변동되어 기록된 데이터를 판정할 수 있다.
구체적으로, 배선(RWL)의 전위를 적절한 값(여기서는, VDD)으로 설정하고, 트랜지스터(Tr3)를 오프로 하고, 배선(SL)의 전위를 VDD로 설정한다. 적절한 전위 (여기서는, GND)로 프리차지된 후, 배선(BL)을 부유 상태로 한다. 배선(CL)의 전위가 적절한 값(여기서는, α; 또한 GND＜α＜VDD)으로 설정된 후, 트랜지스터(Tr3)를 온으로 하는 시간(T5)에서 배선(RWL)의 전위는 적절한 값(여기서는, GND)으로 설정된다.
데이터“0”이 기록되고 있는 경우, 이 직전까지 노드(FN)의 전위는 GND에 가깝지만, 배선(CL)의 전위가 GND로부터 α로 증가되면 커패시터(Cs)를 통한 용량 결합 때문에 거의 α가 된다. 데이터“1”이 기록되고 있는 경우, 노드(FN)의 전위는 거의 VDD-ΔV+α-GND가 된다.
데이터를 정확히 판독할 수 있기 위하여, 데이터“0”이 기록되고 있는 경우, 트랜지스터(Tr2)가 온이고 배선(BL)의 전위가 GND로부터 VDD로 증가되는 것이 요구되고, 데이터“1”이 기록되고 있는 경우, 트랜지스터(Tr2)가 오프이고 배선(BL)의 전위가 GND로 유지되는 것이 요구된다.
요구를 채우기 위하여, 트랜지스터(Tr2)의 문턱 전압이 Vth일 때 이하의 2개의 부등식을 만족할 필요가 있다: α＜VDD+Vth 및 VDD-ΔV+α-GND≥VDD+Vth. 즉, GND+ΔV+Vth≤GND+ΔVMAX+Vth≤α＜VDD+Vth가 만족된다.
예를 들어, VDD=+1.8[V], GND=0[V], Vth=-0.5[V], 및 ΔVMAX=1.2[V]일 때 0.7[V]≤α＜1.3[V]가 만족된다. 또는, VDD=+0.9[V], GND=0[V], Vth=-0.4[V], 및 ΔVMAX=0.6[V]일 때, 0.2[V]≤α＜0.5[V]가 만족된다.
또한, α는 요구되는 범위의 임의의 값으로 할 수 있고, α는 VDD와 GND의 평균(VDD/2라고도 함), 또는 N으로 나뉜 VDD와 GND의 차이와 GND의 합(VDD/N이라고도 하며, 단, N=3, 4, 5, …)이라도 좋다. 전자의 경우, VDD/2는 0.9[V]다. 후자의 경우, VDD/3은 0.3[V]다. 양쪽 값은 요구된 범위에 있다.
상술한 바와 같이, 대기 기간에서, 노드(FN)의 전위가 초기 전위로부터 60% 이상 저하되는 경우(노드(FN)의 전위가 초기 전위의 40% 이하까지 저하되는 경우), 판독에서 노드(FN)의 전위는 배선(CL)의 전위를 적절히 증가함으로써 증가되는 것이 바람직하다.
또한 데이터“1”의 경우에서 기록 전위는 먼저 VDD이지만, 배선(CL)으로의 전위 출력은 GND다. 이와 같이 반전 데이터가 출력되는 것에 유의할 필요가 있다.
본 실시형태에 설명된 반도체 장치는 도 8의 (A)에 도시된 회로도 대신에 도 8의 (B)에 도시된 회로도를 사용하여 제작될 수 있다. 도 8의 (B)에서의 회로도는 트랜지스터(Tr2) 및 트랜지스터(Tr3)가 제공되지 않는 도 8의 (A)와 상이하고 커패시터(Cs)의 한쪽 전극은 배선(RWL)에 전기적으로 접속된다.
채널 영역이 산화물 반도체를 사용하여 형성되고 굉장히 낮은 오프 상태 전류를 갖는 트랜지스터를 포함할 때, 본 실시형태에 설명되는 반도체 장치는 굉장히 오랜 시간 저장된 데이터를 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 필요 없게 되거나 또는 리프레시 동작의 빈도를 굉장히 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않더라도(또한 전위가 고정되는 것이 바람직함) 저장된 데이터를 오랜 기간 유지할 수 있다.
또한, 본 실시형태에서 설명한 반도체 장치에서, 데이터를 기록하기에 고전압이 필요 없고 소자의 열화의 문제가 없다. 예를 들어, 종래의 불휘발 메모리와 달리, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출이 필요 없어, 게이트 절연막의 열화 등의 문제가 전혀 일어나지 않는다. 바꿔 말하면, 본 발명의 일 형태의 반도체 장치는 종래의 불휘발 메모리에서의 문제인, 기록 횟수에 한정은 없고, 이의 신뢰성이 극적으로 향상된다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기록되어, 고속 동작을 쉽게 달성할 수 있다.
상술한 바와 같이, 바람직한 전기 특성을 갖는 소형화 및 고집적화 반도체 장치를 제공할 수 있다.
＜반도체 장치 구조 2＞
도 6의 (A) 및 (B) 및 도 7과 상이한 반도체 장치의 구조를 도 10 및 도 11을 참조하여 설명하겠다. 도 10 및 도 11은 반도체 장치에 포함되는 소자층(11)의 단면 개략도다. 도 10 및 도 11에 도시된 소자층(11)에서, 트랜지스터(33a) 및 트랜지스터(33b)는 기판(180) 위에 형성된다. 또한, 도 10 및 도 11에 도시된 소자층(11)에서, 기판(180)과 트랜지스터(33a) 및 트랜지스터(33b) 사이의 보호막(36)은 소자층(11)의 단부 근방에서 트랜지스터(32) 위의 보호막(34)과 접촉된다.
도 10에 도시된 소자층(11)에는 기판(180) 위의 보호막(36), 보호막(36) 위의 절연막(183), 및 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32), 및 트랜지스터(33a) 및 트랜지스터(33b) 위의 커패시터(39)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(36) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다. 여기서 보호막(34)과 보호막(36) 사이에 제공되는 절연막은 절연막(183), 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)이지만, 이는 이들에 한정되지 않는다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34)과 보호막(36)은 절연막(183), 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)에서의 개구에서 서로 접촉된다. 소자층(11)에 포함되는 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b)는 보호막(34)과 보호막(36)에 의하여 둘러싸인다.
다양한 기판 중 어느 것이 기판(180)으로서 사용될 수 있고, 기판(180)은 특정한 기판에 한정되지 않는다. 예를 들어, 기판(180)으로서, 반도체 기판, SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 함유하는 기판, 텅스텐 기판, 텅스텐 포일을 함유하는 기판, 플렉시블 기판, 접합 필름, 섬유 재료를 함유하는 종이, 베이스 필름(base film) 등을 사용할 수 있다. 유리 기판의 예에는 바륨 보로실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 및 소다 석회 유리 기판이 포함된다. 플렉시블 기판, 접합 필름, 베이스 필름 등의 예는 이하와 같다; PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 및 PES(polyether sulfone)로 대표되는 플라스틱, 아크릴 등의 합성 수지, 폴리프로필렌, 폴리에스터, 폴리플루오린화 바이닐, 폴리염화 바이닐, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 및 종이. 특히, 트랜지스터가 단결정 반도체 기판, 다결정 반도체 기판, SOI 기판 등을 사용하여 형성되면, 트랜지스터는 우수한 전류 공급 능력을 갖고, 작은 사이즈를 갖고, 특성, 사이즈, 형상 등의 편차를 적게 할 수 있다. 이런 트랜지스터를 사용하는 회로를 형성함으로써, 회로의 소비 전력을 저감할 수 있거나 또는 회로를 더 집적화할 수 있다.
또는 플렉시블 기판을 기판(180)으로서 사용하여도 좋고, 트랜지스터를 플렉시블 기판 상에 직접 제공하여도 좋다. 또는, 분리층이 기판(180)과 트랜지스터 사이에 제공되어도 좋다. 분리층 위에 형성된 반도체 장치의 일부 또는 전체가 기판(180)으로부터 분리되고 또 다른 기판에 전송될 때, 분리층이 사용될 수 있다. 이런 경우, 내열성이 낮은 기판 또는 플렉시블 기판에 트랜지스터를 전송할 수 있다. 예를 들어, 상술한 분리층에, 텅스텐막 및 산화 실리콘막인 무기막을 포함하는 적층, 또는 기판 위에 형성되는 폴리이미드 등의 유기 수지막을 사용할 수 있다.
트랜지스터를 전송하는 기판의 예에는, 위에 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드필름 기판, 폴리이미드필름 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예컨대 비단, 면, 또는 삼), 합성 섬유(예컨대 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예컨대 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 함유함), 피혁 기판, 및 고무 기판이 포함된다. 이런 기판을 사용하면, 우수한 특성을 갖는 트랜지스터 또는 소비 전력이 낮은 트랜지스터를 형성할 수 있고, 내구성이 높은 장치를 형성할 수 있고, 높은 내열성을 제공할 수 있고, 또는 무게 또는 두께의 감소를 달성할 수 있다.
보호막(36)은 보호막(34) 및 보호막(35)과 비슷한 재료를 적절히 사용하여 형성할 수 있다.
절연막(183)은 트랜지스터(33a) 및 트랜지스터(33b)에 포함되는 반도체막의 베이스 필름으로서 기능한다. 따라서, 절연막(183)은 반도체막과의 계면 특성이 우수한 재료를 사용하여 형성되는 것이 바람직하다. 절연막(183)으로서, 산화 절연막, 질화 절연막 등을 적절히 사용할 수 있다. 산화 절연막의 예에는 산화 실리콘막 및 산화질화 실리콘막이 포함된다. 질화 절연막의 예에는 질화 실리콘막 및 질화산화 실리콘막이 포함된다. 또한 보호막(36)과 트랜지스터(33a) 및 트랜지스터(33b)에 포함되는 반도체막 사이의 계면의 특성이 우수한 경우, 절연막(183)은 반드시 제공될 필요는 없다.
다음에 트랜지스터(33a) 및 트랜지스터(33b)를 설명하겠다. 구체적으로 트랜지스터(33a)와 트랜지스터(33b)는 같은 구조를 같기 때문에 트랜지스터(33a)만을 설명하겠다.
트랜지스터(33a)에는 반도체막(181); 반도체막(181) 위에 있고 게이트 절연막으로서 기능하는 절연막(135); 및 절연막(135) 위에 있고 게이트 전극으로서 기능하는 도전막(137)이 포함된다. 또한 트랜지스터(33a)에는 도전막(137)의 측면과 접촉하는 측벽 절연막(139)이 포함되어도 좋다.
반도체막(181)은 비정질 실리콘막, 미결정 실리콘막, 다결정 실리콘막, 또는 단결정 실리콘막 등의 실리콘막을 사용하여 형성될 수 있다. 또한 게이트 전극으로서 기능하는 도전막(137)을 마스크로서 사용하여 인 또는 붕소 등의 불순물을 반도체막(181)으로 첨가함으로써 반도체막(181)에서의 소스 및 드레인 영역을 형성할 수 있다.
또는, 반도체막(181)을 트랜지스터(32)에 포함되는 산화물 반도체막을 사용하여 형성될 수 있다. 산화물 반도체막이 반도체막(181)으로서 사용되는 경우, 수소를 함유하고 가열에 의하여 수소를 방출하는 절연막을 절연막(143)으로서 사용함으로써 절연막(143)에 함유되는 수소를 반도체막(181)으로 이동시킬 수 있다. 결과적으로, 절연막(143)과 접촉되는 반도체막(181)의 저항률은 저감되어, 바람직하다.
도 11에 도시된 바와 같이, 보호막(34) 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다.
도 10 및 도 11에 도시된 반도체 장치에서의 소자층에서, 트랜지스터(32) 및 트랜지스터(33)는 보호막(34) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32) 및 트랜지스터(33)로의 수소 확산량을 저감할 수 있다. 그러므로, 트랜지스터(32) 및 트랜지스터(33)가 산화물 반도체막을 각각 포함하는 트랜지스터일 때, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
＜반도체 장치 구조 3＞
도 6의 (A)~도 11과 상이한 반도체 장치의 구조를 도 12의 (A) 및 (B) 및 도 13의 (A) 및 (B)를 참조하여 설명하겠다. 도 12의 (A)~도 13의 (B)는 반도체 장치에 포함되는 소자층(11)의 단면 개략도다. 도 12의 (A) 및 (B) 및 도 13의 (A) 및 (B)에 도시된 소자층(11)에는, 보호막(34), 보호막(35), 및 보호막(36)이 포함된다. 보호막(34), 보호막(35), 및 보호막(36) 중 적어도 2개는 소자층(11)의 단부의 주변에서 서로 접촉된다.
도 12의 (A)에 도시된 소자층(11)에는 기판(180) 위의 보호막(36), 보호막(36) 위의 절연막(183), 및 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32), 및 트랜지스터(33a) 및 트랜지스터(33b) 위의 커패시터(39)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 트랜지스터(33a) 및 트랜지스터(33b) 사이에 보호막(35)이 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(36) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다. 여기서 보호막(34)과 보호막(36) 사이에 제공되는 절연막은 절연막(183), 절연막(143), 절연막(145), 절연막(147), 및 절연막(103), 및 보호막(35)이지만, 이는 이들에 한정되지 않는다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에는 보호막(34)과 보호막(36)이 서로 접촉되는 영역(22a) 및 보호막(34)과 보호막(35)이 서로 접촉되는 영역(22b)이 포함된다. 영역(22a)에서, 보호막(34)과 보호막(36)은 절연막(183), 절연막(143), 절연막(145), 절연막(147), 및 절연막(103) 및 보호막(35)에서의 개구에서 서로 접촉된다. 영역(22b)에서, 보호막(34)과 보호막(35)은 보호막(35)에서의 개구에서 서로 접촉된다. 소자층(11)에 포함되는 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 트랜지스터(33a) 및 트랜지스터(33b)는 보호막(35) 및 보호막(36)에 의하여 둘러싸인다.
도 12의 (B)에 도시된 소자층(11)에는 기판(180) 위의 보호막(36), 보호막(36) 위의 절연막(183), 및 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 또한, 소자층(11)에는 트랜지스터(33a) 및 트랜지스터(33b) 위의 트랜지스터(32) 및 커패시터(39)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 트랜지스터(33a) 및 트랜지스터(33b) 사이의 보호막(35)이 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(36) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다.
도 12의 (B)에 도시된 소자층(11)에서, 보호막(35)이 보호막(35)과 보호막(36) 사이에 제공된 절연막에서의 개구에 형성된다. 여기서 보호막(35)과 보호막(36) 사이에 제공되는 절연막은 절연막(183), 절연막(143), 절연막(145), 및 절연막(147)이지만, 이는 이들에 한정되지 않는다.
보호막(34)은 보호막(35)과 보호막(36) 사이에 제공되는 절연막에서의 개구에서 보호막(35)과 접촉되고, 보호막(34)과 보호막(35) 사이의 절연막, 즉 여기서는 절연막(103)에서의 개구에 형성된다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34), 보호막(35), 및 보호막(36)은 절연막(183), 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)에서의 개구에서 서로 접촉된다.
도 13의 (A)에 도시된 바와 같이 영역(22a) 및 영역(22b)을 포함하는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다. 영역(22a)에서, 보호막(34)과 보호막(36)이 서로 접촉된다. 영역(22b)에서, 보호막(34)과 보호막(35)이 서로 접촉된다.
도 13의 (B)에 도시된 바와 같이, 보호막(34), 보호막(35), 및 보호막(36)이 서로 접촉되는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다.
도 12의 (A) 및 (B) 및 도 13의 (A) 및 (B)에 도시된 반도체 장치에서의 소자층에서, 트랜지스터(32)가 보호막(34)과 보호막(35)에 의하여 둘러싸이고, 트랜지스터(33a) 및 트랜지스터(33b)는 보호막(35) 및 보호막(36)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b)로의 수소 확산량을 저감할 수 있다. 그러므로, 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b)가 산화물 반도체막을 각각 포함하는 트랜지스터이면, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
＜반도체 장치 구조 4＞
도 6의 (A)~도 13의 (B)와 상이한 반도체 장치의 구조를 도 14 및 도 15를 참조하여 설명하겠다. 도 14 및 도 15는 반도체 장치에 포함되는 소자층(11)의 단면 개략도다. 도 14 및 도 15에 도시된 소자층(11)에는, 트랜지스터(33a) 및 트랜지스터(33b)가 기판(180) 위에 형성된다. 또한, 도 14 및 도 15에 도시된 소자층(11)에서, 보호막(34) 및 보호막(38)은 소자층(11)의 단부의 주변에서 서로 접촉된다. 또한 보호막(38)은 트랜지스터(33a) 및 트랜지스터(33b)의 게이트 절연막으로서 기능한다. 보호막(38)은 수소, 물 등의 확산을 억제하는 기능을 갖는다. 따라서, 보호막(38)은 수소 배리어막 및/또는 물 배리어막으로서 기능한다.
도 14에 도시된 소자층(11)에는 기판(180) 위의 절연막(183), 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 트랜지스터(33a) 및 트랜지스터(33b)에는 반도체막(181); 게이트 절연막으로서 기능하는 보호막(38); 게이트 전극으로서 기능하는 도전막(137)이 각각 포함된다. 또한 트랜지스터(33a) 및 트랜지스터(33b)에는 도전막(137)의 측면과 접촉하는 측벽 절연막(139)도 포함되어도 좋다. 또한, 소자층(11)에는 트랜지스터(32), 및 트랜지스터(33a) 및 트랜지스터(33b) 위의 커패시터(39)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(38) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다. 여기서 보호막(34)과 보호막(38) 사이에 제공되는 절연막은 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)이지만, 이는 이들에 한정되지 않는다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34)과 보호막(38)은 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)에서의 개구에서 서로 접촉된다.
도 15에 도시된 바와 같이, 보호막(34) 및 보호막(38)이 서로 접촉되는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다.
도 14 및 도 15에 도시된 반도체 장치에서의 소자층에서, 트랜지스터(32)는 보호막(34) 및 보호막(38)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32)로의 수소 확산량을 저감할 수 있다. 그러므로, 트랜지스터(32)가 산화물 반도체막을 포함하는 트랜지스터일 때, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
＜반도체 장치 구조 5＞
도 6의 (A)~도 15와 상이한 반도체 장치의 구조를 도 16의 (A) 및 (B) 및 도 17의 (A) 및 (B)를 참조하여 설명하겠다. 도 16의 (A)~도 17의 (B)는 반도체 장치에 포함되는 소자층(11)의 단면 개략도다. 도 16의 (A)~도 17의 (B)에 도시된 소자층(11)에는, 보호막(34), 보호막(35), 및 보호막(38)이 포함된다. 보호막(34), 보호막(35), 및 보호막(38) 중 적어도 2개는 소자층(11)의 단부의 주변에서 서로 접촉된다.
도 16의 (A)에 도시된 소자층(11)에는 기판(180) 위의 절연막(183), 및 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 트랜지스터(33a) 및 트랜지스터(33b)는 도 14에 도시된 트랜지스터(33a) 및 트랜지스터(33b)와 같은 구조를 갖고 게이트 절연막으로서 기능하는 보호막(38)을 포함한다. 또한, 소자층(11)에는 트랜지스터(33a) 및 트랜지스터(33b) 위에 트랜지스터(32) 및 커패시터(39)가 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와, 트랜지스터(33a) 및 트랜지스터(33b) 사이에 보호막(35)을 포함한다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(38) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다. 여기서 보호막(34)과 보호막(38) 사이에 제공되는 절연막은 절연막(143), 절연막(145), 절연막(147), 및 절연막(103) 및 보호막(35)이지만, 이는 이들에 한정되지 않는다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에는 보호막(34)과 보호막(38)이 서로 접촉되는 영역(22a) 및 보호막(34)과 보호막(35)이 서로 접촉되는 영역(22b)이 포함된다. 영역(22a)에서, 보호막(34)과 보호막(38)은 절연막(143), 절연막(145), 절연막(147), 및 절연막(103), 및 보호막(35)에서의 개구에서 서로 접촉된다. 밀봉 영역(22b)에서, 보호막(34)과 보호막(35)은 보호막(35)에서의 개구에서 서로 접촉된다.
도 16의 (B)에 도시된 소자층(11)에는 기판(180) 위의 절연막(183), 절연막(183) 위의 트랜지스터(33a) 및 트랜지스터(33b)가 포함된다. 또한, 소자층(11)에는 트랜지스터(33a) 및 트랜지스터(33b) 위에 트랜지스터(32), 및 커패시터(39)가 포함된다. 트랜지스터(33a) 및 트랜지스터(33b)는 도 14에 도시된 트랜지스터(33a) 및 트랜지스터(33b)와 비슷한 구조를 갖고, 게이트 절연막으로서 기능하는 보호막(38)을 포함한다. 또한, 소자층(11)에는 트랜지스터(32)와, 트랜지스터(33a) 및 트랜지스터(33b) 사이에 보호막(35)이 포함된다. 또한, 소자층(11)에는 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(38) 사이에 제공되는 절연막에서의 개구에 형성되는 보호막(34)이 포함된다.
도 16의 (B)에 도시된 소자층(11)에서, 보호막(35)이 보호막(35)과 보호막(38) 사이에 제공된 절연막에서의 개구에 형성된다. 여기서 보호막(35)과 보호막(38) 사이에 제공되는 절연막은 절연막(143), 절연막(145), 및 절연막(147)이지만, 이는 이들에 한정되지 않는다.
보호막(34)은 보호막(35)과 보호막(38) 사이에 제공되는 절연막에서의 개구에서 보호막(35)과 접촉되고, 보호막(34)과 보호막(35) 사이의 절연막, 즉 여기서는 절연막(103)에서의 개구에 형성된다.
또한, 밀봉 영역(22)이 소자층(11)의 측면과 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34), 보호막(35), 및 보호막(38)은 절연막(143), 절연막(145), 절연막(147), 및 절연막(103)에서의 개구에서 서로 접촉된다.
도 17의 (A)에 도시된 바와 같이 영역(22a) 및 영역(22b)을 포함하는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다. 영역(22a)에서, 보호막(34)과 보호막(38)이 서로 접촉된다. 영역(22b)에서, 보호막(34)과 보호막(35)이 서로 접촉된다.
도 17의 (B)에 도시된 바와 같이, 보호막(34), 보호막(35), 및 보호막(38)이 서로 접촉되는 밀봉 영역(22)의 단부는 소자층(11)의 측면의 일부라도 좋다.
도 16의 (A)~도 17의 (B)에 도시된 반도체 장치에서의 소자층에서, 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다. 따라서, 외부로부터 트랜지스터(32)로의 수소 확산량을 저감할 수 있다. 그러므로, 트랜지스터(32)가 산화물 반도체막을 포함하는 트랜지스터일 때, 트랜지스터의 전기 특성에서의 변화를 저감할 수 있어, 반도체 장치의 신뢰성을 향상시킨다.
＜반도체 장치의 제작 방법＞
다음에, 도 6의 (A)에 도시된 소자층(11)을 형성하기 위한 방법을 도 18의 (A)~(C), 도 19의 (A) 및 (B), 및 도 20을 참조하여 설명하겠다. 특별히 설명되지 않지만, 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b), 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b) 위의 절연막, 및 트랜지스터(32), 트랜지스터(33a), 및 트랜지스터(33b)와 접속되는 도전막의 구성을 형성하기 위한 방법에는, 어떤 공지의 방법을 적절히 참조할 수 있다.
먼저, 기판(130)의 일부를 포함하는 트랜지스터(33a) 및 트랜지스터(33b)를 형성하기 위한 방법의 예를 설명하겠다.
단결정 실리콘 기판이 기판(130)으로서 사용되고, 절연막(141)(필드 산화막이라고도 함)에 의하여 분리된 소자 형성 영역을 도 18의 (A)에 도시된 바와 같이 표면에 형성한다. 소자 분리 영역으로서 기능하는 절연막(141)을 LOCOS(Local Oxidation of Silicon)법, STI(shallow trench isolation)법 등에 의하여 형성할 수 있다.
다음에, 절연막을 기판(130)에 형성한다. 예를 들어, 기판(130)의 표면이 가열 처리에 의하여 산화되어 절연막으로서 산화 실리콘막을 형성한다. 산화 실리콘막이 형성된 후, 산화 실리콘막의 표면은 질화 처리에 의하여 질화되어도 좋다.
이 후, 도전막을 절연막을 덮도록 형성한다.
이 후, 도전막을 선택적으로 에칭하여 게이트 전극으로서 기능하는 도전막(137)을 절연막 위에 형성한다.
다음에, 도전막(137)을 덮는 산화 실리콘막 또는 질화 실리콘막 등의 절연막을 형성하고 에칭백하여 측벽 절연막(139)을 도전막(137)의 측면에 형성한다. 이 후, 기판(130) 위의 절연막을 도전막(137) 및 측벽 절연막(139)을 마스크로서 사용하여 에칭하여 게이트 절연막으로서 기능하는 절연막(135)을 형성한다.
이 후, 불순물 원소를 기판(130)에 주입하여 p형 불순물 영역(133)을 형성한다. 여기서, p채널 트랜지스터를 형성하기 위하여, 붕소(B) 또는 갈륨(Ga) 등의 p형 도전성을 부여하는 불순물 원소를 불순물 원소로서 사용할 수 있다.
상술한 스텝을 거쳐, 기판(130)에 채널 영역(131)을 포함하는 p채널 트랜지스터(33a) 및 p채널 트랜지스터(33b)를 기판(130) 위에 형성할 수 있다. 또한 채널 영역(131)을 트랜지스터(33a) 및 트랜지스터(33b) 위에 절연막(143)을 형성하고 나서 가열 처리를 온도 350℃ 이상 650℃ 이하로 수행하는 바와 같이 수소화하는 것이 바람직하다.
이 후, 도 18의 (B)에 도시된 바와 같이, 절연막(145)을 절연막(141), p형 불순물 영역(133), 절연막(135), 도전막(137), 측벽 절연막(139), 및 절연막(143) 위에 형성한다.
그 후, 개구를 절연막(143) 및 절연막(145)에 형성하여 트랜지스터(33a) 및 트랜지스터(33b)에서의 불순물 영역(133) 및 도전막(137)이 각각 부분적으로 노출된다. 다음에, 도전막(161a), 도전막(161b), 및 도전막(161c)을 절연막(143) 및 절연막(145)에서의 개구에 형성한다.
다음에, 도 18의 (C)에 도시된 바와 같이 배선으로서 기능하는 도전막(163a), 도전막(163b), 및 도전막(163c)을 절연막(145) 및 도전막(161a), 도전막(161b), 및 도전막(161c) 위에 형성한다. 또한 도전막(163a), 도전막(163b), 및 도전막(163c)을 각각 도전막(161a), 도전막(161b), 및 도전막(161c)에 접속한다.
이 후, 절연막(147)을 절연막(145) 및 도전막(163a), 도전막(163b), 및 도전막(163c) 위에 형성하고, 보호막(35)을 절연막(147) 위에 형성한다.
보호막(35)을 스퍼터링법에 의하여 형성할 수 있다. 또는, 보호막(35)으로서 산화막을 사용하는 경우, 산화막을 이하의 방법으로 형성할 수 있다: 도전막을 형성하고, 산소 라디칼, 산소 원자, 산소 원자 이온, 및 산소 분자 이온 중 적어도 하나가 상기 도전막에 첨가된다. 도전막의 두께는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 20nm 이하일 수 있다. 5nm 이상 바람직하게는 10nm 이상의 두께를 갖는 도전막은 큰 기판에서 변동을 저감할 수 있다. 한편, 50nm 이하 또는 바람직하게는 20nm 이하의 두께를 갖는 도전막은 생산성을 증가시킬 수 있다. 산소 라디칼, 산소 원자, 산소 원자 이온, 및 산소 분자 이온 중 적어도 하나를 첨가하는 방법의 예에는 이온 도핑법, 이온 주입법, 및 플라스마 처리가 포함된다. 산소 라디칼, 산소 원자, 산소 원자 이온, 또는 산소 분자 이온이 도전막에 첨가되는 경우, 첨가되는 산소의 양은 기판 측에 대한 바이어스의 인가에 의하여 증가될 수 있다.
다음에, 트랜지스터(32) 및 커패시터(39)를 형성하는 방법을 설명하겠다.
도 19의 (A)에 도시된 바와 같이 게이트 전극으로서 기능하는 도전막(101)을 보호막(35) 위에 형성한다. 그 후, 절연막(103)을 보호막(35) 및 도전막(101) 위에 형성한다. 다음에, 산화물 반도체막(105)을 절연막(103) 위에 형성한다.
도전막(101)을 형성하는 방법을 이하에서 설명하겠다. 먼저, 도전막을 스퍼터링법, MOCVD(metal organic chemical vapor deposition)법, 메탈 화학 증착법, ALD(atomic layer deposition)법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 CVD(chemical vapor deposition)법, 증착법, PLD(pulsed laser deposition)법 등에 의하여 형성된다. 이 후, 마스크를 리소그래피 공정을 거쳐 상기 도전막 위에 형성한다. 다음에, 도전막을 상기 마스크를 사용하여 에칭하여 도전막(101)을 형성한다. 이 후, 마스크를 제거한다.
예를 들어, 텅스텐막을 ALD법을 채용하는 증착 장치에 의하여 도전막으로서 형성할 수 있다. 이런 경우, WF6 가스 및 B2H6 가스를 순차적으로 한 번 이상 주입하여 초기 텅스텐막을 형성하고 나서, WF6 가스 및 H2 가스를 한번에 주입하여, 텅스텐막을 형성한다. 또한 SiH4 가스를 B2H6 가스 대신에 사용하여도 좋다.
절연막(103)을 스퍼터링법, MOCVD법, ALD법, 또는 PECVD법 등의 CVD법, PLD법, 코팅법, 인쇄법 등에 의하여 형성할 수 있다.
절연막(103)을 산화 실리콘막 또는 산화질화 실리콘막을 사용하여 형성하는 경우, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 소스 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 산소, 오존, 일산화 이질소, 및 이산화 질소가 포함된다.
산화 하프늄막이 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 절연막(103)으로서 형성되는 경우, 2종의 가스, 즉, 산화제로서의 오존(O3) 및 용매 및 하프늄 전구체 화합물을 함유하는 액체(하프늄알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄아마이드)를 증발시켜 얻어진 소스 가스를 사용할 수 있다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
산화 알루미늄막이 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 절연막(103)으로서 형성되는 경우, 2종의 가스, 즉, 산화제로서의 H2O 및 용매 및 알루미늄 전구체 화합물을 함유하는 액체(예컨대, 트라이메틸알루미늄(TMA))를 증발하여 얻어진 소스 가스가 사용된다. 또한 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료 액체의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄다이오네이트)가 포함된다.
또한, 산화 실리콘막이 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 절연막(103)으로서 형성되는 경우, 헥사클로로다이실레인을 퇴적 표면에 흡착시키고, 흡착 물질에 함유되는 염소를 제거하고, 산화성 가스의 라디칼(예컨대, O2 또는 일산화 이질소)을 공급하여 흡착 물질과 반응시킨다.
또한 절연막(103)에는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상을 첨가함으로써 과잉 산소가 함유되어도 좋다. 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상을 절연막(103)에 첨가하는 방법의 예에는 이온 도핑법 및 이온 주입법이 포함된다.
산화물 반도체막(105)의 형성 방법을 이하에서 설명하겠다. 먼저, 산화물 반도체막을 스퍼터링법, 코팅법, 펄스 레이저 증착법, 레이저 어블레이션법, MOCVD법, ALD법 등에 의하여 형성한다. 이 후, 마스크를 리소그래피 공정을 거쳐 형성한다. 다음에, 산화물 반도체막을 상기 마스크를 사용하여 에칭하여 산화물 반도체막(105)을 형성한다. 이 후, 마스크를 제거한다. 또한 산화물 반도체막이 에칭되면, 절연막(103)의 일부도 산화물 반도체막과 동시에 에칭되는 경우가 있다. 이런 경우, 돌출부가 산화물 반도체막(105)과 중첩되는 절연막(103)의 영역에 형성된다.
스퍼터링법에 의하여 산화물 반도체막을 형성하는 경우에 플라스마를 발생시키기 위한 전원 장치로서, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한 마그넷이 제공되는 마그네트론 스퍼터링 장치를 사용하여 스퍼터링 타깃의 뒷면에 산화물 반도체막을 형성하는 경우, 스퍼터링 타깃, 마그넷, 및 기판 중 하나 이상을 흔들면서 산화물 반도체막을 형성함으로써, 산화물 반도체막은 균일한 두께 분포를 가질 수 있다.
스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 형성되는 산화물 반도체막의 조성에 따라 타깃이 적절히 선택될 수 있다. In-Ga-Zn 산화물을 함유하는 타깃, 바람직하게는 In-Ga-Zn 산화물을 함유하는 다결정 타깃이 사용될 때, CAAC-OS막 및 미결정 산화물 반도체막을 형성할 수 있다.
예를 들어, 산화물 반도체막이 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하의 기판 온도로 스퍼터링법에 의하여 형성되는 경우, 산화물 반도체막은 CAAC-OS막일 수 있다.
CAAC-OS막의 퇴적을 위하여, 이하의 조건이 사용되는 것이 바람직하다.
퇴적 동안 CAAC-OS막으로의 불순물의 진입을 억제함으로써, 결정 상태가 불순물에 의하여 파괴되는 것을 방지할 수 있다. 예를 들어, 퇴적 체임버에 존재하는 불순물의 농도(예컨대, 수소, 물, 이산화 탄소, 또는 질소)를 저감할 수 있다. 또한, 퇴적 가스에서의 불순물의 농도를 저감할 수 있다. 구체적으로, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더 바람직하게는 -125℃ 이하의 퇴적 가스가 사용된다.
예를 들어, ALD법을 채용하는 퇴적 장치를 사용하여 산화물 반도체막, 예컨대 InGaZnO X (X＞0)막을 형성할 때에는, In(CH3)3 가스 및 O3 가스를 연속적으로 한 번 이상 도입하여 InO2층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 동시에 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스 및 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또는 이들 가스를 혼합하여 InGaO2층, InZnO2층, 또는 GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에, Ar 등의 불활성 가스로 버블링되어 얻어지는 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3을 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또는, Zn(CH3)2 가스를 사용하여도 좋다.
또한 산화물 반도체막을 형성한 후, 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상이, 산화물 반도체막에서의 산소 빈자리를 저감시키기 위하여 상기 산화물 반도체막에 첨가되어도 좋다. 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 적어도 하나를 산화물 반도체막에 첨가하는 방법의 예에는 이온 도핑법 및 이온 주입법이 포함된다.
산화물 반도체막(105)이 되는 산화물 반도체막을 형성한 후, 가열 처리를 수행하는 것이 바람직하다. 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 250℃ 이상 650℃ 이하, 또는 바람직하게는 300℃ 이상 500℃ 이하의 온도로 가열 처리를 수행할 수 있다. 또는, 제거된 산소를 보충하기 위하여 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 또 다른 가열 처리를 산화성 가스를 10ppm 이상 함유하는 분위기에서 수행하는 바와 같이 가열 처리를 수행하여도 좋다. 또한 가열 처리는 산화물 반도체막을 형성한 후에 직접 수행하거나 또는 산화물 반도체막이 산화물 반도체층(105)으로 가공된 후에 수행되어도 좋다. 가열 처리를 거쳐, 산소를 산화물 반도체막에 공급할 수 있어, 산화물 반도체막에서의 산소 빈자리를 저감할 수 있다.
이 후, 개구를 절연막(147), 보호막(35), 및 절연막(103)에 형성하고, 도전막(163b)을 부분적으로 노출시킨다. 다음에, 도 19의 (B)에 도시된 바와 같이, 도전막(165)을 절연막(147), 보호막(35), 및 절연막(103)에서의 개구에 형성한다.
이 후, 도전막(107) 및 도전막(108)을 절연막(103), 산화물 반도체막(105), 및 도전막(165) 위에 형성한다. 도전막(107) 및 도전막(108)을 도전막(101)의 형성 방법에 의하여 적절히 형성할 수 있다.
이 후, 산화물 반도체막(105) 및 도전막(107) 및 도전막(108) 위의 절연막(109), 절연막(109) 위의 도전막(111), 도전막(107) 위의 절연막(119), 및 절연막(119) 위의 도전막(121)을 형성한다.
절연막(109) 및 절연막(119) 및 도전막(111) 및 도전막(121)의 형성 방법을 이하에서 설명하겠다. 먼저, 절연막을 스퍼터링법, 코팅법, 펄스 레이저 증착법, 레이저 어블레이션법, MOCVD법, ALD법 등에 의하여 형성한다. 이 후, 도전막을 상기 절연막 위에 형성한다. 이 후, 마스크를 리소그래피 공정을 거쳐 도전막 위에 형성한다. 도전막을 상기 마스크를 사용하여 에칭하여 도전막(111) 및 도전막(121)을 형성한다. 이 후, 마스크를 제거한다.
도전막(107) 및 도전막(108)은 절연막으로 덮이기 때문에, 도전막(107) 및 도전막(108)의 표면은 상기 에칭 스텝에서 대전되지 않는다. 따라서, 정전 파괴가 도전막(107) 및 도전막(108)과 도전막(111) 및 도전막(121) 사이에서 일어나기 어려워, 수율이 증가될 수 있다.
이 후, 리소그래피 공정을 거쳐 마스크를 도전막(111) 및 도전막(121) 및 절연막 위에 형성하고 나서, 절연막을 상기 마스크를 사용하여 에칭함으로써, 절연막(109) 및 절연막(119)을 형성한다.
도전막(111) 및 도전막(121)이 마스크로 덮이기 때문에, 도전막(111) 및 도전막(121)의 표면은 상기 에칭 스텝에서 대전되지 않는다. 따라서, 절연막(109) 및 절연막(119)을 형성할 때에 도전막(107) 및 도전막(108)이 노출되는 경우라도, 정전 파괴가 도전막(107) 및 도전막(108)과 도전막(111) 및 도전막(121) 사이에 일어나기 어렵다. 이것은 수율을 증가시킬 수 있다.
상술한 스텝을 거쳐, 트랜지스터(32)에서 게이트 절연막으로서 기능하는 절연막(109) 및 게이트 전극으로서 기능하는 도전막(111), 및 커패시터(39)에서 유전체막으로서 기능하는 절연막(119) 및 전극으로서 기능하는 도전막(121)을 형성할 수 있다.
다음에, 도 20에 도시된 바와 같이 절연막(103)의 일부를 에칭하여 보호막(35)의 일부를 노출한다.
이 후, 보호막(34)을 보호막(35), 절연막(103), 도전막(107), 도전막(108), 절연막(109), 절연막(119), 도전막(111), 및 도전막(121) 위에 형성한다. 결과적으로, 보호막(34) 및 보호막(35)이 서로 접촉되는 밀봉 영역(22)을 형성할 수 있다.
또한 보호막(35)을 형성하는 방법을 사용하여 보호막(34)을 적절히 형성할 수 있다.
위에서 봤을 때, 밀봉 영역(22)은 폐루프 형상을 갖는다. 이에 의하여 외부로부터 소자층(11)에서의 트랜지스터(32)로의 수소 방출량을 저감할 수 있다.
다음에, 절연막(149) 및 절연막(151)을 보호막(34) 위에 형성한다. 이 후, 개구를 절연막(149) 및 절연막(151)에 형성한다. 이 후, 도전막(108)과 접촉되도록, 도전막(167)을 절연막(149) 및 절연막(151)에서의 개구에 형성한다.
이 후, 도전막(169)을 절연막(151) 및 도전막(167) 위에 형성한다.
절연막(153)을 절연막(151) 및 도전막(169) 위에 형성한 후, 개구를 절연막(153)에 형성한다. 이 후, 도전막(171)을 절연막(153)에서의 개구에 형성한다.
다음에, 도전막(173)을 절연막(153) 및 도전막(171) 위에 형성한다.
상술한 스텝을 거쳐, 반도체 장치에 포함되는 소자층(11)을 형성할 수 있다.
도 6의 (A)에 도시된 소자층(11)을 형성하기 위한 방법을 여기서 설명하고, 도 18의 (A)~(C), 도 19의 (A) 및 (B), 및 도 20에서의 형성 방법을 적절히 변형함으로써 도 6의 (B)~도 17의 (B) 중 어느 것에서의 소자층(11)을 형성할 수 있다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 3)
본 실시형태에서, 반도체 장치에 포함되는 소자층의 구조를 도 21의 (A) 및 (B)를 참조하여 설명하겠다.
본 실시형태에서, CMOS 회로를 포함하는 반도체 장치의 예를 도 21의 (A) 및 (B)를 참조하여 설명하겠다.
도 21의 (A)는 반도체 장치에 포함되는 CMOS 회로(202)의 회로도다. 도 21의 (A)에 도시된 CMOS 회로(202)는 트랜지스터(Tr1) 및 트랜지스터(Tr2)를 포함한다. 트랜지스터(Tr1)의 게이트는 제 1 단자(P1)와 전기적으로 접속된다. 트랜지스터(Tr1)의 소스 및 드레인 중 하나는 제 2 단자(P2)와 전기적으로 접속된다. 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽은 제 3 단자(P3)와 전기적으로 접속된다.
트랜지스터(Tr2)의 게이트는 제 1 단자(P1)와 전기적으로 접속된다. 트랜지스터(Tr2)의 소스 및 드레인 중 하나는 제 3 단자(P3)와 전기적으로 접속된다. 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽은 제 4 단자(P4)와 전기적으로 접속된다.
트랜지스터(Tr1)는 듀얼 게이트 구조를 갖는다. 하나의 게이트는 제 1 단자(P1)와 전기적으로 접속되고, 다른 쪽 게이트는 제 5 단자(P5)와 전기적으로 접속된다. 또한 트랜지스터(Tr1)는 필요에 따라 싱글 게이트 구조를 가져도 좋다.
트랜지스터(Tr1)의 채널 영역이 형성되는 영역이 산화물 반도체막에 포함된다. 따라서 트랜지스터(Tr1)는 굉장히 낮은 오프 상태 전류(굉장히 높은 오프 상태 저항)를 갖는다. 트랜지스터(Tr1)는 n채널 트랜지스터 또는 p채널 트랜지스터다. 이하의 설명에서, 트랜지스터(Tr1)는 n채널 트랜지스터다.
트랜지스터(Tr2)는 p채널 트랜지스터다. 산화물 반도체 및 실리콘 등의 다양한 재료 중 어느 것은 트랜지스터(Tr2)의 채널 영역이 형성되는 영역에 사용될 수 있다.
또한 산화물 반도체막을 포함하는 트랜지스터는 반도체 기판에 채널 영역을 포함하는 n채널 트랜지스터와 동등한 주파수 특성을 갖는다. 따라서, 산화물 반도체막을 포함하는 트랜지스터(Tr1)를 사용하여 형성되고 반도체 기판에 p채널 트랜지스터(Tr2)의 채널 영역이 있는 CMOS 회로는 고속으로 동작할 수 있다. 또한, 산화물 반도체막을 포함하는 트랜지스터(Tr1)는 트랜지스터(Tr2) 위에 적층되기 때문에, 트랜지스터들은 3차원으로 위치할 수 있어, 고집적 반도체 장치 또는 작은 반도체 장치의 제작으로 이어진다.
도 21의 (B)는 반도체 장치에 포함되는 소자층(11)의 측면의 근방을 도시한 확대된 단면 개략도다. 본 실시형태에서, 소자층(11)에 포함되는 밀봉 영역의 예로서, 실시형태 2에서 도 6의 (A)에 도시된 밀봉 영역(22)과 같은 구조를 갖는 밀봉 영역을 설명하였지만, 실시형태 2에 설명된 밀봉 영역(22)의 다른 구조 중 어느 것을 도 21의 (B)에 도시된 밀봉 영역(22) 대신에 적절히 사용할 수 있다. 또한, 실시형태 2에서 도 6의 (A)에 도시된 트랜지스터(33a)를 소자층(11)에 포함되는 트랜지스터(33a)의 예로서 들었지만, 실시형태 2에서 설명한 트랜지스터(33a)의 다른 구조 중 어느 것을 대신에 적절히 사용할 수 있다.
도 21의 (B)에 도시된 바와 같이, 소자층(11)에는 상부에 있는 트랜지스터(32) 및 하부에 있는 트랜지스터(33a)가 포함된다. 도 21의 (B)에 도시된 트랜지스터(32) 및 트랜지스터(33a)는 도 21의 (A)에서의 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 각각 대응한다. 도 21의 (B)에 도시된 도전막(173a)은 도 21의 (A)에서의 단자(P3)와 전기적으로 접속된다. 도 21의 (B)에 도시된 도전막(173b)은 도 21의 (A)에서의 단자(P2)와 전기적으로 접속된다. 도 21의 (B)에 도시된 도전막(173c)은 도 21의 (A)에서의 단자(P4)와 전기적으로 접속된다. 또한 도 21의 (A)에서의 단자(P1) 및 단자(P5)는 도 21의 (B)에 도시되지 않았다.
도 21의 (B)에서, 트랜지스터(32)에서의 도전막(107)과, 트랜지스터(33a)에서의 하나의 p형 불순물 영역과, 도전막(173a)은 플러그로서 기능하는 도전막(161a), 배선으로서 기능하는 도전막(163a), 플러그로서 기능하는 도전막(175a), 플러그로서 기능하는 도전막(167a), 배선으로서 기능하는 도전막(169a), 및 플러그로서 기능하는 도전막(171a)을 통하여 전기적으로 접속된다.
트랜지스터(32)에서의 도전막(108)과 도전막(173b)은 플러그로서 기능하는 도전막(167b), 배선으로서 기능하는 도전막(169b), 및 플러그로서 기능하는 도전막(171b)을 통하여 전기적으로 접속된다.
트랜지스터(33a)에서의 다른 p형 불순물 영역과 도전막(173c)은 플러그로서 기능하는 도전막(161c), 배선으로서 기능하는 도전막(163c), 플러그로서 기능하는 도전막(175c), 플러그로서 기능하는 도전막(167c), 배선으로서 기능하는 도전막(169c), 및 플러그로서 기능하는 도전막(171c)을 통하여 전기적으로 접속된다.
도시되지 않았지만, 트랜지스터(32)에 포함되고 게이트 전극으로서 기능하는 도전막(111)은 트랜지스터(33a)에 포함되고 게이트 전극으로서 기능하는 도전막(137)에 전기적으로 접속된다.
플러그로서 각각 기능하는 도전막(161a), 도전막(161b), 및 도전막(161c)은 절연막(143) 및 절연막(145)에서의 개구에 형성된다.
배선으로서 각각 기능하는 도전막(163a), 도전막(163b), 및 도전막(163c)은 절연막(145) 및 도전막(161a), 도전막(161b), 및 도전막(161c) 위에 형성된다.
절연막(147)은 절연막(145) 및 도전막(163a), 도전막(163b), 및 도전막(163c) 위에 형성된다. 보호막(35)은 절연막(147) 위에 형성된다. 트랜지스터(32)는 보호막(35) 위에 형성된다. 구체적으로, 트랜지스터(32)에 포함되는 도전막(101) 및 절연막(103)은 보호막(35) 위에 형성된다.
플러그로서 기능하는 도전막(175a)은 절연막(147), 보호막(35), 산화물 반도체막(105), 및 도전막(107)에서의 개구에 형성된다. 플러그로서 기능하는 도전막(175c)은 절연막(147), 보호막(35), 산화물 반도체막(105a), 및 도전막(108a)에서의 개구에 형성된다. 또한 산화물 반도체막(105a)은 산화물 반도체막(105)과 동시에 형성된다. 도전막(108a)은 도전막(107) 및 도전막(108)과 동시에 형성된다. 산화물 반도체막(105a) 및 도전막(108a)을 제공함으로써 보호막(34), 절연막(149), 및 절연막(151)에 형성되는 개구의 바닥을 서로 같은 높이로 할 수 있어, 형성 공정에서의 변동을 저감할 수 있다. 또한 산화물 반도체막(105a) 및 도전막(108a)을 반드시 형성할 필요는 없다.
또한, 산화물 반도체막을 포함하는 트랜지스터(32)는 트랜지스터(33a) 위에 적층될 수 있기 때문에, 트랜지스터들은 3차원으로 위치할 수 있어, 고집적 반도체 장치 또는 작은 반도체 장치의 제작으로 이어진다.
보호막(34)을 트랜지스터(32) 위에 형성한다. 절연막(149)은 트랜지스터(32) 위에 형성된 보호막(34) 위에 형성된다. 절연막(151)은 절연막(149) 위에 형성된다.
플러그로서 각각 기능하는 도전막(167a), 도전막(167b), 및 도전막(167c)은 보호막(34) 및 절연막(149) 및 절연막(151)에서의 개구에 형성된다.
배선으로서 각각 기능하는 도전막(169a), 도전막(169b), 및 도전막(169c)은 절연막(151) 및 도전막(167a), 도전막(167b), 및 도전막(167c) 위에 형성된다.
절연막(153)은 절연막(151) 및 도전막(169a), 도전막(169b), 및 도전막(169c) 위에 형성된다.
플러그로서 각각 기능하는 도전막(171a), 도전막(171b), 및 도전막(171c)은 절연막(153)에서의 개구에 형성된다.
전극으로서 각각 기능하는 도전막(173a), 도전막(173b), 및 도전막(173c)은 절연막(153) 및 도전막(171a), 도전막(171b), 및 도전막(171c) 위에 형성된다.
소자층(11)에는 트랜지스터(32)와 접촉되는 보호막(34), 및 트랜지스터(32)와 트랜지스터(33a) 사이에 있는 보호막(35)도 포함된다. 보호막(34)은 트랜지스터(32)와 접촉되고 보호막(34)과 보호막(35) 사이에 제공된 절연막에서의 개구에 형성된다. 또한 보호막(34)과 보호막(35) 사이에 제공되는 절연막은 절연막(103)이지만, 이에 한정되지 않는다.
밀봉 영역(22)은 트랜지스터(32)와 소자층(11)의 측면 사이에 제공된다. 밀봉 영역(22)에서, 보호막(34)과 보호막(35)은 절연막(103)에서의 개구에서 서로 접촉된다. 소자층(11)에 포함되는 트랜지스터(32)는 보호막(34) 및 보호막(35)에 의하여 둘러싸인다.
본 실시형태에서 예로서 CMOS 회로를 들어 설명하였지만, 아날로그 스위치 회로, NOR 회로, OR 회로, NAND 회로, AND 회로, 및 다른 회로는 각각 트랜지스터(32) 및 트랜지스터(33a)를 사용하여 형성될 수도 있다.
또한 명시되지 않는 한, 반도체 장치에 사용된 재료 및 반도체 장치의 구조 등의, 반도체 장치의 특정의 구조는 여기서 설명된 것에 반드시 한정될 필요는 없다. 예를 들어, 트랜지스터(32)와 트랜지스터(33a) 사이에 제공되는, 절연막, 배선으로서 기능하는 도전막, 및 플러그로서 기능하는 도전막의 구조는 적절히 바꿀 수 있다. 또한, 트랜지스터(33)와 전극 패드로서 기능하는 도전막 사이에 제공되는, 절연막, 배선으로서 기능하는 도전막, 및 플러그로서 기능하는 도전막의 구조를 적절히 바꿀 수 있다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 4)
본 실시형태에서, 실시형태 1~3에 사용될 수 있는 트랜지스터의 구조를 설명하겠다.
＜트랜지스터 구조 1＞
도 22의 (A)~(C)는 반도체 장치에서의 트랜지스터(32)의 상면 개략도 및 단면 개략도다. 도 22의 (A)는 트랜지스터(32)의 상면 개략도이고, 도 22의 (B)는 도 22의 (A)에서의 일점 쇄선 A-B를 따른 단면 개략도이고, 도 22의 (C)는 도 22의 (A)에서의 일점 쇄선 C-D를 따른 단면 개략도다. 또한, 예컨대, 보호막(35), 절연막(103), 산화물 반도체막(113), 산화물 반도체막(115), 및 절연막(109)은 단순화를 위하여 도 22의 (A)에 도시되지 않았다.
도 22의 (B)는 채널 길이 방향에서의 트랜지스터(32)의 단면 개략도다. 도 22의 (C)는 채널 폭 방향에서의 트랜지스터(32)의 단면 개략도다. 도 22의 (A)~(C)에 도시된 트랜지스터에서, 복수의 산화물 반도체막을 절연막(103)과 절연막(109) 사이에 적층한다.
도 22의 (A)~(C)에서의 트랜지스터(32)는 보호막(35) 위의 도전막(101); 보호막(35) 및 도전막(101) 위의 절연막(103); 절연막(103)과 접촉되는 산화물 반도체막(113); 산화물 반도체막(113)과 접촉되는 산화물 반도체막(114); 적어도 산화물 반도체막(114)의 상면 및 측면 및 산화물 반도체막(113)의 측면에 접촉되는 도전막(107) 및 도전막(108); 산화물 반도체막(114) 및 도전막(107) 및 도전막(108)과 접촉되는 산화물 반도체막(115); 산화물 반도체막(115)을 사이에 두고 산화물 반도체막(114)과 중첩되는 절연막(109); 및 절연막(109)과 접촉되고 산화물 반도체막(115) 및 절연막(109)을 사이에 두고 산화물 반도체막(114)과 중첩되는 도전막(111)을 포함한다.
트랜지스터(32)에 포함되는 절연막(103)은 돌출부를 포함한다. 산화물 반도체막(113) 및 산화물 반도체막(114)을 상기 돌출부 위에 형성한다. 따라서, 도 22의 (C)에 도시된 바와 같이 채널 폭 방향에서, 절연막(109)을 사이에 두고, 도전막(111)은 산화물 반도체막(113) 및 산화물 반도체막(114)의 측면과 대향한다. 바꿔 말하면, 전압이 도전막(111)에 인가되면, 산화물 반도체막(113) 및 산화물 반도체막(114)은 채널 폭 방향에서 도전막(111)의 전계에 의하여 둘러싸인다. 산화물 반도체막이 도전막(111)의 전계에 의하여 둘러싸이는 트랜지스터 구조를 s채널(surrounded channel) 구조라고 한다. s채널 구조를 갖는 트랜지스터에서, 캐리어는, 온 상태에 있는 산화물 반도체막(111) 전체(bulk)에 흘러 결과적으로, 온 상태 전류가 증가된다. 오프 상태에서, 산화물 반도체막(114)에 형성되는 채널 영역의 모든 영역이 대폭 감소되어; 결과적으로, 오프 상태 전류를 더 저감할 수 있다. 또한, 트랜지스터(32)는 채널 길이가 짧더라도 낮은 오프 상태 전류를 가질 수 있다. 결과적으로, 짧은 채널 길이에 의하여, 트랜지스터(32)는 온 상태에 있을 때 높은 온 상태 전류를 가질 수 있고 오프 상태에 있을 때 낮은 오프 상태 전류를 가질 수 있다.
또한, s채널 구조에 의하여 트랜지스터(32)를 소형화할 수 있다. 따라서, 트랜지스터를 포함하는 반도체 장치의 집적도를 증가시킬 수 있다. 또한, 상기 반도체 장치의 고밀도를 달성할 수 있다. 예를 들어, 1nm 이상 100nm 미만, 바람직하게는 5nm 이상 60nm 이하의 채널 길이를 갖는 트랜지스터가 제공되면, 반도체 장치의 집적도를 높일 수 있다.
실시형태 2 또는 3에서의 트랜지스터(32)와 상이한 트랜지스터(32)의 구조를 이하에서 설명하겠다.
산화물 반도체막(114)은 실시형태 2에 설명되는 트랜지스터(32)에서의 산화물 반도체막(105)을 위한 재료 중 어느 것을 적절히 사용하여 형성할 수 있다.
산화물 반도체막(113) 및 산화물 반도체막(115)은 각각 산화물 반도체막(114)에 함유되는 원소를 하나 이상 함유한다. 그러므로, 계면 산란이 산화물 반도체막(114)과 산화물 반도체막(113) 및 산화물 반도체막(115) 각각 사이의 계면에서 일어나기 어렵다. 따라서, 캐리어의 이동이 상기 계면에서 저해되지 않기 때문에 트랜지스터(32)는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(113) 및 산화물 반도체막(115)은 각각 대표적으로는 In-Ga 산화막, In-Zn 산화막, In-Mg 산화막, Zn-Mg 산화막, 또는 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이고 산화물 반도체막(114)보다 진공 준위에 가까운 전도대의 바닥에서의 에너지 레벨을 갖는다. 대표적으로, 산화물 반도체막(115)의 전도대의 바닥에서의 에너지와 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 전도대의 바닥에서의 에너지 사이의 차이는 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 즉, 산화물 반도체막(114)의 전자 친화력과 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 전자 친화력 사이의 차이는 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 또한 전자 친화력이란 진공 준위와 전도대 바닥 사이의 에너지 갭을 말한다.
산화물 반도체막(113) 및 산화물 반도체막(115) 각각이 원자 비율로 In의 양보다 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd의 양을 많이 함유할 때, 이하의 효과 중 어느 것을 얻을 수 있다: (1) 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 에너지 갭이 넓어진다; (2) 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 전자 친화력이 감소된다; (3) 외부로부터의 불순물을 차단한다; (4) 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 절연성이 산화물 반도체막(114)보다 우수하다; (5) Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 및 Nd이 산소와 강하게 결합할 수 있는 금속 원소이기 때문에 산소 빈자리가 생성되기 어렵다.
또한 산화물 반도체막(113) 및 산화물 반도체막(115) 각각이 산화물 반도체막(114)보다 우수한 절연성을 갖기 때문에, 이들은 각각 게이트 절연막과 비슷한 기능을 갖는다.
산화물 반도체막(113) 및 산화물 반도체막(115)을 위한 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않는다면, In의 비율 및 M의 비율은 각각 바람직하게는 50at.% 미만 50at.% 이상, 더 바람직하게는 각각 25at.% 미만 75at.% 이상이다.
산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)이 각각 In-M-Zn 산화막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)인 경우, 산화물 반도체막(113) 및 산화물 반도체막(115) 각각에서의 M 원자의 비율은 산화물 반도체막(114)에서의 M 원자의 비율보다 높다. 대표적으로, 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 M 원자의 비율은 산화물 반도체막(114)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. M으로 표시된 상술한 원소는 인듐보다 산소와 더 강하게 결합하여 산화물 반도체막(113) 및 산화물 반도체막(115)에서의 산소 빈자리의 생성을 억제하는 기능을 갖는다. 즉, 산소 빈자리는 산화물 반도체막(114)보다 산화물 반도체막(113) 및 산화물 반도체막(115)에서 발생되기 어렵다.
산화물 반도체막(114)이 In-M-Zn 산화막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이고 In:M:Zn=x 1:y 1:z 1의 금속 원소의 원자 비율을 갖는 타깃이 산화물 반도체막(114)을 형성하기 위하여 사용되는 경우, x 1/y 1은 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하다. 또한 z 1/y 1이 1 이상 6 이하이면, CAAC-OS막은 산화물 반도체막(114)으로서 쉽게 형성된다. 타깃에서의 금속 원소의 원자 비율의 대표적인 예에는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn= 4:1:4.1이 포함된다.
산화물 반도체막(113) 및 산화물 반도체막(115)이 각각 In-M-Zn 산화막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이고 In:M:Zn=x 2:y 2:z 2의 금속 원소의 원자 비율을 갖는 타깃이 산화물 반도체막(113) 및 산화물 반도체막(115)의 각각을 형성하기 위하여 사용되는 경우, x 2/y 2는 x 1/y 1보다 낮은 것이 바람직하고, z 2/y 2는 1/3 이상 6 이하인 것이 바람직하고, 더 바람직하게는 1 이상 6 이하다. 또한 z 2/y 2가 1 이상 6 이하이면, CAAC-OS막은 산화물 반도체막(113) 및 산화물 반도체막(115) 각각으로서 쉽게 형성된다. 타깃의 금속 원소의 원자 비율의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, 및 In:M:Zn=1:6:8이 포함된다.
또한 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115) 각각의 원자 비율을 ±40%의 범위 내의 차이를 에러로서 허용할 수 있다.
원자 비율은 상술한 것에 한정되지 않고, 원자 비율은 필요한 반도체 특성에 따라 적절히 설정할 수 있다.
산화물 반도체막(113) 및 산화물 반도체막(115)은 같은 조성을 가져도 좋다. 예를 들어, 산화물 반도체막(113) 및 산화물 반도체막(115)은 각각 In:Ga:Zn=1:3:2, 1:3:4, 또는 1:4:5의 원자 비율을 갖는 In-Ga-Zn 산화물이라도 좋다.
또는, 산화물 반도체막(113) 및 산화물 반도체막(115)이 상이한 조성을 가져도 좋다. 예를 들어, 산화물 반도체막(113)이 In:Ga:Zn=1:3:2의 원자 비율을 갖는 In-Ga-Zn 산화물이라도 좋고, 산화물 반도체막(115)을 In:Ga:Zn=1:3:4 또는 1:4:5의 원자 비율을 갖는 In-Ga-Zn 산화물이라도 좋다.
산화물 반도체막(113) 및 산화물 반도체막(115) 각각은 3nm 이상 100nm 이하, 또는 3nm 이상 50nm 이하의 두께를 갖는다.
여기서, 산화물 반도체막(114)의 두께는 적어도 산화물 반도체막(113)보다 두꺼운 것이 바람직하다. 산화물 반도체막(114)이 두꺼울수록, 트랜지스터의 온 상태 전류가 높게 된다. 산화물 반도체막(113)의 두께는 산화물 반도체막(114)과의 계면에서의 계면 상태의 형성이 억제되도록 설정된다. 예를 들어, 산화물 반도체막(114)의 두께는 산화물 반도체막(113)보다 두껍고, 바람직하게는 산화물 반도체막(113)의 2배 이상, 더 바람직하게는 4배 이상, 더욱 바람직하게는 6배 이상이다. 또한 상기는 트랜지스터의 온 상태 전류가 반드시 증가될 필요가 없는 경우에는 적용되지 않고, 산화물 반도체막(113)의 두께는 산화물 반도체막(114)보다 두꺼워도 좋다.
산화물 반도체막(115)의 두께는, 산화물 반도체막(113)과 비슷한 식으로, 산화물 반도체막(114)과의 계면에서의 계면 상태의 형성이 억제되도록 설정된다. 예를 들어, 산화물 반도체막(115)의 두께는 산화물 반도체막(113) 이하로 설정된다. 산화물 반도체막(115)이 두꺼우면, 도전막(101)으로부터의 전계가 산화물 반도체막(114)으로 도달되기 어렵게 될 수 있어, 산화물 반도체막(115)이 얇게 되는 것이 바람직하다. 또한, 산화물 반도체막(115)에 함유되는 산소가 도전막(107) 및 도전막(108)으로 확산되고 도전막(107) 및 도전막(108)이 산화되는 것을 방지하기 위하여, 산화물 반도체막(115)은 얇게 되는 것이 바람직하다. 예를 들어, 산화물 반도체막(115)은 산화물 반도체막(114)보다 얇게 되는 것이 바람직하다. 또한 산화물 반도체막(115)의 두께는 상기에 한정되지 않고, 절연막(109)의 내전압을 고려하여 트랜지스터의 구동 전압에 따라 적절히 설정된다.
산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에 함유되는 수소가 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소 빈자리가 산소가 방출되는 격자(또는 산소가 방출되는 부분)에 형성된다. 상기 산소 빈자리로의 수소의 진입은 캐리어로서 기능하는 전자를 발생시키는 경우가 있다. 또한, 수소의 일부가 금속 원자에 결합된 산소에 결합되면 캐리어로서 기능하는 전자를 발생시킨다. 따라서, 수소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 산화물 반도체막(105)과 같이 수소가 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서의 산소 빈자리와 함께 가능한 한 저감되는 것이 바람직하다.
또한, 산화물 반도체막(105)과 같이, 실리콘 및 탄소가 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서 가능한 한 저감되는 것이 바람직하다.
또한, 산화물 반도체막(105)과 같이, 알칼리 금속 또는 알칼리 토금속의 농도가 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서 가능한 한 저감되는 것이 바람직하다.
또한, 산화물 반도체막(105)과 같이, 질소의 농도가 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서 가능한 한 저감되는 것이 바람직하다.
산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서의 불순물이 저감되면, 산화물 반도체막의 캐리어 밀도를 산화물 반도체막(105)과 같이 낮게 할 수 있다.
산화물 반도체막(105)과 같이 낮은 불순물 농도 및 낮은 결함 상태의 밀도를 각각 갖는 산화물 반도체막을 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)으로서 사용하면 더 우수한 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
이들 산화물 반도체막(105)으로서 설명된 결정 구조 중 어느 것을 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)의 결정 구조로서 채용할 수 있다.
산화물 반도체막(114)의 위 및 아래에 접촉하여, 산화물 반도체막(114)보다 산소 빈자리가 발생되기 어려운 산화물 반도체막을 제공함으로써, 산화물 반도체막(114)에서의 산소 빈자리를 저감할 수 있다. 또한, 산화물 반도체막(114)이 산화물 반도체막(114)에 함유되는 금속 원소를 하나 이상 함유하는 산화물 반도체막(113) 및 산화물 반도체막(115)과 접촉되기 때문에, 산화막(113)과 산화물 반도체막(115) 사이의 계면 및 산화물 반도체막(114)과 산화물 반도체막(115) 사이의 계면에서의 계면 준위의 밀도는 굉장히 낮다. 따라서, 산소가 산화물 반도체막(113) 및 산화물 반도체막(115)에 첨가된 후, 상기 산소는 가열 처리에 의하여 산화물 반도체막(113) 및 산화물 반도체막(115)으로부터 산화물 반도체막(114)으로 이동한다. 이때 산소가 계면 준위에 의하여 포획되기 어렵고, 산화물 반도체막(113) 및 산화물 반도체막(115)에서의 산소는 산화물 반도체막(114)으로 효과적으로 이동할 수 있다. 따라서, 산화물 반도체막(114)에서의 산소 빈자리를 저감할 수 있다. 산소가 산화물 반도체막(113) 및 산화물 반도체막(115)으로 첨가되기 때문에, 산화물 반도체막(113) 및 산화물 반도체막(115)에서의 산소 빈자리를 저감할 수 있다. 바꿔 말하면, 적어도 산화물 반도체막(114)의 국재 준위(localized levels)의 밀도를 저감할 수 있다.
또한, 산화물 반도체막(114)이 상이한 구성 원소를 함유하는 절연막(예컨대 산화 실리콘막)과 접촉되면, 계면 준위가 형성될 수 있고 상기 계면 준위가 채널을 형성할 수 있다. 이런 경우, 상이한 문턱 전압을 갖는 제 2 트랜지스터가 나타날 수 있어, 트랜지스터의 외관 문턱 전압을 변화시킨다. 하지만, 산화물 반도체막(114)에 함유되는 하나 이상의 금속 원소를 함유하는 산화물 반도체막(113) 및 산화물 반도체막(115)이 산화물 반도체막(114)에 접촉되기 때문에, 계면 상태는 산화물 반도체막(113)과 산화물 반도체막(114) 사이 및 산화물 반도체막(115)과 산화물 반도체막(114) 사이에서의 계면에서 형성되기 어렵다.
산화물 반도체막(113) 및 산화물 반도체막(115)은 절연막(103) 및 절연막(109)의 구성 원소가 산화물 반도체막(114)에 들어가고 불순물 준위를 형성하는 것을 방지하는 배리어막으로서도 기능한다.
예를 들어, 실리콘 함유 절연막을 절연막(103) 및 절연막(109)으로서 사용하는 경우, 절연막(103) 및 절연막(109)에서의 실리콘 또는 절연막(103) 및 절연막(109)에 함유될 수 있는 탄소가 산화물 반도체막(113) 또는 산화물 반도체막(115)으로 계면으로부터 수nm의 깊이까지 들어가는 경우가 있다. 산화물 반도체막(114)을 들어가는 실리콘 또는 탄소 등의 불순물은 불순물 준위를 형성한다. 불순물 준위는 도너로서 기능하고 전자를 생성하여, 산화물 반도체막(114)은 n형이 될 수 있다.
하지만, 산화물 반도체막(113) 및 산화물 반도체막(115)의 두께가 각각 수nm보다 크면, 실리콘 또는 탄소 등의 불순물은 산화물 반도체막(114)으로 도달되지 않아서, 불순물 준위의 영향이 억제된다.
따라서, 산화물 반도체막(113) 및 산화물 반도체막(115)을 제공함으로써 문턱 전압 등의, 트랜지스터의 전기 특성에서의 변동을 저감할 수 있다.
채널이 절연막(103)과 산화물 반도체막(114) 사이 및 게이트 절연막(109)과 산화물 반도체막(114) 사이의 계면에 형성되는 경우에서, 계면 산란이 상기 계면에서 일어나고 트랜지스터의 전계 효과 이동도가 저감된다. 하지만, 산화물 반도체막(114)에 함유되는 하나 이상의 금속 원소를 각각 함유하는 산화물 반도체막(113) 및 산화물 반도체막(115)이 산화물 반도체막(114)과 접촉하여 제공되기 때문에, 캐리어의 산란이 산화물 반도체막(114)과 산화물 반도체막(113) 및 산화물 반도체막(115) 각각 사이의 계면에서 일어나기 어려워서, 트랜지스터의 전계 효과 이동도가 증가될 수 있다.
본 실시형태에서, 산화물 반도체막(114)에서의 산소 빈자리의 개수, 또한, 산화물 반도체막(114)과 접촉되는 산화물 반도체막(113) 및 산화물 반도체막(115)에서의 산소 빈자리의 개수를 저감할 수 있어, 산화물 반도체막(114)의 국재 준위의 밀도를 저감할 수 있다. 결과적으로, 본 실시형태에서의 트랜지스터(32)는 문턱 전압에서의 변화가 작고 신뢰성이 높다. 또한, 본 실시형태에서의 트랜지스터(32)는 우수한 전기 특성을 갖는다.
또한 산화물 반도체막(114)에서, 채널 형성 영역은 도전막(111)과 중첩되고 도전막(107)과 도전막(108) 사이에 위치하는 영역을 말한다. 또한, 채널 영역이란 채널 형성 영역에 전류가 주로 흐르는 영역을 말한다. 여기서, 채널 영역은 도전막(107)과 도전막(108) 사이에 위치하는 산화물 반도체막(114)의 일부다. 채널 길이란 도전막(107)과 도전막(108) 사이의 거리를 말한다.
도 22의 (B)에 도시된 바와 같이 절연막(109)의 측면은 도전막(111) 및 산화물 반도체막(115)의 측면과 실질적으로 일치될 수 있다. 또는, 실시형태 2에서 설명한 바와 같이 절연막(109)의 측면은 도전막(111)의 측면의 외부에 있어도 좋다.
도 22의 (A)~(C)에 도시된 트랜지스터는, 실시형태 2에서 설명한 트랜지스터의 형성 방법에서의 도 19의 (A)에 도시된 산화물 반도체막(105) 대신에 산화물 반도체막(113) 및 산화물 반도체막(114)의 적층을 형성함으로써 형성될 수 있다.
다음에, 도전막(107) 및 도전막(108)이 형성되고 나서, 산화물 반도체막(115)이 되는 산화물 반도체막, 절연막(109)이 되는 절연막, 및 도전막(111)이 되는 도전막이 형성된다. 이 후, 마스크를 리소그래피 공정을 거쳐 도전막 위에 형성한다. 이 후, 산화물 반도체막, 절연막, 및 도전막을 각각 상기 마스크를 사용하여 에칭하여, 산화물 반도체막(115), 절연막(109), 및 도전막(111)을 형성할 수 있다. 상술한 스텝을 거쳐, 트랜지스터(32)를 형성할 수 있다.
＜밴드 구조＞
여기서, 밴드 구조를 설명하겠다. 이해하기 쉽게 하기 위하여, 절연막(103), 산화물 반도체막(113), 산화물 반도체막(114), 산화물 반도체막(115), 및 절연막(109) 각각의 전도대 바닥의 에너지 준위(Ec)를 밴드 구조에 나타낸다.
도 23의 (A) 및 (B)에 도시된 바와 같이, 전도대의 바닥의 에너지 준위(Ec)는 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115) 내에서 연속적으로 변화된다. 이것은 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)에서 구성 원소가 공통되어 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115) 중으로 산소가 확산되기 쉽기 때문일 것이다. 따라서, 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)은 상이한 구성을 갖는 막의 적층이지만 연속적인 물성을 갖는다.
같은 주성분을 함유하고 적층된 산화물 반도체막은 단층 구조뿐만 아니라 연속적인 에너지 밴드(여기서, 특히, 전도대의 바닥이 층들 사이에서 연속적으로 변동되는 U자형을 갖는 웰 구조(U-shaped well))도 갖는다. 바꿔 말하면, 각 계면에서 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 없도록 적층 구조를 형성한다. 다층막 중의 적층 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 없어져 캐리어는 포획 또는 재결합에 의하여 소멸된다.
또한 도 23의 (A)는 산화물 반도체막(113)과 산화물 반도체막(115)의 전도대 바닥의 에너지 준위(Ec)가 서로 동등한 경우를 도시하였지만, 이들은 서로 상이하여도 좋다. 예를 들어, 도 23의 (B)는 산화물 반도체막(115)의 전도대의 바닥의 에너지 준위(Ec)가 산화물 반도체막(113)보다 진공 준위에 가까운 경우의 밴드 구조의 일부를 도시한 것이다.
도 23의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(114)은 웰로서 기능하고 트랜지스터(32)의 채널은 산화물 반도체막(114)에 형성된다. 또한 산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)의 전도대의 바닥의 에너지 준위(Ec)가 연속적으로 변화되기 때문에, U자형 웰 구조를 갖는 채널도 매몰 채널이라고 할 수 있다.
또한 불순물 또는 결함으로 인한 트랩 준위는 실리콘 산화막 등의 절연막과 산화물 반도체막(113) 및 산화물 반도체막(115) 각각 사이의 계면의 근방에 형성될 수 있다. 산화물 반도체막(114)은 산화물 반도체막(113) 및 산화물 반도체막(115)의 존재에 의하여 상기 트랩 준위로부터 멀리 위치할 수 있다. 하지만, 산화물 반도체막(113) 또는 산화물 반도체막(115)의 Ec와 산화물 반도체막(114)의 Ec 사이의 에너지 차이가 작으면, 산화물 반도체막(114)에서의 전자는 에너지 차이를 넘어 트랩 준위에 도달될 수 있다. 트랩 준위에서 전자가 포획되면, 음의 고정 전하가 절연막과의 계면에 발생하여, 트랜지스터의 문턱 전압이 양 방향으로 시프트된다.
따라서, 트랜지스터의 문턱 전압에서의 변화를 저감하기 위하여, 산화물 반도체막(114)의 Ec와 산화물 반도체막(113) 및 산화물 반도체막(115) 각각의 Ec 사이의 에너지 차이가 필요하다. 상기 에너지 차이는 바람직하게는 0.1eV 이상, 더 바람직하게는 0.2eV 이상이다.
산화물 반도체막(113), 산화물 반도체막(114), 및 산화물 반도체막(115)은 결정부를 포함하는 것이 바람직하다. 특히, c축이 배향된 결정들이 사용되면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
도 23의 (B)에 나타낸 밴드 구조에서, 산화물 반도체막(115) 대신에, In-Ga 산화물(예컨대, In:Ga=7:93의 원자 비율을 갖는 In-Ga 산화물)을 산화물 반도체막(114)과 게이트 절연막(109) 사이에 제공하여도 좋다.
산화물 반도체(114)로서, 산화물 반도체막(113) 및 산화물 반도체막(115)보다 전자 친화력이 높은 산화물 반도체막이 사용된다. 예를 들어, 산화물 반도체막(114)으로서, 산화물 반도체막(113) 및 산화물 반도체막(115) 각각보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.2eV 이상 0.4eV 이하만큼 높은 전자 친화력을 갖는 산화물 반도체막이 사용된다.
본 실시형태에서 설명한 트랜지스터는 산화물 반도체막(114)에 함유되는 금속 원소의 한 종 이상을 각각 함유하는 산화물 반도체막(113) 및 산화물 반도체막(115)을 포함하기 때문에, 계면 준위가 산화물 반도체막(113)과 산화물 반도체막(114) 사이의 계면 및 산화물 반도체막(115)과 산화물 반도체막(114) 사이의 계면에 일어나기 어렵다. 따라서, 산화물 반도체막(113) 및 산화물 반도체막(115)을 제공함으로써 문턱 전압 등의 트랜지스터의 전기 특성에서의 변동 또는 변화를 저감시킬 수 있다.
채널이 절연막(109)과 산화물 반도체막(114) 사이의 계면에 형성되면, 계면 산란이 상기 계면에서 일어나고 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 하지만, 이 구조예의 트랜지스터에서 산화물 반도체막(115)은 산화물 반도체막(114)에 함유되는 하나 이상의 금속 원소를 함유한다. 그러므로 캐리어의 산란이 산화물 반도체막(114)과 산화물 반도체막(115) 사이의 계면에서 일어나기 어려워서, 트랜지스터의 전계 효과 이동도가 증가될 수 있다.
＜트랜지스터 구조 2＞
도 22의 (A)~(C)에 도시된 트랜지스터(32)에 포함되는 산화물 반도체막(114)과 상이한 형상을 갖는 산화물 반도체막(114)을 포함하는 트랜지스터를 도 24의 (A)~(C)를 참조하여 설명하겠다.
도 24의 (A)~(C)는 반도체 장치의 트랜지스터(32)의 상면 개략도 및 단면 개략도다. 도 24의 (A)는 트랜지스터(32)의 상면 개략도이고, 도 24의 (B)는 도 24의 (A)에서의 일점 쇄선 A-B를 따른 단면 개략도이고, 도 24의 (C)는 도 24의 (A)에서의 일점 쇄선 C-D를 따른 단면 개략도다.
도 24의 (B)는 채널 길이 방향에서의 트랜지스터(32)의 단면 개략도이고 도 24의 (C)는 채널 폭 방향에서의 트랜지스터(32)의 단면 개략도다.
또한, 예컨대, 보호막(35), 절연막(103), 산화물 반도체막(113), 및 절연막(109)은 단순화를 위하여 도 24의 (A)에 도시하지 않았다.
도 24의 (C)에 도시된 바와 같이, 트랜지스터(32)는 채널 폭 방향에서의 단면이 실질적으로 삼각형 또는 실질적으로 사다리꼴의 산화물 반도체막(114)을 포함한다. 여기서, 실질적으로 삼각형 및 실질적으로 사다리꼴이란 산화물 반도체막(114)에서 산화물 반도체막(113)과 접촉되는 저면과 산화물 반도체막(115)과 접촉되는 측면 사이의 각도가 0˚보다 크고 85˚ 이하 또는 30˚ 이상 80˚ 이하인 형상을 말한다. 또한, 저면과 반대쪽의 면은 예리한 모서리 또는 둥근 모서리를 가져도 좋다. 이 형상은 저면과 반대쪽에서의 정점을 가져도 좋다.
채널 폭 방향에서의 단면이 실질적으로 직사각형의 산화물 반도체막에서의 상부 영역과 비교하면, 단면이 실질적으로 삼각형 또는 실질적으로 사다리꼴인 산화물 반도체막(114)에서의 영역은 절연막(109) 측의 단면적이 작다. 이에 의하여 절연막(109) 측에서 전류 밀도가 높은 영역이 저감된다. 결과적으로, 우수한 S값 및 증가된 온 상태 전류를 달성할 수 있다.
실질적으로 삼각형 또는 사다리꼴의 단면을 갖는 산화물 반도체막(114)을 형성하는 방법을 설명하겠다. 산화물 반도체막(113) 및 산화물 반도체막(114)은 도 19의 (A)에 도시된 산화물 반도체막(105) 대신에 형성되고, 마스크는 리소그래피 공정을 거쳐 산화물 반도체막(114) 위에 형성된다. 그리고, 산화물 반도체막(114)을 마스크를 물러나게 하면서 에칭한다. 따라서, 도 24의 (C)에 도시된 바와 같이 채널 폭 방향에서의 단면의 산화물 반도체막은 실질적으로 삼각형 또는 실질적으로 사다리꼴을 형성할 수 있다.
＜트랜지스터 구조 3＞
산화물 반도체막(115) 및 절연막(109)의 형상이 도 22의 (A)~(C)에 도시된 것과 상이한 트랜지스터(32)를 도 25의 (A) 및 (B)를 참조하여 설명하겠다.
도 25의 (A)에 도시된 트랜지스터(32)는 산화물 반도체막(114) 및 도전막(107) 및 도전막(108)과 접촉되는 산화물 반도체막(115), 및 산화물 반도체막(115)과 접촉되는 절연막(109)을 포함한다. 절연막(109)은 도전막(111)과 접촉된다.
트랜지스터(32)에 포함되는 산화물 반도체막(115) 및 절연막(109)은 소자 분리를 위하여 분할되지 않고 도전막(107) 및 도전막(108) 및 절연막(103)을 덮는다.
도 25의 (A)에 도시된 트랜지스터(32)는, 실시형태 2에서 설명한 트랜지스터의 형성 방법에서의 도 19의 (A)에 도시된 산화물 반도체막(105) 대신에 산화물 반도체막(113) 및 산화물 반도체막(114)의 적층을 형성함으로써 형성될 수 있다.
다음에, 도전막(107) 및 도전막(108)을 형성하고 나서, 산화물 반도체막(115), 절연막(109), 및 도전막(111)이 되는 도전막을 형성한다. 이 후, 마스크를 리소그래피 공정을 거쳐 상기 도전막 위에 형성한다. 이 후, 도전막을 상기 마스크를 사용하여 에칭하여, 도전막(111)을 형성할 수 있다. 상술한 스텝을 거쳐, 트랜지스터(32)를 형성할 수 있다.
도 25의 (B)에 도시된 트랜지스터(32)는 산화물 반도체막(114) 및 도전막(107) 및 도전막(108)과 접촉되는 산화물 반도체막(115), 및 산화물 반도체막(115)과 접촉되는 절연막(109)을 포함한다. 절연막(109)은 도전막(111)과 접촉된다.
트랜지스터(32)에 포함되는 산화물 반도체막(115)의 단부는 도전막(111)과 중첩되지 않는다. 절연막(109)은 소자 분리를 위하여 분할되지 않고 도전막(107) 및 도전막(108) 및 절연막(103)을 덮는다.
도 25의 (B)에 도시된 트랜지스터(32)는, 실시형태 2에서 설명한 트랜지스터의 형성 방법에서의 도 6의 (A)에 도시된 산화물 반도체막(105) 대신에 산화물 반도체막(113) 및 산화물 반도체막(114)의 적층을 형성함으로써 형성될 수 있다.
다음에, 산화물 반도체막(115)이 되는 산화물 반도체막을 형성하고 나서, 마스크를 리소그래피 공정을 거쳐 산화물 반도체막 위에 형성한다. 다음에, 산화물 반도체막을 상기 마스크를 사용하여 에칭하여 산화물 반도체막(115)을 형성한다. 이 후, 마스크를 제거한다.
다음에, 절연막(109)을 산화물 반도체막(115) 위에 형성한다. 이 후, 도전막(111)을 절연막(109) 위에 형성한다. 상술한 스텝을 거쳐, 트랜지스터(32)를 형성할 수 있다.
＜트랜지스터 구조 4＞
다음에, 도 22의 (A)~도 25의 (B)에 도시된 트랜지스터와 상이한 산화물 반도체막의 적층 구조를 각각 갖는 트랜지스터를 도 26의 (A)~(C)를 참조하여 설명하겠다.
도 26의 (A)에 도시된 트랜지스터(32)는 도 22의 (B)에 도시된 트랜지스터(32)와 산화물 반도체막(115)을 포함하지 않는 점에서 상이하다. 즉, 도 26의 (A)에서의 트랜지스터(32)는 산화물 반도체막(114), 도전막(107) 및 도전막(108), 및 도전막(111)과 접촉되는 절연막(109)을 포함한다.
도 26의 (B)에 도시된 트랜지스터(32)는 도 22의 (B)에 도시된 트랜지스터(32)와 산화물 반도체막(113)을 포함하지 않는 점에서 상이하다. 즉, 도 26의 (B)에서의 트랜지스터(32)는 도전막(101) 및 산화물 반도체막(114)과 접촉되는 절연막(103)을 포함한다.
도 26의 (C)에 도시된 트랜지스터(32)는 도 22의 (B)에 도시된 트랜지스터(32)와, 산화물 반도체막(114)과 도전막(107) 및 도전막(108) 사이에 산화물 반도체막(115)을 포함하는 점에서 상이하다. 즉, 도 26의 (C)에서의 트랜지스터(32)는 산화물 반도체막(114), 도전막(107) 및 도전막(108), 및 절연막(109)과 접촉되는 산화물 반도체막(115)을 포함한다. 산화물 반도체막(115)은 산화물 반도체막(114)과 도전막(107) 및 도전막(108) 사이에 위치한다.
＜트랜지스터 구조 5＞
도전막(107) 및 도전막(108)의 형상이 도 22의 (A)~(C)에 도시된 것과 상이한 트랜지스터(32)를 도 27의 (A)~(D)를 참조하여 설명하겠다.
도 27의 (A)~(D)는 반도체 장치의 트랜지스터(32)의 상면 개략도 및 단면 개략도다. 도 27의 (A)는 트랜지스터(32)의 상면 개략도이고, 도 27의 (B)는 도 27의 (A)에서의 일점 쇄선 A-B를 따른 단면 개략도이고, 도 27의 (C)는 도 27의 (A)에서의 일점 쇄선 C-D를 따른 단면 개략도이고, 도 27의 (D)는 도 27의 (A)에서의 일점 쇄선 E-F를 따른 단면 개략도다.
도 27의 (B)는 트랜지스터(32)의 채널 길이 방향에서의 단면 개략도이고, 도 27의 (C)는 트랜지스터(32)의 채널 폭 방향에서의 단면 개략도이고, 도 27의 (D)는 소스 또는 드레인 영역 및 산화물 반도체막이 적층된 영역을 나타내는 트랜지스터(32)의 채널 폭 방향에서의 단면 개략도다.
또한, 예컨대, 보호막(35), 절연막(103), 산화물 반도체막(113), 절연막(109), 보호막(34), 및 절연막(149) 및 절연막(151)은 단순화를 위하여 도 27의 (A)에 도시되지 않았다.
도 27의 (A)~(D)에 도시된 트랜지스터(32)는 산화물 반도체막(113) 및 산화물 반도체막(114)의 측면과 접촉되지 않고 산화물 반도체막(114)의 상면과 접촉되는 한 쌍의 도전막(도전막(107) 및 도전막(108))을 포함한다. 보호막(34) 및 절연막(149) 및 절연막(151)은 트랜지스터(32) 위에 제공되어도 좋다. 또한, 보호막(34) 및 절연막(149) 및 절연막(151)에서의 개구(125a) 및 개구(125b)에서의 한 쌍의 도전막(도전막(107) 및 도전막(108))과 접촉되는 도전막(167a) 및 도전막(167b)을 제공하여도 좋다.
도 27의 (D)에 도시된 바와 같이 산화물 반도체막(113) 및 산화물 반도체막(114)의 측면이 채널 폭 방향에서 한 쌍의 도전막(도전막(107) 및 도전막(108))과 접촉되지 않기 때문에, 한 쌍의 도전막(도전막(107) 및 도전막(108))이 도전막(111)의 전계를 차단하지 않는다. 이에 의하여 산화물 반도체막(113) 및 산화물 반도체막(114)의 측면에서 도전막(111)의 전계의 효과를 증가시킬 수 있고, 트랜지스터는 작은 서브스레숄드 스윙(이하 S값이라고 함) 및 높은 전계 효과 이동도를 가질 수 있다. 또한 S값은 온 상태 전류를 한 자리 변화시키기 위하여 필요한 게이트 전압의 값이고, S값이 작을수록 트랜지스터 특성이 좋은 것을 의미한다.
다음에, 트랜지스터(32)의 형성 방법을 도 28의 (A)~(D)를 참조하여 설명하겠다. 여기서, 트랜지스터(32)의 형성 방법을 도 27의 (A)에서의 일점 쇄선 A-B 및 C-D를 따른 단면 개략도를 참조하여 설명하겠다.
도 28의 (A)에 도시된 바와 같이 도전막(101), 절연막(102), 산화물 반도체막(113a), 및 산화물 반도체막(114a)은 보호막(35) 위에 형성된다. 이 후, 도전막(106)을 산화물 반도체막(114a) 위에 형성한다.
다음에, 마스크를 리소그래피 공정을 거쳐 도전막(106) 위에 형성하고 나서, 산화물 반도체막(113a), 산화물 반도체막(114a), 및 도전막(106)을 상기 마스크를 사용하여 에칭하여 산화물 반도체막(113), 산화물 반도체막(114b), 및 도전막(106a)을 형성한다. 이 후, 마스크를 제거한다. 이 스텝에서, 절연막(102)의 일부도 에칭되어, 절연막(103)을 형성한다(도 28의 (B) 참조).
에칭 스텝에서, 레지스트 마스크의 형상을 변화시켜, 하드 마스크를 제공하지 않고 레지스트 마스크만을 사용하여 에칭을 수행하면, 산화물 반도체막(113) 및 산화물 반도체막(114b)의 형상을 소정의 형상과 상이하게 할 수 있다. 이 문제는 전자 빔 노광, 액침 노광, 또는 EUV 노광 등의 마이크로패터닝에서 현저히 일어난다. 하지만, 여기서 산화물 반도체막(114b) 위에 제공되는 도전막(106a)이 하드 마스크로서 기능하기 때문에, 소정의 형상을 갖는 산화물 반도체막(113) 및 산화물 반도체막(114b)을 얻을 수 있다.
이 후, 마스크를 리소그래피 공정을 거쳐 도전막(106a) 위에 형성하고, 도전막(106a)을 상기 마스크를 사용하여 에칭하여 도전막(107) 및 도전막(108)을 형성한다. 포지티브형 포토레지스트를 마스크로서 사용하는 경우, 노광 시간을 짧게 할 수 있다. 에칭 스텝에서, 산화물 반도체막(114b)의 일부를 에칭하여 오목부를 형성하여도 좋다. 여기서, 오목부를 갖는 산화물 반도체막을 산화물 반도체막(114)이라고 한다(도 28의 (C) 참조).
다음에, 산화물 반도체막(115), 절연막(109), 및 도전막(111)을 도 28의 (D)에 도시된 바와 같이 형성함으로써, 도 27의 (A)~(D)에 도시된 트랜지스터(32)를 형성할 수 있다.
＜트랜지스터 구조 6＞
도 22의 (A)~도 28의 (D)에 도시된 트랜지스터(32)의 구조와 상이한 구조의 트랜지스터를 도 29를 참조하여 설명하겠다. 도 29는 채널 길이 방향에서의 트랜지스터(32)의 단면 개략도다.
도 29에 도시된 바와 같이, 트랜지스터(32)는 보호막(35) 위의 도전막(101); 보호막(35) 및 도전막(101) 위의 절연막(103); 절연막(103)과 접촉되는 산화물 반도체막(113); 산화물 반도체막(113)과 접촉되는 산화물 반도체막(114); 적어도 산화물 반도체막(114)의 상면 및 측면 및 산화물 반도체막(113)의 측면과 접촉되는 도전막(107) 및 도전막(108); 도전막(107) 위의 절연막(116); 도전막(108) 위의 절연막(117); 산화물 반도체막(114), 도전막(107) 및 도전막(108), 절연막(116) 및 절연막(117) 위의 산화물 반도체막(115); 산화물 반도체막(115) 위의 절연막(109); 및 절연막(109) 위의 도전막(111)을 포함한다.
절연막(116) 및 절연막(117)을 절연막(109)을 위한 재료 중 어느 것을 적절히 사용하여 형성될 수 있다. 절연막(116) 및 절연막(117) 각각의 두께는 도전막(111)과 도전막(107) 및 도전막(108) 사이의 기생 용량을 저감하도록 충분히 크고, 바람직하게는, 예컨대 50nm 이상 500nm 이하다.
도 29에서의 트랜지스터(32)는 게이트 전극으로서 기능하는 도전막(111)과 소스 및 드레인 전극으로서 기능하는 도전막(107) 및 도전막(108) 사이에 산화물 반도체막(115) 및 절연막(109)에 더하여 절연막(116)과 절연막(117)을 포함한다. 따라서, 도전막(111)과 도전막(107) 및 도전막(108) 사이의 기생 용량을 저감할 수 있어, 트랜지스터의 온 상태 전류 및 전계 효과 이동도가 증가된다.
＜트랜지스터 구조 7＞
도 22의 (A)~도 29에 도시된 트랜지스터(32)의 구조와 상이한 구조의 트랜지스터를 도 30을 참조하여 설명하겠다. 도 30은 채널 길이 방향에서의 트랜지스터(32)의 단면 개략도다.
도 30에 도시된 바와 같이, 트랜지스터(32)는 보호막(35) 위의 도전막(101); 보호막(35) 및 도전막(101) 위의 절연막(103); 절연막(103)과 접촉되는 산화물 반도체막(105); 산화물 반도체막(105) 위의 절연막(151); 절연막(151) 위의 보호막(34); 절연막(151) 및 보호막(34)에서의 개구에서의 산화물 반도체막(105)과 접촉되는 도전막(167a) 및 도전막(167b); 및 보호막(34) 및 도전막(167a) 및 도전막(167b) 위의 도전막(169a) 및 도전막(169b)을 포함한다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 일 형태의 표시 장치의 구조예를 설명하겠다.
＜구조예＞
도 31의 (A)는 본 발명의 일 형태의 표시 장치의 상면 개략도다. 도 31의 (B)는 본 발명의 일 형태의 표시 장치에서의 화소에 액정 소자가 사용되는 경우에 사용될 수 있는 화소 회로를 도시한 회로도다. 도 31의 (C)는 본 발명의 일 형태의 표시 장치에서의 화소에 유기 EL 소자가 사용되는 경우에 사용될 수 있는 화소 회로를 도시한 회로도다.
화소부에서의 트랜지스터는 상술한 실시형태에 따라 형성될 수 있다. 또한 상기 트랜지스터는 쉽게 n채널 트랜지스터가 될 수 있어, 구동 회로의 n채널 트랜지스터를 사용하여 형성될 수 있는 구동 회로의 일부는, 화소부의 트랜지스터와 같은 기판 위에 형성된다. 이와 같이 화소부 또는 구동 회로에 상술한 실시형태에서 설명한 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 31의 (A)는 액티브 매트릭스 표시 장치의 상면 개략도의 예를 도시한 것이다. 표시 장치의 기판(130) 위에, 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가 형성된다. 화소부(701)에는, 신호선 구동 회로(704)로부터 연장된 복수의 신호선이 배열되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장된 복수의 주사선이 배열된다. 또한 주사선과 신호선이 서로 교차하는 영역 각각에서, 표시 소자를 각각 포함하는 화소가 매트릭스로 제공된다. 또한, 표시 장치에서의 기판(130)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 31의 (A)에서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)는, 화소부(701)와 같은 기판(130) 위에 제공된다. 따라서, 구동 회로 등의, 외부에 제공되는 부품수를 저감시켜, 비용의 절감을 달성할 수 있다. 또한, 구동 회로가 기판(130) 외부에 제공되면, 배선이 연장될 필요가 있고, 배선의 접속수가 증가된다. 하지만, 기판(130) 위에 구동 회로를 제공함으로써, 배선의 접속수를 저감할 수 있어, 신뢰성 또는 수율의 향상으로 이어진다.
＜액정 표시 장치＞
도 31의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 장치의 화소에 사용할 수 있는 화소 회로가 도시되었다.
이 화소 회로는, 하나의 화소가 복수의 화소 전극을 포함하는 구조에 사용될 수 있다. 화소 전극은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소에서의 개개의 화소 전극에 공급되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)은 이들에 상이한 게이트 신호가 공급될 수 있도록 서로 분리된다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극(714)은, 트랜지스터(716) 및 트랜지스터(717)에 의하여 공유된다. 트랜지스터(716)와 트랜지스터(717) 각각으로서 상술한 실시형태에 설명된 트랜지스터 중 어느 것을 적절히 사용할 수 있다. 따라서 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
제 1 화소 전극은 트랜지스터(716)와 전기적으로 접속되고, 제 2 화소 전극은 트랜지스터(717)와 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리된다. 제 1 화소 전극 및 제 2 화소 전극의 형상은 특별히 한정되지 않는다. 예를 들어, 제 1 화소 전극은 V형이라도 좋다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 게이트 배선(712)과 게이트 배선(713)에 상이한 게이트 신호가 공급됨으로써, 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍은 변동될 수 있다. 결과적으로 액정의 배열을 제어할 수 있다.
용량 커패시터는, 커패시터 배선(710), 유전체로서 기능하는 게이트 절연막, 및 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 커패시터 전극을 사용하여 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(718)와 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 상대 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극, 상대 전극, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 일 형태의 화소 회로는 도 31의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 31의 (B)에 도시된 화소에 스위치, 레지스터, 커패시터, 트랜지스터, 센서, 또는 논리 회로가 추가되어도 좋다.
＜유기 EL 표시 장치＞
도 31의 (C)는 화소의 회로 구성의 또 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 사용하는 표시 장치의 화소 구조를 도시하였다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 발광 유기 화합물을 함유하는 층 내에 전자가 주입되고, 상기 한 쌍의 전극의 다른 쪽으로부터 발광 유기 화합물을 함유하는 층 내에 홀이 주입되어 전류가 흐른다. 전자 및 홀이 재결합되어, 발광 유기 화합물이 들뜨게 된다. 발광 유기 화합물이 들뜬 상태로부터 기저 상태로 돌아감으로써 발광한다. 이와 같은 메커니즘에 기초하여 이 발광 소자는 전류 여기형 발광 소자라고 한다.
도 31의 (C)는 사용할 수 있는 화소 회로의 예를 도시한 것이다. 이 예에서, 하나의 화소는 2개의 n채널 트랜지스터를 포함한다. 또한, 본 발명의 일 형태의 산화물 반도체막은 n채널 트랜지스터의 채널 형성 영역에 사용될 수 있다. 상기 화소 회로에 디지털 시간 계조 구동이 채용될 수 있다.
화소(720)는, 스위칭 트랜지스터(721), 구동 트랜지스터(722), 발광 소자(724), 및 커패시터(723)를 포함한다. 스위칭 트랜지스터(721)의 게이트 전극이 주사선(726)에 접속되고, 스위칭 트랜지스터(721)의 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)은 신호선(725)에 접속되고, 스위칭 트랜지스터(721)의 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)은 구동 트랜지스터(722)의 게이트 전극에 접속된다. 구동 트랜지스터(722)의 게이트 전극은 커패시터(723)를 통하여 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 1 전극은 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 공통 전극(728)과 같은 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(721)와 구동 트랜지스터(722)로서 상술한 실시형태에서 설명한 트랜지스터 중 어느 것을 적절히 사용할 수 있다. 따라서, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
또한, 화소 회로의 구성은 도 31의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 31의 (C)에 도시된 화소 회로에 스위치, 레지스터, 커패시터, 센서, 트랜지스터, 논리 회로 등이 추가되어도 좋다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있거나 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 예에는 EL(electroluminescence) 소자(예컨대 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 및 무기 EL 소자), LED(예컨대 백색 LED, 적색 LED, 녹색 LED, 및 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용하는 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulation) 소자, MEMS 셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 사용하는 표시 소자 중 적어도 하나를 포함한다. 상기 외에, 전기적 또는 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 포함되어도 좋다. 또한, EL 소자를 사용하는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식의 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 사용하는 표시 장치의 예에는 액정 디스플레이(예컨대 투과형 액정 디스플레이, 반투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 및 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 있다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 전부는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 전부는 알루미늄, 은 등을 함유하도록 형성된다. 이런 경우, SRAM 등의 저장 회로는 반사 전극 아래에 제공할 수 있어 더 낮은 소비 전력으로 이어진다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 사용하는 표시 모듈을 도 32를 참조하여 설명하겠다.
도 32에 도시된 표시 모듈(8000)에서, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)가 상부 커버(8001)와 하부 커버(8002) 사이에 제공된다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등을 제공하지 않는 경우가 있다.
본 발명의 일 형태의 반도체 장치는 예컨대 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 사이즈는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 따라 적절히 바꿀 수 있다.
터치 패널(8004)은, 저항 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(8006)과 중첩되도록 형성될 수 있다. 표시 패널(8006)의 카운터 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광 센서를 표시 패널(8006)의 각 화소에 제공하여 광학식 터치 패널을 형성하여도 좋다. 정전식 터치 패널을 얻기 위하여 터치 센서를 위한 전극을 표시 패널(8006)의 각 화소에 제공하여도 좋다.
백 라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)이 백 라이트 유닛(8007)의 단부에 제공되어도 좋고 광확산판이 사용되어도 좋다.
프레임(8009)은 표시 패널(8006)을 보호하고, 프린트 기판(8010)의 동작에 의하여 생기는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(8009)은 방열판으로서 기능하여도 좋다.
프린트 기판(8010)에는 전원 회로, 및 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도 제공된 배터리(8011)를 사용하는 전원이 사용되어도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우 생략될 수 있다.
표시 모듈(8000)은, 편광판, 위상차판, 또는 프리즘 시트 등의 부재가 추가로 제공되어도 좋다.
본 실시형태에 설명된 구조, 방법 등은 다른 실시형태에 설명되는 구조, 방법 등 중 어느 것과 적절히 조합하여 사용될 수 있다. 본 실시형태에 설명된 구조는 다른 실시형태에 설명된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시형태 7)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 각각 사용하는 전자 장치의 예를 설명하겠다.
본 발명의 일 형태의 반도체 장치가 각각 이용되는 전자 장치의 예는 이하와 같다: 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱 퍼스널 컴퓨터 및 랩톱 퍼스널 컴퓨터, 워드 프로세서, DVD(digital versatile discs) 등의 녹화 매체에 저장된 정지 화상 및 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 휴대용 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽시계, 코드 리스 전화기, 트랜스시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대용 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 공책, 전자 서적 리더, 전자 번역기, 음성 입력 장치, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 및 제습기 등의 공기 조화 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 회중전등, 체인 톱 등의 공구, 연기 감지기, 투석기 등의 의료 기기. 또한 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 및 전력량의 평준화 및 스마트 그리드(grid)를 위한 축전 전지 등의 산업 기기를 들 수 있다. 또한, 연료 엔진으로부터의 전력을 사용한 전동기 및 비수계 이차 전지로부터의 전력을 사용한 전동기에 의하여 구동하는 이동 물체도 전자 장치의 범주에 포함된다. 상기 이동 물체의 예에는, 전기 자동차(EV), 내연 기관과 전동기 양쪽을 포함한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들 차량의 차륜을 무한궤도로 대신한 궤도 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 이륜차, 오토바이, 전동 휠체어, 골프 카트, 보트, 배, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 및 우주선이 있다.
도 33의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 포함하는 휴대용 게임기의 예를 도시한 것이다. 도 33의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (A)에 도시되지 않은 CPU, 기억 장치 등에 사용될 수 있다.
도 33의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 조작 키(916) 등을 포함하는 휴대용 데이터 단말의 예를 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 바꿀 수 있다. 제 1 표시부(913) 상의 영상을 연결부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 바꿔도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (B)에 도시되지 않는 CPU, 기억 장치 등에 사용될 수 있다.
도 33의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 포함하는 랩톱 퍼스널 컴퓨터의 예를 도시한 것이다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (C)에 도시되지 않은 CPU, 기억 장치 등에 사용될 수 있다.
도 33의 (D)는 하우징(931), 냉장고용 도어(932), 냉동고용 도어(933) 등을 포함하는 전기 냉장 냉동고의 예를 도시한 것이다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (D)에 도시되지 않은 CPU, 기억 장치 등에 사용될 수 있다.
도 33의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함하는 비디오 카메라의 예를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 바꿀 수 있다. 표시부(943)에 표시되는 영상을 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 바꿔도 좋다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (E)에 도시되지 않은 CPU, 기억 장치 등에 사용될 수 있다.
도 33의 (F)는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 포함하는 자동차의 예를 도시한 것이다. 실시형태 1~4에 설명된 반도체 장치 중 어느 것은 도 33의 (F)에 도시되지 않은 CPU, 기억 장치 등에 사용될 수 있다.
본 실시형태는 본 명세서에서 설명한 다른 실시형태들 중 어느 것과 적절히 조합될 수 있다.
10: 반도체 장치, 11: 소자층, 12: 단자, 13: 다이패드, 14: 도전 페이스트, 15: 도전막, 16: 도전 부재, 17: 유기 수지층, 21: 영역, 22: 밀봉 영역, 22a: 영역, 22b: 영역, 22c: 밀봉 영역, 31: 파선, 32: 트랜지스터, 33: 트랜지스터, 33a: 트랜지스터, 33b: 트랜지스터, 34: 보호막, 35: 보호막, 36: 보호막, 37: 도전막, 38: 보호막, 39: 커패시터, 40: 보호막, 50: 스테이지, 51: 소자 기판, 53: 프레임체, 54: 접착 시트, 55: 절삭물, 56: 다이싱 휠, 58: UV광, 59:리드 프레임, 59a: 다이패드, 59b: 외부 전극, 60: 도전 페이스트, 101: 도전막, 102: 절연막, 103: 절연막, 105: 산화물 반도체막, 105a: 산화물 반도체막, 106: 도전막, 106a: 도전막, 107: 도전막, 108: 도전막, 108a: 도전막, 109: 절연막, 111: 도전막, 113: 산화물 반도체막, 113a: 산화물 반도체막, 114: 산화물 반도체막, 114a: 산화물 반도체막, 114b: 산화물 반도체막, 115: 산화물 반도체막, 116: 절연막, 117: 절연막, 119: 절연막, 121: 도전막, 125a: 개구, 125b: 개구, 130: 기판, 131: 채널 영역, 133: 불순물 영역, 135: 절연막, 137: 도전막, 139: 측벽 절연막, 141: 절연막, 143: 절연막, 145: 절연막, 147: 절연막, 149: 절연막, 151: 절연막, 153: 절연막, 161a: 도전막, 161b: 도전막, 161c: 도전막, 163a: 도전막, 163b: 도전막, 163c: 도전막, 165: 도전막, 167: 도전막, 167a: 도전막, 167b: 도전막, 167c: 도전막, 169: 도전막, 169a: 도전막, 169b: 도전막, 169c: 도전막, 171: 도전막, 171a: 도전막, 171b: 도전막, 171c: 도전막, 173: 도전막, 173a: 도전막, 173b: 도전막, 173c: 도전막, 175a: 도전막, 175c: 도전막, 180: 기판, 181: 반도체막, 183: 절연막, 201: 메모리 셀, 202: CMOS 회로, 701: 화소부, 702: 주사선 구동 회로, 703: 주사선 구동 회로, 704: 신호선 구동 회로, 710: 용량 배선, 712: 게이트 배선, 713: 게이트 배선, 714: 드레인 전극, 716: 트랜지스터, 717: 트랜지스터, 718: 액정 소자, 719: 액정 소자, 720: 화소, 721: 스위칭 트랜지스터, 722: 드라이버 트랜지스터, 723: 커패시터, 724: 발광 소자, 725: 신호선, 726: 주사선, 727: 전원선, 728: 공통 전극, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장고용 도어, 933: 냉동고용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 대시보드, 954: 광, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트 유닛, 8008: 광원, 8009: 프레임, 8010: 프린트 기판, 및 8011: 배터리
본 출원은 2014년 4월 18일에 일본 특허청에 출원된 일련 번호 2014-086311의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 반도체 장치에 있어서,
    소자층을 포함하고,
    상기 소자층은,
    제 1 막;
    제 2 막; 및
    상기 제 1 막과 상기 제 2 막 사이의 제 1 트랜지스터를 포함하고,
    상기 제 1 막 및 상기 제 2 막은 각각 수소 및 물 중 적어도 하나의 확산을 억제하고,
    상기 소자층은 상기 제 1 막과 상기 제 2 막이 서로 접촉되는 영역을 포함하고,
    상기 영역은 위에서 봤을 때 폐루프 형상을 갖고,
    상기 영역은 상기 소자층의 측면과 상기 제 1 트랜지스터 사이에 위치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 2 트랜지스터를 더 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    산화물 반도체막; 및
    상기 제 1 게이트 전극과 상기 산화물 반도체막 사이의 제 1 게이트 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    제 2 게이트 전극;
    반도체 기판에서의 반도체 영역; 및
    상기 제 2 게이트 전극과 상기 반도체 영역 사이의 제 2 게이트 절연막을 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 막 및 상기 제 2 막 중 한쪽이 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽이 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 위치하는, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 막 및 상기 제 2 막 중 한쪽은 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽은 상기 제 2 트랜지스터에서의 상기 제 2 게이트 절연막으로서 기능하는, 반도체 장치.
  5. 제 1 항에 있어서,
    제 2 트랜지스터를 더 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    산화물 반도체막; 및
    상기 제 1 게이트 전극과 상기 산화물 반도체막 사이의 제 1 게이트 절연막을 포함하고,
    상기 제 2 트랜지스터는 기판 위에 위치하고,
    제 2 게이트 전극;
    반도체막; 및
    상기 제 2 게이트 전극과 상기 반도체막 사이의 제 2 게이트 절연막을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 막 및 상기 제 2 막 중 한쪽이 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽이 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 위치하는, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 막 및 상기 제 2 막 중 한쪽은 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽은 상기 제 2 트랜지스터에서의 상기 제 2 게이트 절연막으로서 기능하는, 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제 1 막 및 상기 제 2 막 중 한쪽은 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽은 상기 기판과 상기 제 2 트랜지스터 사이에 위치하는, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 1 막과 접촉되는 제 3 막을 더 포함하고,
    상기 제 1 막 및 상기 제 2 막 중 한쪽은 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽은 상기 기판과 상기 제 2 트랜지스터 사이에 위치하고,
    상기 제 3 막은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 위치하는, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 막 또는 상기 제 2 막과 접촉되는 제 3 막을 더 포함하고,
    상기 제 1 막 및 상기 제 2 막 중 한쪽은 상기 제 1 트랜지스터와 접촉되고,
    상기 제 1 막 및 상기 제 2 막 중 다른 쪽은 상기 기판과 상기 제 2 트랜지스터 사이에 위치하고,
    상기 제 3 막은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 위치하는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 막~상기 제 3 막 중 적어도 하나는 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막 중 어느 것을 포함하는, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 트랜지스터에 전기적으로 접속되는 단자를 더 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 단자와 상기 제 1 막 및 상기 제 2 막 중 하나가 서로 접촉되는, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 단자는 수소 및 물 중 적어도 하나의 확산을 억제하는, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 단자는 타이타늄막, 탄탈럼막, 질화 타이타늄막, 질화 탄탈럼막, 및 Ir x Ta1- x (0＜x＜1)막 중 어느 것을 포함하는, 반도체 장치.
  16. 전자 장치에 있어서,
    제 1 항에 따른 반도체 장치; 및
    표시 장치, 스피커, 마이크로폰, 조작 키, 또는 배터리를 포함하는, 전자 장치.
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