KR19980068069A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것이다.
본 발명은, 반도체장치의 제조방법에 있어서, (1) 소정의 공정의 수행으로 패턴이 설정된 반도체 기판 상의 소정의 영역에 게이트폴리, 텅스텐실리사이드 및 고온산화로 형성되는 산화막을 순차적으로 적층시켜 게이트전극을 형성시키는 S2 단계; (2) 상기 (1) 단계의 수행으로 형성되는 막들의 측벽에 상기 고온산화를 이용하여 스페이서를 형성시키는 S4 단계; (3) 상기 패턴이 설정된 영역 중 소스 및 드레인 영역에 이온을 주입시켜 트랜지스터를 형성시키는 S6 단계; (4) 상기 게이트전극 및 스페이서를 포함하는 표면 상에 상기 고온산화로 형성되는 산화막의 적층으로 식각저지층을 형성시키는 S8 단계; 및 (5) 상기 식각저지층 상에 폴리막을 적층시킨 후 블랭킷 식각시켜 더블스페이서를 형성시키는 S10 단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 더블스페이서를 이용한 공정수행으로 제품의 신뢰도가 향상되는 효과가 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 산화막 및 폴리막(Poly Film)으로 이루어지는 더블스페이서(Double Spacer)를 이용한 자기정렬법(Self Aligned)의 공정수행으로 제품의 신뢰도를 향상시킨 반도체장치의 제조방법에 관한 것이다.
최근의 반도체장치의 제조에서는 소자의 고집적화 및 고밀도화에 따른 패턴(Pattern) 사이즈(Size)의 급격한 감소와 동시에 이로 인하여 포토(Photo)공정의 한계를 가져왔다.
이러한 포토공정의 한계를 극복하고자 포토마스크(Photo Mask)를 이용하지 않고 미세 패턴을 형성시킬 수 있는 자기정렬법을 이용한 공정수행이 개발되었다.
도1은 종래의 반도체장치의 제조방법에 따라 제조된 반도체장치를 나타내는 단면도이다.
먼저, 소정의 공정수행으로 패턴이 설정된 반도체 기판(10) 상의 소정의 영역에 게이트폴리막(12), 텅스텐실리사이드막(WSi)(14) 및 실리콘나이트라이드막(SiN)(16)을 순차적으로 적층시킨다.
그리고 소스(Source) 및 드레인(Drain) 등을 형성시킨 후, 상기 순차적으로 적층된 막(12, 14, 16)들의 양측벽에 실리콘나이트라이드를 적층하여 자기정렬법으로 이루어지는 공정수행으로 스페이서를 형성시킨다.
여기서 스페이서로 적층되는 실리콘나이트라이드막(16)를 약 1500Å 정도의 적층시킨 후 마스크없이 전면식각을 수행하여 형성시킨다.
계속해서 층간절연막(18)인 산화막을 적층시킨 후 셀(Cell) 오픈 마스크를 이용하여 콘택홀(Contact Hole)을 형성시키고, 계속해서 후속공정을 수행한다.
여기서 셀 오픈 마스크를 이용하는 자기정렬법의 공정수행은 층간절연막(18) 및 스페이서로 형성된 실리콘나이트라이드막(16)의 식각선택비를 이용하여 이루어진다.
그리고 상기 자기정렬법의 공정에서 미스얼라인 마진(Misalign Margin)은 0.15μm 정도이며, 그 마진의 한계 정도가 콘택홀의 면적이 된다.
그러나 층간절연막(18) 및 상기 실리콘나이트라이드막(16)의 식각선택비를 이용한 종래의 자기정렬법은 게이트전극으로 형성되는 막(12, 14, 16)들과 층간절연막(18)인 아이엘디막(ILD)의 구조가 취약하였다.
그리고 스페이서로 실리콘나이트라이드(16)를 이용함으로써 식각공정수행시 폴리머(Polymer)가 형성되었고, 또한 트랩(Trap) 밀도가 높게 나타났다.
따라서 종래의 실리콘나이트라이드를 스페이서로 이용한 반도체장치의 제조에서는 폴리머의 형성 및 트랩 밀도의 원인 등으로 인해 제품의 신뢰도가 저하되는 문제점이 있었다.
본 발명의 목적은, 더블스페이서를 이용한 자기정렬법의 공정수행으로 제품의 신뢰도를 향상시키기 위한 반도체장치의 제조방법을 제공하는 데 있다.
도1은 종래의 반도체장치의 제조방법에 따라 제조된 반도체장치를 나타내는 단면도이다.
도2는 본 발명에 따른 반도체장치의 제조방법에 따라 제조된 반도체장치를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10, 20 : 반도체 기판 12, 22 : 게이트폴리막
14, 24 : 텅스텐실리사이드막 16 : 실리콘나이트라이드
18, 28 : 층간절연막 25 : 산화막
26 : 식각저지층 27 : 폴리막
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 반도체장치의 제조방법에 있어서, (1) 소정의 공정의 수행으로 패턴이 설정된 반도체 기판 상의 소정의 영역에 게이트폴리, 텅스텐실리사이드 및 고온산화로 형성되는 산화막을 순차적으로 적층시켜 게이트전극을 형성시키는 S2 단계; (2) 상기 (1) 단계의 수행으로 형성되는 막들의 측벽에 상기 고온산화를 이용하여 스페이서를 형성시키는 S4 단계; (3) 상기 패턴이 설정된 영역 중 소스 및 드레인 영역에 이온을 주입시켜 트랜지스터를 형성시키는 S6 단계; (4) 상기 게이트전극 및 스페이서를 포함하는 표면 상에 상기 고온산화로 형성되는 산화막의 적층으로 식각저지층을 형성시키는 S8 단계; 및 (5) 상기 식각저지층 상에 폴리막을 적층시킨 후 블랭킷 식각시켜 더블스페이서를 형성시키는 S10 단계를 포함하여 이루어짐을 특징으로 한다.
또한 상기 반도체장치의 제조방법은, 상기 (5) 단계의 수행후 계속해서 (6) 상기 (5) 단계의 더블스페이서를 이용한 자기정렬법으로 이루어지는 공정을 수행하여 콘택홀을 형성시키는 S12 단계를 더 포함하여 이루어지는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명에 따른 반도체장치의 제조방법에 따라 제조된 반도체장치를 나타내는 단면도이다.
먼저, 소정의 공정의 수행으로 패턴이 설정된 반도체 기판(20) 상의 소정의 영역에 게이트폴리(22), 텅스텐실리사이드(24) 및 산화막(25)을 순차적으로 적층시켜 게이트전극을 형성시킨다.
여기서 게이트전극이 형성되는 영역은 활성(Active) 패턴 영역이고, 상기 산화막(25)은 고온산화(High Temperature Oxidation)를 이용하여 적층시킨다.
그리고 게이트전극으로 형성되어 있는 상기 막(22, 24, 25)들의 양측벽에 스페이서를 형성시킨다.
여기서 스페이서 또한 산화막(25)으로 이루어지며, 상기 고온산화를 이용하여 형성시킨다.
계속해서 상기 패턴이 설정된 영역 중 소스 및 드레인으로 설정된 영역에 이온을 주입시켜 트렌지스터(Transistor) 구조를 형성시킨다.
그리고 상기 막(22, 24, 25)들로 이루어지는 게이트전극 및 스페이서를 포함하는 표면 상에 산화막을 이용한 식각저지층(26)을 형성시킨 후, 폴리막(27)을 상기 식각저지층(26) 상에 적층시킨다.
계속해서 폴리막(27)을 블랭킷(Blanket) 식각시켜 더블스페이서를 형성시킨 후, 층간절연막(28)인 산화막을 적층시킨다.
그리고 더블스페이서를 이용한 자기정렬법의 공정수행으로 콘택홀을 형성시킨 후, 후속공정을 수행한다.
이러한 구성으로 이루어지는 본 발명은, 더블스페이서의 이용으로 콘택홀 형성을 위하여 자기정렬법으로 이루어지는 공정수행시 미스얼라인 마진을 효율적으로 확보할 수 있다.
그리고 식각공정수행시 높은 선택비를 확보할 수 있어 보다 미세한 패턴의 콘택홀을 형성시킬 수 있으며, 또한 공정수행시 폴리머의 형성을 억제할 수 있어 이로 인한 불량을 방지할 수 있다.
따라서, 본 발명에 의하면 더블스페이서를 이용한 공정수행으로 제품의 신뢰도가 향상되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (2)
- 반도체장치의 제조방법에 있어서,(1) 소정의 공정의 수행으로 패턴(Pattern)이 설정된 반도체 기판 상의 소정의 영역에 게이트폴리(Gate Poly), 텅스텐실리사이드(WSi) 및 고온산화(High Temperature Oxidation)로 형성되는 산화막을 순차적으로 적층시켜 게이트전극을 형성시키는 S2 단계;(2) 상기 (1) 단계의 수행으로 형성되는 막들의 측벽에 상기 고온산화를 이용하여 스페이서(Spacer)를 형성시키는 S4 단계;(3) 상기 패턴이 설정된 영역 중 소스(Source) 및 드레인(Drain) 영역에 이온을 주입시켜 트랜지스터(Transitor)를 형성시키는 S6 단계;(4) 상기 게이트전극 및 스페이스를 포함하는 표면 상에 상기 고온산화로 형성되는 산화막의 적층으로 식각저지층을 형성시키는 S8 단계; 및(5) 상기 식각저지층 상에 폴리막을 적층시킨 후 블랭킷(Blanket) 식각시켜 더블스페이서(Double Spacer)를 형성시키는 S10 단계;를 포함하여 이루어짐을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,(6) 상기 (5) 단계의 더블스페이서를 이용한 자기정렬법(Self Aligned)으로 이루어지는 공정을 수행하여 콘택홀(Contact Hole)을 형성시키는 S12 단계를 더 포함하여 이루어짐을 특징으로 하는 상기 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970004501A KR19980068069A (ko) | 1997-02-14 | 1997-02-14 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
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| KR1019970004501A KR19980068069A (ko) | 1997-02-14 | 1997-02-14 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980068069A true KR19980068069A (ko) | 1998-10-15 |
Family
ID=65984055
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970004501A KR19980068069A (ko) | 1997-02-14 | 1997-02-14 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980068069A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724574B1 (ko) * | 2006-01-10 | 2007-06-04 | 삼성전자주식회사 | 식각저지막을 갖는 반도체 소자 및 그의 제조방법 |
| US7566924B2 (en) | 2002-08-14 | 2009-07-28 | Samsung Electronics Co., Ltd. | Semiconductor device with gate spacer of positive slope and fabrication method thereof |
-
1997
- 1997-02-14 KR KR1019970004501A patent/KR19980068069A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566924B2 (en) | 2002-08-14 | 2009-07-28 | Samsung Electronics Co., Ltd. | Semiconductor device with gate spacer of positive slope and fabrication method thereof |
| KR100724574B1 (ko) * | 2006-01-10 | 2007-06-04 | 삼성전자주식회사 | 식각저지막을 갖는 반도체 소자 및 그의 제조방법 |
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