KR19990065385A - 반도체 메모리 장치의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 콘택홀 형성방법에 관한 것이다. 본 발명에 따르면, 캐패시터의 하부전극용 콘택을 형성하기 위한 미세 콘택홀을 형성함에 있어서 비트라인의 노출된 영역을 식각함으로써, 공정마진의 부족으로 인한 오정렬 발생시에도 캐패시터의 하부전극과 비트라인이 단락되는 문제를 해소할 수 있다. 또한 스페이서가 구비된 개구를 통해 콘택홀을 형성함으로써 보다 충분한 공정마진을 가지면서도, 미세한 면적의 콘택홀을 형성할 수 있다.

Description

반도체 메모리 장치의 콘택홀 형성방법

본 발명은 반도체 메모리 장치의 콘택홀 형성방법에 관한 것으로, 특히 보다 미세한 콘택홀을 형성하기 위한 콘택홀 형성방법에 관한 것이다.

반도체 메모리 장치의 집적도가 증가됨에 따라 메모리 셀의 면적 또한 급속히 감소하게 되었다. 따라서, 메모리 셀 내의 배선의 넓이 및 배선과 배선 사이의 간격이 감소됨은 물론이고, 고립된 소자 영역들을 전기적으로 연결하기 위해 형성되는 콘택의 면적에 있어서도 점차 미세화가 요구되고 있는 실정이다. 상기 콘택을 형성하기 위해서는 우선 콘택홀을 형성한 뒤 콘택홀 내에 전도성 물질을 채워넣음으로써 형성되어지는데 상기 콘택홀은 셀 영역 내에서 얼라인 마진(align margin), 소자분리 마진(isolation margin)등을 고려하여 형성하여야 하기 때문에 소자의 구성에 있어서 상당한 면적이 할애된다. 따라서, 감광막의 측벽에 폴리머를 형성시켜 사진공정의 한계를 넘는 보다 미세한 콘택홀을 형성하거나, 감광막을 열처리에 의해 보다 확장시킴으로써 미세한 콘택홀을 형성하는 방법, 그리고 스페이서를 이용하여 미세 콘택홀을 형성하는 방법등 콘택홀의 면적을 보다 감소시키기 위한 노력이 꾸준히 계속되어 왔다.

반도체 메모리 장치에 있어서, 특히 캐패시터의 하부전극을 형성하기 까지의 공정을 살펴보면, 반도체 기판의 활성 영역에 트랜지스터를 형성한 뒤 제1절연막을 약 3000Å으로 형성한다. 이어서, 상기 절연막 상부에 비트라인을 형성한 뒤 층간절연막으로서 제2절연막을 형성한다. 그리고 나서, 하부전극을 형성하기 위해 감광막을 이용하여 상기 제1절연막 및 제2절연막을 관통하는 콘택홀을 형성한 뒤, 상기 콘택홀에 질화막질의 스페이서를 형성한다. 그러나 상기 스페이서를 형성하는 단계 이전에 사진공정의 한계로 인해 오정렬이 발생되어 층간 도전막, 즉 비트라인이 노출된다. 이와 같이 비트라인이 노출되어 있는 콘택홀에 하부전극을 형성하기 위한 도전물을 채워넣게 되면, 상기 도전성을 띠는 비트라인과 하부전극이 단락되어 반도체 메모리 장치의 동작불량이 유발되는 문제점이 있다.

따라서 본 발명의 목적은, 충분한 공정마진을 가지는 캐패시터의 하부전극용 콘택홀 형성방법을 제공함에 있다.

본 발명의 또 다른 목적은, 오정렬시에도 비트라인과 캐패시터 하부전극이 단락되지 않는 캐패시터 하부전극용 콘택홀 형성방법을 제공함에 있다.

본 발명의 또 다른 목적은, 보다 미세한 면적의 캐패시터 하부전극용 콘택홀 형성방법을 제공함에 있다.

상기의 목적들을 달성하기 위해서 본 발명은, 반도체 메모리 장치의 캐패시터 하부전극을 형성하기 위한 콘택홀 형성방법에 있어서, 비트라인이 구비되어 있는 반도체 기판 상부에 절연막을 형성한 뒤, 상기 절연막을 소정영역 식각하여 캐패시터의 하부전극을 형성하기 위한 콘택홀을 형성하는 단계와; 상기 콘택홀을 형성하는 과정에서 노출된 비트라인의 일부분을 제거하는 단계를 포함함으로써, 후속의 공정에서 상기 비트라인과 캐패시터의 하부전극의 단락이 방지됨을 특징으로 하는 방법을 제공한다.

도 1a 내지 도 1d는 본 발명의 실시예가 적용되는 반도체 메모리 장치의 부분 확대도로서, 캐패시터의 하부전극을 형성하기 위한 콘택홀 형성방법을 설명하기 위한 단면도들

이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 1a 내지 도 1d는 본 발명의 실시예가 적용되는 반도체 메모리 장치의 워드 라인 방향으로의 부분 확대도로서, 캐패시터의 하부전극을 형성하기 위한 콘택홀 형성방법을 설명하기 위한 단면도들이다.

먼저 도 1a를 참조하면, 반도체 기판 100상부에 여러 물질층들이 적층되어 있다. P형의 도전성을 띠는 반도체 기판 100에 소자분리막 102를 형성하여 활성 영역 및 비활성 영역을 구분한다. 상기 활성 영역내에 게이트 절연막, 다결정 실리콘 및 실리사이드, 보다 상세하게는 폴리사이드를 차례로 적층하여 워드 라인으로서 기능하는 게이트 전극을 형성한다. 그리고 나서, 상기 게이트 전극을 이온주입 마스크로서 이용하여 소오스 및 드레인 영역을 형성하여 트랜지스터를 완성한다. 본 발명의 실시예를 설명하기 위한 단면도들은 반도체 메모리 장치의 워드 라인 방향으로 절단된 단면을 나타내므로, 상기 워드 라인, 즉 게이트 전극 및 소오스 및 드레인 영역은 도시되지 않음을 이해하여야 한다. 이어서, 상기 게이트 전극 상부에 층간 절연막으로서 기능하는 제1절연막 104 및 상기 제1절연막 104을 후속의 식각공정으로부터 보호하기 위한 제2절연막 106을 형성한다. 바람직하게는, 상기 제1절연막 104은 약 4000Å의 BPSG, PSG 또는 BSG등으로 형성하며, 제2절연막 106은 약 500Å의 질화막으로 형성한다. 이어서, 상기 트랜지스터의 드레인 영역에 접촉되는 비트라인 108을 형성한 뒤, 상기 비트라인 108을 절연함과 동시에 반도체 기판 100을 평탄화하기 위한 제3절연막 110을 형성한다. 예컨대, 상기 제3절연막 110은 BPSG, PSG 또는 BSG막으로 약 3000Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 제3절연막 110상부에 캐패시터의 하부전극으로서 이용될 불순물이 도우프된 다결정 실리콘막 112을 형성하기도 한다.

도 1b를 참조하면, 캐패시터의 하부전극용 콘택을 형성하기 위한 콘택홀 114이 형성되어 있다. 상기 다결정 실리콘막 112상부에 감광막을 형성한 뒤, 사진 및 식각공정을 실시하여 개구 114를 형성한다. 상기 개구 114는 캐패시터의 하부전극용 콘택을 형성하기 위한 콘택홀로서, 부호 A로 나타낸 영역만큼 비트라인 108의 일부가 노출되어 있다. 이와 같이 공정마진의 부족으로 인해 비트라인 108의 일부가 노출되면, 후속의 공정에서 형성되어질 캐패시터의 하부전극과 단락되어 메모리 장치의 동작불량이 유발되는 문제가 있다. 따라서, 이러한 문제를 해소할 수 있는 보다 개선된 방법의 콘택홀 형성방법이 하기에서 도면과 함께 설명되어진다.

도 1c를 참조하면, 상기 개구 116 양 측벽에 스페이서 116가 형성되어 있다. 상기 개구 114를 형성하기 위한 식각공정에 의해 노출된 비트라인 108의 A영역을 제거한다. 노출된 비트라인 상부에 그대로 후속의 공정을 실시하여 여러 가지 불량이 유발되는 종래의 문제점을 해소하고자, 본 발명에서는 상기 노출된 A영역을 통상의 건식식각공정으로 제거한다. 이와 같이 상기 개구 114내 돌출된 비트라인 108의 일부 영역을 제거함으로써, 후속의 공정에서 형성되어질 캐패시터의 하부전극과 단락되는 문제를 해소할 수 있게 된다. 이어서, 상기 결과물에 제4절연막으로서, 질화막을 약 1000Å의 두께로 형성한 뒤, 전면 에치백하여 상기 노출된 비트라인 108의 일부가 제거된 개구 114 양 측벽에 스페이서 116을 형성한다. 상기 스페이서 116으로 인해, 보다 미세한 면적을 가지는 콘택홀의 형성이 가능해진다.

도 1d를 참조하면, 캐패시터의 하부전극용 콘택을 형성하기 위한 미세 콘택홀 118이 형성되어 있다. 상기 스페이서 116가 형성되어 개구 114를 식각마스크로서 이용하여 상기 제1절연막 104 및 제2절연막 106을 식각한다. 그 결과, 상기 스페이서 116으로 인해 보다 미세한 면적의 콘택홀 118이 형성된다.

상기한 바와 같이 본 발명에서는, 캐패시터의 하부전극용 콘택을 형성하기 위한 미세 콘택홀을 형성함에 있어서 비트라인의 노출된 영역을 식각한다. 그 결과, 공정마진의 부족으로 인한 오정렬 발생시에도 캐패시터의 하부전극과 비트라인의 단락이 방지되는 효과를 거둘 수 있다. 또한 본 발명에서는, 스페이서가 구비된 개구를 통해 콘택홀을 형성함으로써 보다 충분한 공정마진을 가지면서도, 미세한 면적의 콘택홀을 형성할 수 있는 효과가 있다.

상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. 반도체 메모리 장치의 캐패시터 하부전극을 형성하기 위한 콘택홀 형성방법에 있어서,

   비트라인이 구비되어 있는 반도체 기판 상부에 절연막을 형성한 뒤, 상기 절연막을 소정영역 식각하여 캐패시터의 하부전극을 형성하기 위한 콘택홀을 형성하는 단계와;

   상기 콘택홀을 형성하는 과정에서 노출된 비트라인의 일부분을 제거하는 단계를 포함함으로써, 후속의 공정에서 상기 비트라인과 캐패시터의 하부전극의 단락이 방지됨을 특징으로 하는 방법.
2. 제 1항에 있어서, 상기 노출된 비트라인의 일부분을 제거한 뒤, 상기 콘택홀에 스페이서를 형성하는 단계를 더 구비함을 특징으로 하는 방법.
3. 제 1항에 있어서, 상기 비트라인과 절연막은 서로 식각 선택비가 우수한 물질로 형성됨을 특징으로 하는 방법.
4. 제 3에 있어서, 상기 비트라인은 전도성의 물질, 예를 들어 불순물이 도우프된 다결정 실리콘으로 형성됨을 특징으로 하는 방법.
5. 제 3항에 있어서, 상기 절연막은 BPSG, PSG 또는 BSG등으로 형성됨을 특징으로 하는 방법.