JP2002100749A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002100749A JP2002100749A JP2000290273A JP2000290273A JP2002100749A JP 2002100749 A JP2002100749 A JP 2002100749A JP 2000290273 A JP2000290273 A JP 2000290273A JP 2000290273 A JP2000290273 A JP 2000290273A JP 2002100749 A JP2002100749 A JP 2002100749A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭメモリセルの縮小化とロジックＭＯ
ＳＦＥＴの高性能化を両立する最適なゲート電極構造を
提供することにある。 【解決手段】 同一基板１１上にＤＲＡＭおよびＰＭＯ
ＳＦＥＴ６０とＮＭＯＳＦＥＴ４０とを有するロジック
素子を備えた半導体装置であって、ＤＲＡＭおよびロジ
ック素子の各ゲート電極２４，４４，６４は、ポリシリ
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成されていて、ロジック素子のゲ
ート電極４４，６４の側壁にＤＲＡＭ領域を覆うシリコ
ン窒化膜２７と同一層からなるサイドウォール４８，６
８を備え、ロジック素子の活性領域に金属シリサイド層
４８，６８が形成されているものである。
ＳＦＥＴの高性能化を両立する最適なゲート電極構造を
提供することにある。 【解決手段】 同一基板１１上にＤＲＡＭおよびＰＭＯ
ＳＦＥＴ６０とＮＭＯＳＦＥＴ４０とを有するロジック
素子を備えた半導体装置であって、ＤＲＡＭおよびロジ
ック素子の各ゲート電極２４，４４，６４は、ポリシリ
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成されていて、ロジック素子のゲ
ート電極４４，６４の側壁にＤＲＡＭ領域を覆うシリコ
ン窒化膜２７と同一層からなるサイドウォール４８，６
８を備え、ロジック素子の活性領域に金属シリサイド層
４８，６８が形成されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはＤＲＡＭとロジック素子
とを同一基板上に形成した半導体装置およびその製造方
法に関する。
その製造方法に関し、詳しくはＤＲＡＭとロジック素子
とを同一基板上に形成した半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】同一基板上にＤＲＡＭとロジック素子と
を搭載した半導体装置は、例えば、特開平１１−２９７
９５１号公報に開示されている。この半導体装置は、Ｄ
ＲＡＭおよびロジック素子のゲート電極を例えばリンな
どのＮ型不純物をドーピングした多結晶シリコン膜と窒
化タングステン膜とタングステン膜と窒化シリコン膜と
を積層したものが用いられている。そしてロジック領域
のゲート電極の側壁にはＤＲＡＭ領域を覆う窒化シリコ
ン膜と同一層の膜で形成したサイドウォールが形成され
ている。このサイドウォールはＬＤＤ構造を形成するた
めのマスクとしての機能を有している。またＤＲＡＭ領
域を覆う窒化シリコン膜は、ＤＲＡＭの記憶ノードコン
タクトおよびビットコンタクトを開口する際のエッチン
グストッパとしての機能と、ＤＲＡＭの記憶ノードコン
タクトおよびビットコンタクトと、ゲート電極との絶縁
分離膜としての機能を有している。
を搭載した半導体装置は、例えば、特開平１１−２９７
９５１号公報に開示されている。この半導体装置は、Ｄ
ＲＡＭおよびロジック素子のゲート電極を例えばリンな
どのＮ型不純物をドーピングした多結晶シリコン膜と窒
化タングステン膜とタングステン膜と窒化シリコン膜と
を積層したものが用いられている。そしてロジック領域
のゲート電極の側壁にはＤＲＡＭ領域を覆う窒化シリコ
ン膜と同一層の膜で形成したサイドウォールが形成され
ている。このサイドウォールはＬＤＤ構造を形成するた
めのマスクとしての機能を有している。またＤＲＡＭ領
域を覆う窒化シリコン膜は、ＤＲＡＭの記憶ノードコン
タクトおよびビットコンタクトを開口する際のエッチン
グストッパとしての機能と、ＤＲＡＭの記憶ノードコン
タクトおよびビットコンタクトと、ゲート電極との絶縁
分離膜としての機能を有している。
【０００３】また、ロジック素子は、ＮＭＯＳＦＥＴと
ＰＭＯＳＦＥＴとでＣＭＯＳ回路が構成されている。こ
のＣＭＯＳ回路は消費電力が少なく、また、微細化や高
集積化が容易であるため、高速動作が可能であることか
ら多くのＬＳＩ構成デバイスとして広く用いられてい
る。ゲート電極の材料としてはＮ+ 型Ｐｏｌｙ−Ｓｉ膜
や、これと高融点金属シリサイドや高融点金属との組み
合わせたポリサイド構造やポリメタル構造が用いられて
いる。
ＰＭＯＳＦＥＴとでＣＭＯＳ回路が構成されている。こ
のＣＭＯＳ回路は消費電力が少なく、また、微細化や高
集積化が容易であるため、高速動作が可能であることか
ら多くのＬＳＩ構成デバイスとして広く用いられてい
る。ゲート電極の材料としてはＮ+ 型Ｐｏｌｙ−Ｓｉ膜
や、これと高融点金属シリサイドや高融点金属との組み
合わせたポリサイド構造やポリメタル構造が用いられて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
電極上層のオフセット絶縁膜が窒化シリコン膜で形成さ
れ、サイドウォールも窒化シリコン膜で形成されてい
る。
電極上層のオフセット絶縁膜が窒化シリコン膜で形成さ
れ、サイドウォールも窒化シリコン膜で形成されてい
る。
【０００５】また、ＰＭＯＳＦＥＴのゲート電極がＮ+
型である場合には、ＰＭＯＳＦＥＴの動作が埋め込みチ
ャネル型となるため、ソース・ドレイン間耐圧の低下、
短チャネル効果の悪化等の原因によりゲート長の微細化
が困難となる。そのため、ＰＭＯＳＦＥＴ／ＮＭＯＳＦ
ＥＴともに表面チャネル型動作とするために、ＮＭＯＳ
ＦＥＴはＮ+ 型ゲート、ＰＭＯＳＦＥＴはＰ+ 型ゲート
のＰｏｌｙ−Ｓｉで構成するデュアルゲート構造が必要
となる。
型である場合には、ＰＭＯＳＦＥＴの動作が埋め込みチ
ャネル型となるため、ソース・ドレイン間耐圧の低下、
短チャネル効果の悪化等の原因によりゲート長の微細化
が困難となる。そのため、ＰＭＯＳＦＥＴ／ＮＭＯＳＦ
ＥＴともに表面チャネル型動作とするために、ＮＭＯＳ
ＦＥＴはＮ+ 型ゲート、ＰＭＯＳＦＥＴはＰ+ 型ゲート
のＰｏｌｙ−Ｓｉで構成するデュアルゲート構造が必要
となる。
【０００６】しかしながら、ゲート電極のＰｏｌｙ−Ｓ
ｉをＰ+ 型とするためにＰｏｌｙ−Ｓｉ中に導入された
ホウ素は、後工程における高温熱処理によりゲート酸化
膜中を拡散し易いという問題があり、ゲート酸化膜中に
取り込まれて、さらにゲート酸化膜を突き抜けて基板に
まで到達するという問題があった。このホウ素拡散は後
工程における活性化アニーリング、層間絶縁膜やＤＲＡ
Ｍキャパシタの形成等、さまざまな工程で生じる可能性
があり、ＰＭＯＳＦＥＴのＶthの変動やゲート絶縁膜の
信頼性低下の原因となる。
ｉをＰ+ 型とするためにＰｏｌｙ−Ｓｉ中に導入された
ホウ素は、後工程における高温熱処理によりゲート酸化
膜中を拡散し易いという問題があり、ゲート酸化膜中に
取り込まれて、さらにゲート酸化膜を突き抜けて基板に
まで到達するという問題があった。このホウ素拡散は後
工程における活性化アニーリング、層間絶縁膜やＤＲＡ
Ｍキャパシタの形成等、さまざまな工程で生じる可能性
があり、ＰＭＯＳＦＥＴのＶthの変動やゲート絶縁膜の
信頼性低下の原因となる。
【０００７】また、ゲート電極が高融点金属、もしくは
金属シリサイドとＰｏｌｙ−Ｓｉとを積層した構造で
は、高融点金属や金属シリサイド中の不純物拡散が速い
ために、ゲート電極を形成した後の高温熱処理の際に、
Ｎ+ 型ゲート電極中の不純物（例えばリン）とＰ+ 型ゲ
ート電極中の不純物（例えばホウ素）が拡散して、ＭＯ
ＳＦＥＴ特性のＶthを変動させる不純物相互拡散の問題
がある。
金属シリサイドとＰｏｌｙ−Ｓｉとを積層した構造で
は、高融点金属や金属シリサイド中の不純物拡散が速い
ために、ゲート電極を形成した後の高温熱処理の際に、
Ｎ+ 型ゲート電極中の不純物（例えばリン）とＰ+ 型ゲ
ート電極中の不純物（例えばホウ素）が拡散して、ＭＯ
ＳＦＥＴ特性のＶthを変動させる不純物相互拡散の問題
がある。
【０００８】また、ホウ素の拡散は窒化シリコン膜を成
膜した場合に促進される。窒化シリコン膜は、ＭＯＳＦ
ＥＴの製造工程において、層間絶縁膜の耐圧向上を目的
とした膜やエッチング時のストッパ膜、ゲート電極のサ
イドウォール膜として適用されている。一般に、窒化シ
リコン膜は、モノシラン（ＳｉＨ4 ）またはジクロロシ
ラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）との混
合ガスを用いた減圧ＣＶＤ法により成膜される。このＣ
ＶＤ反応では大量に発生する水素がホウ素の突き抜けを
促進する。しかしながら、現状では、膜中に水素を含ま
ない窒化シリコン膜を形成することは極めて困難であ
り、そなため、ホウ素の増速拡散を抑制することは困難
である。
膜した場合に促進される。窒化シリコン膜は、ＭＯＳＦ
ＥＴの製造工程において、層間絶縁膜の耐圧向上を目的
とした膜やエッチング時のストッパ膜、ゲート電極のサ
イドウォール膜として適用されている。一般に、窒化シ
リコン膜は、モノシラン（ＳｉＨ4 ）またはジクロロシ
ラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）との混
合ガスを用いた減圧ＣＶＤ法により成膜される。このＣ
ＶＤ反応では大量に発生する水素がホウ素の突き抜けを
促進する。しかしながら、現状では、膜中に水素を含ま
ない窒化シリコン膜を形成することは極めて困難であ
り、そなため、ホウ素の増速拡散を抑制することは困難
である。
【０００９】ホウ素の拡散を抑制する上で有効な方法
は、窒化シリコン膜を成膜した後に行われる熱工程にお
ける熱処理温度の低温化、もしくは熱処理時間の短時間
化である。しかしながら、ＤＲＡＭメモリセルを形成す
る場合等はセルキャパシタのリーク電流を増大させる、
信頼性の低下を招く等の要因になる。また、層間絶縁膜
の平坦化、不純物の活性化等を行う上でも窒化シリコン
膜の成膜の後工程における熱処理は不可欠である。
は、窒化シリコン膜を成膜した後に行われる熱工程にお
ける熱処理温度の低温化、もしくは熱処理時間の短時間
化である。しかしながら、ＤＲＡＭメモリセルを形成す
る場合等はセルキャパシタのリーク電流を増大させる、
信頼性の低下を招く等の要因になる。また、層間絶縁膜
の平坦化、不純物の活性化等を行う上でも窒化シリコン
膜の成膜の後工程における熱処理は不可欠である。
【００１０】ＭＯＳＬＳＩの中で大容量のＤＲＡＭと高
性能なロジックを混載したＬＳＩ（ＤＲＡＭ混載ロジッ
ク）はシステムＬＳＩとして高速画像処理デバイス、低
消費電力ＬＳＩへ応用する上で不可欠なものである。Ｄ
ＲＡＭ混載ロジックを形成する場合にはＤＲＡＭメモリ
セルの縮小化とロジックＭＯＳＦＥＴの高性能化が必要
となるが、これらを両立するために最適なゲート電極構
造が必要となる。
性能なロジックを混載したＬＳＩ（ＤＲＡＭ混載ロジッ
ク）はシステムＬＳＩとして高速画像処理デバイス、低
消費電力ＬＳＩへ応用する上で不可欠なものである。Ｄ
ＲＡＭ混載ロジックを形成する場合にはＤＲＡＭメモリ
セルの縮小化とロジックＭＯＳＦＥＴの高性能化が必要
となるが、これらを両立するために最適なゲート電極構
造が必要となる。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。
決するためになされた半導体装置およびその製造方法で
ある。
【００１２】本発明の半導体装置は、同一基板上にＤＲ
ＡＭおよびＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有する
ロジック素子を備えた半導体装置であって、前記ＤＲＡ
Ｍおよび前記ロジック素子の各ゲート電極は、ポリシリ
コン膜、金属シリサイド膜およびシリコン酸化膜の積層
構造で形成されていて、前記ロジック素子のゲート電極
の側壁にシリコン窒化膜からなるサイドウォールを備
え、前記ＤＲＡＭ領域を覆うもので前記シリコン窒化膜
と同一層のシリコン窒化膜を備え、前記ロジック素子の
活性領域に金属シリサイド層が形成されているものであ
る。
ＡＭおよびＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有する
ロジック素子を備えた半導体装置であって、前記ＤＲＡ
Ｍおよび前記ロジック素子の各ゲート電極は、ポリシリ
コン膜、金属シリサイド膜およびシリコン酸化膜の積層
構造で形成されていて、前記ロジック素子のゲート電極
の側壁にシリコン窒化膜からなるサイドウォールを備
え、前記ＤＲＡＭ領域を覆うもので前記シリコン窒化膜
と同一層のシリコン窒化膜を備え、前記ロジック素子の
活性領域に金属シリサイド層が形成されているものであ
る。
【００１３】上記半導体装置では、上記各ゲート電極
は、ポリシリコン、金属シリサイドおよびシリコン酸化
膜の積層構造で形成されていることから、ＤＲＡＭの記
憶ノードコンタクトおよびビットコンタクトを自己整合
的に形成するために、層間絶縁膜をエッチングする際に
はシリコン窒化膜がエッチングストッパとなり、コンタ
クト底部のシリコン窒化膜をエッチングする際には、た
とえコンタクトがゲート電極上にかかっていてもゲート
電極上のオフセット絶縁膜のシリコン酸化膜が存在する
ので、その結果、層間絶縁膜を成膜してから形成される
記憶ノードコンタクトおよびビットコンタクトとゲート
電極との距離を稼ぐことができ、耐圧不良を防止する。
は、ポリシリコン、金属シリサイドおよびシリコン酸化
膜の積層構造で形成されていることから、ＤＲＡＭの記
憶ノードコンタクトおよびビットコンタクトを自己整合
的に形成するために、層間絶縁膜をエッチングする際に
はシリコン窒化膜がエッチングストッパとなり、コンタ
クト底部のシリコン窒化膜をエッチングする際には、た
とえコンタクトがゲート電極上にかかっていてもゲート
電極上のオフセット絶縁膜のシリコン酸化膜が存在する
ので、その結果、層間絶縁膜を成膜してから形成される
記憶ノードコンタクトおよびビットコンタクトとゲート
電極との距離を稼ぐことができ、耐圧不良を防止する。
【００１４】また、各ゲート電極は、ポリシリコン膜、
金属シリサイド膜およびシリコン酸化膜の積層構造で形
成されていて、ゲート電極上およびサイドウォール上を
覆うシリコン窒化膜を設けることにより、ゲート電極へ
コンタクトを形成する際にシリコン窒化膜上でエッチン
グを停止することが可能となる。さらにシリコン酸化膜
をエッチングする場合、サイドウォールがシリコン窒化
膜であるので選択比を確保できサイドウォールを残した
状態でコンタクトを形成することができる。また、オフ
セット絶縁膜がシリコン酸化膜である場合には、その後
の熱処理（例えばＬＤＤやソース・ドレインの不純物活
性化を目的としたアニーリング）によって水素がＰ+ ゲ
ート電極に拡散し、ゲート酸化膜中のホウ素の拡散を増
速させることがないので、特性が安定で信頼性の高いＰ
ＭＯＳＦＥＴを形成することができる。
金属シリサイド膜およびシリコン酸化膜の積層構造で形
成されていて、ゲート電極上およびサイドウォール上を
覆うシリコン窒化膜を設けることにより、ゲート電極へ
コンタクトを形成する際にシリコン窒化膜上でエッチン
グを停止することが可能となる。さらにシリコン酸化膜
をエッチングする場合、サイドウォールがシリコン窒化
膜であるので選択比を確保できサイドウォールを残した
状態でコンタクトを形成することができる。また、オフ
セット絶縁膜がシリコン酸化膜である場合には、その後
の熱処理（例えばＬＤＤやソース・ドレインの不純物活
性化を目的としたアニーリング）によって水素がＰ+ ゲ
ート電極に拡散し、ゲート酸化膜中のホウ素の拡散を増
速させることがないので、特性が安定で信頼性の高いＰ
ＭＯＳＦＥＴを形成することができる。
【００１５】さらに、ロジック素子のゲート電極の側壁
にシリコン窒化膜からなるサイドウォールを備え、前記
ＤＲＡＭ領域を覆うもので前記シリコン窒化膜と同一層
のシリコン窒化膜を備えていることから、サイドウォー
ルはＬＤＤ構造を形成するマスクとしての機能を有し、
ＤＲＡＭ領域を覆うシリコン窒化膜はロジック素子の活
性領域に金属シリサイド層を形成するときに、ＤＲＡＭ
領域に金属シリサイド層を形成しないようにするマスク
となる。もし、このシリコン窒化膜がなく、ＤＲＡＭ領
域にも金属シリサイド層が形成されると、接合リークの
原因となり、ＤＲＡＭのデータ保持能力の低下となる。
にシリコン窒化膜からなるサイドウォールを備え、前記
ＤＲＡＭ領域を覆うもので前記シリコン窒化膜と同一層
のシリコン窒化膜を備えていることから、サイドウォー
ルはＬＤＤ構造を形成するマスクとしての機能を有し、
ＤＲＡＭ領域を覆うシリコン窒化膜はロジック素子の活
性領域に金属シリサイド層を形成するときに、ＤＲＡＭ
領域に金属シリサイド層を形成しないようにするマスク
となる。もし、このシリコン窒化膜がなく、ＤＲＡＭ領
域にも金属シリサイド層が形成されると、接合リークの
原因となり、ＤＲＡＭのデータ保持能力の低下となる。
【００１６】また、ロジック素子の活性領域にのみ金属
シリサイド層が形成されていることから、ソース・ドレ
インの低抵抗化が図れる。
シリサイド層が形成されていることから、ソース・ドレ
インの低抵抗化が図れる。
【００１７】本発明の半導体装置の製造方法は、ＤＲＡ
ＭおよびＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有するロ
ジック素子とを同一基板上に備えた半導体装置であっ
て、前記基板に形成されたゲート絶縁膜上に、ポリシリ
コン膜、金属シリサイド膜およびシリコン酸化膜の積層
構造を形成する工程と、前記ＤＲＡＭおよび前記ロジッ
ク素子の各ゲート電極を被覆するシリコン窒化膜を形成
する工程と、前記ＤＲＡＭ領域上の前記シリコン窒化膜
を残した状態で、前記ロジック素子の各ゲート電極の側
壁に前記シリコン窒化膜でサイドウォールを形成する工
程と、シリサイドを形成する金属膜を前記ＤＲＡＭ領域
およびロジック素子領域を覆う状態に形成した後、シリ
サイド化熱処理を行って前記ロジック素子の活性層上に
金属シリサイド層を形成する工程とを備えている。
ＭおよびＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを有するロ
ジック素子とを同一基板上に備えた半導体装置であっ
て、前記基板に形成されたゲート絶縁膜上に、ポリシリ
コン膜、金属シリサイド膜およびシリコン酸化膜の積層
構造を形成する工程と、前記ＤＲＡＭおよび前記ロジッ
ク素子の各ゲート電極を被覆するシリコン窒化膜を形成
する工程と、前記ＤＲＡＭ領域上の前記シリコン窒化膜
を残した状態で、前記ロジック素子の各ゲート電極の側
壁に前記シリコン窒化膜でサイドウォールを形成する工
程と、シリサイドを形成する金属膜を前記ＤＲＡＭ領域
およびロジック素子領域を覆う状態に形成した後、シリ
サイド化熱処理を行って前記ロジック素子の活性層上に
金属シリサイド層を形成する工程とを備えている。
【００１８】上記半導体装置の製造方法では、上記各ゲ
ート電極は、ポリシリコン膜、金属シリサイド膜および
シリコン酸化膜の積層構造で形成することから、ＤＲＡ
Ｍの記憶ノードコンタクトおよびビットコンタクトを自
己整合的に形成するために、層間絶縁膜をエッチングす
る際にはシリコン窒化膜がエッチングストッパとなり、
コンタクト底部のシリコン窒化膜をエッチングする際に
は、たとえコンタクトがゲート電極上にかかっていても
ゲート電極上のオフセット絶縁膜が存在するので、その
結果、層間絶縁膜を成膜してから形成される記憶ノード
コンタクトおよびビットコンタクトとゲート電極との距
離を稼ぐことができ、耐圧不良が防止される。
ート電極は、ポリシリコン膜、金属シリサイド膜および
シリコン酸化膜の積層構造で形成することから、ＤＲＡ
Ｍの記憶ノードコンタクトおよびビットコンタクトを自
己整合的に形成するために、層間絶縁膜をエッチングす
る際にはシリコン窒化膜がエッチングストッパとなり、
コンタクト底部のシリコン窒化膜をエッチングする際に
は、たとえコンタクトがゲート電極上にかかっていても
ゲート電極上のオフセット絶縁膜が存在するので、その
結果、層間絶縁膜を成膜してから形成される記憶ノード
コンタクトおよびビットコンタクトとゲート電極との距
離を稼ぐことができ、耐圧不良が防止される。
【００１９】また、各ゲート電極を、ポリシリコン膜、
金属シリサイド膜およびシリコン酸化膜の積層構造で形
成することから、ゲート電極へコンタクトを形成する際
にシリコン窒化膜上でエッチングが一旦停止され、サイ
ドウォールを形成しているシリコン窒化膜を深くエッチ
ングすることがなくなる。さらにシリコン酸化膜をエッ
チングする際に、基板へ突き抜けることなくサイドウォ
ールを残した状態でコンタクトが形成される。
金属シリサイド膜およびシリコン酸化膜の積層構造で形
成することから、ゲート電極へコンタクトを形成する際
にシリコン窒化膜上でエッチングが一旦停止され、サイ
ドウォールを形成しているシリコン窒化膜を深くエッチ
ングすることがなくなる。さらにシリコン酸化膜をエッ
チングする際に、基板へ突き抜けることなくサイドウォ
ールを残した状態でコンタクトが形成される。
【００２０】さらに、ＤＲＡＭ領域上のシリコン窒化膜
を残した状態で、ロジック素子の各ゲート電極の側壁に
シリコン窒化膜でサイドウォールを形成することから、
サイドウォールはＬＤＤ構造を形成するマスクとなり、
ＤＲＡＭ領域を覆うシリコン窒化膜はロジック素子の活
性領域に金属シリサイド層を形成するときに、ＤＲＡＭ
領域に金属シリサイド層を形成しないようにするマスク
となる。このように、ＤＲＡＭ領域を覆うシリコン窒化
膜を形成したことにより、ＤＲＡＭ領域にも金属シリサ
イド層が形成されないため、ＤＲＡＭ領域では、金属シ
リサイド層による接合リークは発生することが無く、ロ
ジック領域に金属シリサイド層を形成しても、ＤＲＡＭ
のデータ保持能力が維持される。
を残した状態で、ロジック素子の各ゲート電極の側壁に
シリコン窒化膜でサイドウォールを形成することから、
サイドウォールはＬＤＤ構造を形成するマスクとなり、
ＤＲＡＭ領域を覆うシリコン窒化膜はロジック素子の活
性領域に金属シリサイド層を形成するときに、ＤＲＡＭ
領域に金属シリサイド層を形成しないようにするマスク
となる。このように、ＤＲＡＭ領域を覆うシリコン窒化
膜を形成したことにより、ＤＲＡＭ領域にも金属シリサ
イド層が形成されないため、ＤＲＡＭ領域では、金属シ
リサイド層による接合リークは発生することが無く、ロ
ジック領域に金属シリサイド層を形成しても、ＤＲＡＭ
のデータ保持能力が維持される。
【００２１】また、ロジック素子の活性領域にのみ金属
シリサイド層が形成されていることから、ロジック素子
のソース・ドレインが低抵抗化され、トランジスタ性能
の向上が図れる。
シリサイド層が形成されていることから、ロジック素子
のソース・ドレインが低抵抗化され、トランジスタ性能
の向上が図れる。
【００２２】
【発明の実施の形態】本発明の半導体装置に係る実施の
形態を、図１の要部概略構成断面図によって説明する。
形態を、図１の要部概略構成断面図によって説明する。
【００２３】図１に示すように、半導体基板１１には素
子形成領域を分離する素子分離領域１２が形成されてい
る。またＤＲＡＭ領域１３およびロジック素子領域１４
となる半導体基板１１は、それぞれの素子にあった導電
型、基板濃度に調整されている。
子形成領域を分離する素子分離領域１２が形成されてい
る。またＤＲＡＭ領域１３およびロジック素子領域１４
となる半導体基板１１は、それぞれの素子にあった導電
型、基板濃度に調整されている。
【００２４】上記半導体基板１１のＤＲＡＭ領域１３に
は、ゲート絶縁膜１５を介して、例えばポリシリコン層
２１と金属シリサイド層２２とシリコン酸化膜２３から
成る積層構造のゲート電極２４が形成されている。上記
シリコン酸化膜２３は、例えば９０ｎｍ〜２００ｎｍ程
度の厚さに形成され、好ましくは１００ｎｍ〜１５０ｎ
ｍの厚さに形成されている。また素子分離領域１２上に
はゲート電極２４と同様な構造のワード線２５が形成さ
れている。
は、ゲート絶縁膜１５を介して、例えばポリシリコン層
２１と金属シリサイド層２２とシリコン酸化膜２３から
成る積層構造のゲート電極２４が形成されている。上記
シリコン酸化膜２３は、例えば９０ｎｍ〜２００ｎｍ程
度の厚さに形成され、好ましくは１００ｎｍ〜１５０ｎ
ｍの厚さに形成されている。また素子分離領域１２上に
はゲート電極２４と同様な構造のワード線２５が形成さ
れている。
【００２５】一方、ロジック素子領域１４のＮＭＯＳＦ
ＥＴ４０には、ゲート絶縁膜３５を介して、例えばポリ
シリコン層２１と金属シリサイド層２２とシリコン酸化
膜２３から成る積層構造のＮＭＯＳＦＥＴ４０を構成す
るゲート電極４４が形成されている。一方、ＰＭＯＳＦ
ＥＴ６０形成領域には、ゲート絶縁膜３５を介して、例
えばポリシリコン層２１と金属シリサイド層２２とシリ
コン酸化膜２３から成る積層構造のＰＭＯＳＦＥＴ６０
を構成するゲート電極６４が形成されている。
ＥＴ４０には、ゲート絶縁膜３５を介して、例えばポリ
シリコン層２１と金属シリサイド層２２とシリコン酸化
膜２３から成る積層構造のＮＭＯＳＦＥＴ４０を構成す
るゲート電極４４が形成されている。一方、ＰＭＯＳＦ
ＥＴ６０形成領域には、ゲート絶縁膜３５を介して、例
えばポリシリコン層２１と金属シリサイド層２２とシリ
コン酸化膜２３から成る積層構造のＰＭＯＳＦＥＴ６０
を構成するゲート電極６４が形成されている。
【００２６】上記ロジック素子のゲート電極４４，６４
には、各側壁にシリコン窒化膜からなるサイドウォール
４５，６５が形成されている。一方、ＤＲＡＭ領域１３
には、その領域を覆うもので上記サイドウォール４５，
６５を形成したシリコン窒化膜と同一層のシリコン窒化
膜２７が形成されている。
には、各側壁にシリコン窒化膜からなるサイドウォール
４５，６５が形成されている。一方、ＤＲＡＭ領域１３
には、その領域を覆うもので上記サイドウォール４５，
６５を形成したシリコン窒化膜と同一層のシリコン窒化
膜２７が形成されている。
【００２７】また、ロジック素子領域１４の活性領域
は、ＬＤＤ構造の拡散層４６，４７，６６，６７が形成
されていて、その拡散層４６，４７，６６，６７上には
金属シリサイド層４８，６８が形成されている。一方、
ＤＲＡＭ領域にもソース・ドレインとなる拡散層２８,
２９が形成されている。
は、ＬＤＤ構造の拡散層４６，４７，６６，６７が形成
されていて、その拡散層４６，４７，６６，６７上には
金属シリサイド層４８，６８が形成されている。一方、
ＤＲＡＭ領域にもソース・ドレインとなる拡散層２８,
２９が形成されている。
【００２８】また、上記ロジック素子領域１４のゲート
電極４４，６４、シリコン酸化膜２３、金属シリサイド
層４８，６８等を覆うシリコン窒化膜（図示せず）が、
例えば２０ｎｍ程度の厚さに形成されている。このシリ
コン窒化膜は、エッチングストッパとしての機能を有す
る膜厚に形成されていれば十分である。なお、ＤＲＡＭ
領域１３に形成されてもよい。
電極４４，６４、シリコン酸化膜２３、金属シリサイド
層４８，６８等を覆うシリコン窒化膜（図示せず）が、
例えば２０ｎｍ程度の厚さに形成されている。このシリ
コン窒化膜は、エッチングストッパとしての機能を有す
る膜厚に形成されていれば十分である。なお、ＤＲＡＭ
領域１３に形成されてもよい。
【００２９】さらに、各素子を覆う状態に層間絶縁膜７
１が形成されている。この層間絶縁膜７１には、ＤＲＡ
Ｍの記憶ノードコンタクト７２およびビットコンタクト
７３が形成されている。また図示はしないが、ワード線
２５にもコンタクトが形成されている。一方、ロジック
形成領域の層間絶縁膜７１にはＮＭＯＳＦＥＴ４０おお
びＰＭＯＳＦＥＴ６０の拡散層（ソース・ドレイン）４
６，４７，６６，６７に金属シリサイド層４８，４８，
６８，６８を介して接続するコンタクト７５，７６，７
７，７８が形成されている。また図示はしないが、ゲー
ト電極４４，６４にもコンタクトが接続されている。
１が形成されている。この層間絶縁膜７１には、ＤＲＡ
Ｍの記憶ノードコンタクト７２およびビットコンタクト
７３が形成されている。また図示はしないが、ワード線
２５にもコンタクトが形成されている。一方、ロジック
形成領域の層間絶縁膜７１にはＮＭＯＳＦＥＴ４０おお
びＰＭＯＳＦＥＴ６０の拡散層（ソース・ドレイン）４
６，４７，６６，６７に金属シリサイド層４８，４８，
６８，６８を介して接続するコンタクト７５，７６，７
７，７８が形成されている。また図示はしないが、ゲー
ト電極４４，６４にもコンタクトが接続されている。
【００３０】なお、上記ＮＭＯＳＦＥＴおよび上記ＰＭ
ＯＳＦＥＴは、例えば表面チャネル型となっていて、Ｎ
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜は
Ｎ型に、ＰＭＯＳＦＥＴのゲート電極を構成するポリシ
リコン膜はＰ型を有している。また、ＮＭＯＳＦＥＴと
ＰＭＯＳＦＥＴのゲート電極どうしの相互拡散を防止す
るために、両者間のポリシリコン膜はノンドープトポリ
シリコンとなっていることが望ましい。
ＯＳＦＥＴは、例えば表面チャネル型となっていて、Ｎ
ＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜は
Ｎ型に、ＰＭＯＳＦＥＴのゲート電極を構成するポリシ
リコン膜はＰ型を有している。また、ＮＭＯＳＦＥＴと
ＰＭＯＳＦＥＴのゲート電極どうしの相互拡散を防止す
るために、両者間のポリシリコン膜はノンドープトポリ
シリコンとなっていることが望ましい。
【００３１】上記ゲート絶縁膜は、通常、酸化シリコン
膜で形成されるが、酸化窒化シリコン膜で形成すること
も可能である。この場合、窒素濃度は、例えば１ａｔｏ
ｍ％以上７ａｔｏｍ％以下とする。
膜で形成されるが、酸化窒化シリコン膜で形成すること
も可能である。この場合、窒素濃度は、例えば１ａｔｏ
ｍ％以上７ａｔｏｍ％以下とする。
【００３２】上記ゲート電極を構成するポリシリコン膜
の結晶は０．２μｍ以上の結晶粒径を有することが好ま
しい。
の結晶は０．２μｍ以上の結晶粒径を有することが好ま
しい。
【００３３】上記ゲート電極のポリシリコン膜は２層構
造とすることも可能である。その場合、ゲート電極の導
電型を決定する不純物は上層のポリシリコン膜、下層の
ポリシリコン膜もしくは両層のポリシリコン膜にドーピ
ングされていてもよい。このように２層のポリシリコン
膜で結晶されている構成では、例えば上層のポリシリコ
ン膜は５０ｎｍ以上の膜厚に形成され、下層のポリシリ
コン膜は２０ｎｍ以上の膜厚に形成されている。また、
少なくとも、上層のポリシリコン膜の結晶は０．２μｍ
以上の結晶粒径を有することが好ましい。
造とすることも可能である。その場合、ゲート電極の導
電型を決定する不純物は上層のポリシリコン膜、下層の
ポリシリコン膜もしくは両層のポリシリコン膜にドーピ
ングされていてもよい。このように２層のポリシリコン
膜で結晶されている構成では、例えば上層のポリシリコ
ン膜は５０ｎｍ以上の膜厚に形成され、下層のポリシリ
コン膜は２０ｎｍ以上の膜厚に形成されている。また、
少なくとも、上層のポリシリコン膜の結晶は０．２μｍ
以上の結晶粒径を有することが好ましい。
【００３４】上記半導体装置では、上記各ゲート電極２
４，４４，６４は、ポリシリコン膜２１、金属シリサイ
ド膜２２およびシリコン酸化膜２３の積層構造で形成さ
れていることから、ＤＲＡＭの記憶ノードコンタクト７
２およびビットコンタクト７３を自己整合的に形成する
ために、層間絶縁膜７１をエッチングする際にはシリコ
ン窒化膜２７がエッチングストッパとなり、コンタクト
底部のシリコン窒化膜２７をエッチングする際には、た
とえコンタクトがゲート電極２４上にかかっていてもゲ
ート電極２４のオフセット絶縁膜となるシリコン酸化膜
２３が存在しているので、その結果、層間絶縁膜７１を
成膜してから形成される記憶ノードコンタクト７２およ
びビットコンタクト７３とゲート電極２４との距離を稼
ぐことができ、耐圧不良を防止する。
４，４４，６４は、ポリシリコン膜２１、金属シリサイ
ド膜２２およびシリコン酸化膜２３の積層構造で形成さ
れていることから、ＤＲＡＭの記憶ノードコンタクト７
２およびビットコンタクト７３を自己整合的に形成する
ために、層間絶縁膜７１をエッチングする際にはシリコ
ン窒化膜２７がエッチングストッパとなり、コンタクト
底部のシリコン窒化膜２７をエッチングする際には、た
とえコンタクトがゲート電極２４上にかかっていてもゲ
ート電極２４のオフセット絶縁膜となるシリコン酸化膜
２３が存在しているので、その結果、層間絶縁膜７１を
成膜してから形成される記憶ノードコンタクト７２およ
びビットコンタクト７３とゲート電極２４との距離を稼
ぐことができ、耐圧不良を防止する。
【００３５】また、ゲート電極４４，６４は、ポリシリ
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成されていることから、ゲート電
極４４，６４へコンタクトを形成する際にエッチングス
トッパとして形成したシリコン窒化膜（図示せず）上で
エッチングを停止することが可能であり、サイドウォー
ル４５、６５を形成しているシリコン窒化膜を深くエッ
チングすることがなくなる。さらにシリコン酸化膜２３
をエッチングする場合、サイドウォール４５を残した状
態でコンタクトを形成することができる。
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成されていることから、ゲート電
極４４，６４へコンタクトを形成する際にエッチングス
トッパとして形成したシリコン窒化膜（図示せず）上で
エッチングを停止することが可能であり、サイドウォー
ル４５、６５を形成しているシリコン窒化膜を深くエッ
チングすることがなくなる。さらにシリコン酸化膜２３
をエッチングする場合、サイドウォール４５を残した状
態でコンタクトを形成することができる。
【００３６】さらに、ロジック素子のゲート電極４４，
６４の側壁にシリコン窒化膜からなるサイドウォール４
５，６５を備え、ＤＲＡＭ領域を覆うものでサイドウォ
ール４５，６５を形成したシリコン窒化膜と同一層のシ
リコン窒化膜２７を備えていることから、サイドウォー
ル４５，６５はＬＤＤ構造を形成するマスクとしての機
能を有し、ＤＲＡＭ領域を覆うシリコン窒化膜２７はロ
ジック素子の活性領域に金属シリサイド層４８，６８を
形成するときに、ＤＲＡＭ領域に金属シリサイド層を形
成しないようにするマスクとなる。もし、このシリコン
窒化膜２７がなく、ＤＲＡＭ領域にも金属シリサイド層
が形成されると、接合リークの原因となり、ＤＲＡＭの
データ保持能力の低下となる。
６４の側壁にシリコン窒化膜からなるサイドウォール４
５，６５を備え、ＤＲＡＭ領域を覆うものでサイドウォ
ール４５，６５を形成したシリコン窒化膜と同一層のシ
リコン窒化膜２７を備えていることから、サイドウォー
ル４５，６５はＬＤＤ構造を形成するマスクとしての機
能を有し、ＤＲＡＭ領域を覆うシリコン窒化膜２７はロ
ジック素子の活性領域に金属シリサイド層４８，６８を
形成するときに、ＤＲＡＭ領域に金属シリサイド層を形
成しないようにするマスクとなる。もし、このシリコン
窒化膜２７がなく、ＤＲＡＭ領域にも金属シリサイド層
が形成されると、接合リークの原因となり、ＤＲＡＭの
データ保持能力の低下となる。
【００３７】また、ロジック素子の活性領域にのみ金属
シリサイド層４８，６８が形成されていることから、拡
散層（ソース・ドレイン）４６，４７，６６，６７の低
抵抗化が図れる。
シリサイド層４８，６８が形成されていることから、拡
散層（ソース・ドレイン）４６，４７，６６，６７の低
抵抗化が図れる。
【００３８】次に、本発明の半導体装置の製造方法に係
る実施の形態を、前記図１の要部概略構成断面図によっ
て説明する。
る実施の形態を、前記図１の要部概略構成断面図によっ
て説明する。
【００３９】図１に示すように、既知の素子分離技術に
よって、半導体基板１１に素子形成領域を分離する素子
分離領域１２を形成する。例えばＳＴＩ（Shallow Tren
ch Isolation ）技術によって形成する。またＤＲＡＭ
領域１３およびロジック素子領域１４の半導体基板１１
は、例えばイオン注入法によって、それぞれの素子にあ
った導電型、基板濃度に調整する。
よって、半導体基板１１に素子形成領域を分離する素子
分離領域１２を形成する。例えばＳＴＩ（Shallow Tren
ch Isolation ）技術によって形成する。またＤＲＡＭ
領域１３およびロジック素子領域１４の半導体基板１１
は、例えばイオン注入法によって、それぞれの素子にあ
った導電型、基板濃度に調整する。
【００４０】次いで、通常のゲート絶縁膜の形成技術に
よって、上記半導体基板１１上にゲート絶縁膜１５、３
５を形成する。さらに、上記半導体基板１１上に、ポリ
シリコン膜２１、金属シリサイド膜２２、シリコン酸化
膜２３を成膜する。上記シリコン酸化膜２３は、例えば
９０ｎｍ〜２００ｎｍ程度の厚さに形成し、好ましくは
１００ｎｍ〜１５０ｎｍの厚さに形成する。この厚さは
ＤＲＡＭ領域１３内のセルフアラインコンタクトにおけ
るゲート電極側の耐圧を確保する上で重要である。
よって、上記半導体基板１１上にゲート絶縁膜１５、３
５を形成する。さらに、上記半導体基板１１上に、ポリ
シリコン膜２１、金属シリサイド膜２２、シリコン酸化
膜２３を成膜する。上記シリコン酸化膜２３は、例えば
９０ｎｍ〜２００ｎｍ程度の厚さに形成し、好ましくは
１００ｎｍ〜１５０ｎｍの厚さに形成する。この厚さは
ＤＲＡＭ領域１３内のセルフアラインコンタクトにおけ
るゲート電極側の耐圧を確保する上で重要である。
【００４１】次いで、リソグラフィー技術とエッチング
とによって、上記積層膜をパターニングして、ＤＲＡＭ
領域１３に、ゲート絶縁膜１５を介して、例えばポリシ
リコン層２１と金属シリサイド層２２とシリコン酸化膜
２３から成る積層構造のゲート電極２４を形成し、素子
分離領域１２上にゲート電極２４と同様な構造のワード
線２５を形成する。それとともに、ロジック素子領域１
４のＮＭＯＳＦＥＴ４０の形成領域に、ゲート絶縁膜３
５を介して、ポリシリコン層２１と金属シリサイド層２
２とシリコン酸化膜２３を積層したゲート電極４４が形
成し、ＰＭＯＳＦＥＴ６０の形成領域に、ゲート絶縁膜
３５を介して、ポリシリコン層２１と金属シリサイド層
２２とシリコン酸化膜２３を積層したゲート電極６４を
形成する。また、本積層膜のエッチングはレジストをマ
スクとしてエッチングを行ってもよいが、オフセット絶
縁膜をマスクとして金属もしくは金属シリサイドとポリ
シリコンとをエッチングする方法が、レジストから発生
するカーボンの影響を低減することによって、下地ゲー
ト酸化膜との選択比を確保することが可能である。具体
的にはパターニングを行ったレジストをマスクにしてオ
フセット絶縁膜のエッチングを行い、レジストをプラズ
マアッシング等により剥離する。続いて、オフセット絶
縁膜をマスクとして金属もしくは金属シリサイドとポリ
シリコンとをエッチングする。この時、オフセット絶縁
膜はシリコン窒化膜よりシリコン酸化膜である方が、レ
ジスト／オフセット絶膜膜の選択比を確保することがで
き、良好なパターン形成を行うことができる。
とによって、上記積層膜をパターニングして、ＤＲＡＭ
領域１３に、ゲート絶縁膜１５を介して、例えばポリシ
リコン層２１と金属シリサイド層２２とシリコン酸化膜
２３から成る積層構造のゲート電極２４を形成し、素子
分離領域１２上にゲート電極２４と同様な構造のワード
線２５を形成する。それとともに、ロジック素子領域１
４のＮＭＯＳＦＥＴ４０の形成領域に、ゲート絶縁膜３
５を介して、ポリシリコン層２１と金属シリサイド層２
２とシリコン酸化膜２３を積層したゲート電極４４が形
成し、ＰＭＯＳＦＥＴ６０の形成領域に、ゲート絶縁膜
３５を介して、ポリシリコン層２１と金属シリサイド層
２２とシリコン酸化膜２３を積層したゲート電極６４を
形成する。また、本積層膜のエッチングはレジストをマ
スクとしてエッチングを行ってもよいが、オフセット絶
縁膜をマスクとして金属もしくは金属シリサイドとポリ
シリコンとをエッチングする方法が、レジストから発生
するカーボンの影響を低減することによって、下地ゲー
ト酸化膜との選択比を確保することが可能である。具体
的にはパターニングを行ったレジストをマスクにしてオ
フセット絶縁膜のエッチングを行い、レジストをプラズ
マアッシング等により剥離する。続いて、オフセット絶
縁膜をマスクとして金属もしくは金属シリサイドとポリ
シリコンとをエッチングする。この時、オフセット絶縁
膜はシリコン窒化膜よりシリコン酸化膜である方が、レ
ジスト／オフセット絶膜膜の選択比を確保することがで
き、良好なパターン形成を行うことができる。
【００４２】次いで、ＮＭＯＳＦＥＴ形成領域およびＤ
ＲＡＭ領域を覆うレジストマスクを形成し、Ｐ型不純物
のイオン注入を行うことによって、ロジック領域のＰＭ
ＯＳＦＥＴの形成領域における活性領域にＬＤＤ拡散層
を形成する。その後、上記レジストマスクを除去した
後、再度ＰＭＯＳＦＥＴ形成領域およびＤＲＡＭ領域を
覆うレジストマスクを形成し、Ｎ型不純物のイオン注入
を行うことによって、ＮＭＯＳＦＥＴの形成領域におけ
る活性領域にＬＤＤ拡散層を形成する。その後、上記レ
ジストマスクを除去する。
ＲＡＭ領域を覆うレジストマスクを形成し、Ｐ型不純物
のイオン注入を行うことによって、ロジック領域のＰＭ
ＯＳＦＥＴの形成領域における活性領域にＬＤＤ拡散層
を形成する。その後、上記レジストマスクを除去した
後、再度ＰＭＯＳＦＥＴ形成領域およびＤＲＡＭ領域を
覆うレジストマスクを形成し、Ｎ型不純物のイオン注入
を行うことによって、ＮＭＯＳＦＥＴの形成領域におけ
る活性領域にＬＤＤ拡散層を形成する。その後、上記レ
ジストマスクを除去する。
【００４３】次に、全面にシリコン窒化膜２７を形成す
る。その後、ＤＲＡＭ領域を覆うレジスト膜を形成した
後、異方性エッチングを行って、上記ロジック素子のゲ
ート電極４４，６４の各側壁にシリコン窒化膜２７から
なるサイドウォール４５，６５を形成する。一方、ＤＲ
ＡＭ領域１３にはシリコン窒化膜２７が残されている。
る。その後、ＤＲＡＭ領域を覆うレジスト膜を形成した
後、異方性エッチングを行って、上記ロジック素子のゲ
ート電極４４，６４の各側壁にシリコン窒化膜２７から
なるサイドウォール４５，６５を形成する。一方、ＤＲ
ＡＭ領域１３にはシリコン窒化膜２７が残されている。
【００４４】次いで、ＮＭＯＳＦＥＴ形成領域およびＤ
ＲＡＭ領域を覆うレジストマスクを形成し、Ｐ型不純物
のイオン注入を行うことによって、ロジック領域のＰＭ
ＯＳＦＥＴの形成領域における活性領域に拡散層（ソー
ス・ドレイン）を形成する。その後、上記レジストマス
クを除去した後、再度ＰＭＯＳＦＥＴ形成領域およびＤ
ＲＡＭ領域を覆うレジストマスクを形成し、Ｎ型不純物
のイオン注入を行うことによって、ＮＭＯＳＦＥＴの形
成領域における活性領域に拡散層（ソース・ドレイン）
を形成する。その後、上記レジストマスクを除去する。
ＲＡＭ領域を覆うレジストマスクを形成し、Ｐ型不純物
のイオン注入を行うことによって、ロジック領域のＰＭ
ＯＳＦＥＴの形成領域における活性領域に拡散層（ソー
ス・ドレイン）を形成する。その後、上記レジストマス
クを除去した後、再度ＰＭＯＳＦＥＴ形成領域およびＤ
ＲＡＭ領域を覆うレジストマスクを形成し、Ｎ型不純物
のイオン注入を行うことによって、ＮＭＯＳＦＥＴの形
成領域における活性領域に拡散層（ソース・ドレイン）
を形成する。その後、上記レジストマスクを除去する。
【００４５】次いで、全面にシリサイドを形成するため
の金属膜（例えばコバルト膜）を形成した後、シリサイ
ド化のための熱処理を行い、ロジック素子の活性領域に
形成されているＬＤＤ構造の拡散層４６，４７，６６，
６７上に金属シリサイド層４８，６８を形成する。その
後、未反応なコバルトを除去する。このとき、ＤＲＡＭ
領域はシリコン窒化膜２７に被覆されているため、ＤＲ
ＡＭ領域には金属シリサイド層は形成されない。
の金属膜（例えばコバルト膜）を形成した後、シリサイ
ド化のための熱処理を行い、ロジック素子の活性領域に
形成されているＬＤＤ構造の拡散層４６，４７，６６，
６７上に金属シリサイド層４８，６８を形成する。その
後、未反応なコバルトを除去する。このとき、ＤＲＡＭ
領域はシリコン窒化膜２７に被覆されているため、ＤＲ
ＡＭ領域には金属シリサイド層は形成されない。
【００４６】次いで、全面にシリコン窒化膜（図示せ
ず）を、例えば２０ｎｍ程度の厚さに形成する。このシ
リコン窒化膜は、エッチングストッパとしての機能を有
する膜厚に形成されていれば十分である。
ず）を、例えば２０ｎｍ程度の厚さに形成する。このシ
リコン窒化膜は、エッチングストッパとしての機能を有
する膜厚に形成されていれば十分である。
【００４７】さらに、各素子を覆う状態に層間絶縁膜７
１を形成する。そして、通常のリソグラフィー技術とエ
ッチングとによって、この層間絶縁膜７１に、ＤＲＡＭ
の記憶ノードコンタクト７２およびビットコンタクト７
３を形成する。また図示はしないが、ワード線２５にも
コンタクトを形成する。一方、ロジック形成領域の層間
絶縁膜７１にはＮＭＯＳＦＥＴ４０おおびＰＭＯＳＦＥ
Ｔ６０の拡散層（ソース・ドレイン）４６，４７，６
６，６７に金属シリサイド層４８，４８，６８，６８を
介して接続するコンタクト７５，７６，７７，７８を形
成する。また図示はしないが、ゲート電極４４，６４に
もコンタクトを形成する。なお、複数層の層間絶縁膜を
形成した後に必要に応じて上記コンタクトは形成され
る。
１を形成する。そして、通常のリソグラフィー技術とエ
ッチングとによって、この層間絶縁膜７１に、ＤＲＡＭ
の記憶ノードコンタクト７２およびビットコンタクト７
３を形成する。また図示はしないが、ワード線２５にも
コンタクトを形成する。一方、ロジック形成領域の層間
絶縁膜７１にはＮＭＯＳＦＥＴ４０おおびＰＭＯＳＦＥ
Ｔ６０の拡散層（ソース・ドレイン）４６，４７，６
６，６７に金属シリサイド層４８，４８，６８，６８を
介して接続するコンタクト７５，７６，７７，７８を形
成する。また図示はしないが、ゲート電極４４，６４に
もコンタクトを形成する。なお、複数層の層間絶縁膜を
形成した後に必要に応じて上記コンタクトは形成され
る。
【００４８】上記ＮＭＯＳＦＥＴおよび上記ＰＭＯＳＦ
ＥＴは、例えば表面チャネル型に形成する。したがっ
て、ＮＭＯＳＦＥＴのゲート電極を構成するポリシリコ
ン膜はＮ型に、ＰＭＯＳＦＥＴのゲート電極を構成する
ポリシリコン膜はＰ型に形成する。また、ＮＭＯＳＦＥ
ＴとＰＭＯＳＦＥＴのゲート電極どうしの相互拡散を防
止するために、両者間のポリシリコン膜はノンドープト
ポリシリコンとすることが望ましい。
ＥＴは、例えば表面チャネル型に形成する。したがっ
て、ＮＭＯＳＦＥＴのゲート電極を構成するポリシリコ
ン膜はＮ型に、ＰＭＯＳＦＥＴのゲート電極を構成する
ポリシリコン膜はＰ型に形成する。また、ＮＭＯＳＦＥ
ＴとＰＭＯＳＦＥＴのゲート電極どうしの相互拡散を防
止するために、両者間のポリシリコン膜はノンドープト
ポリシリコンとすることが望ましい。
【００４９】上記ゲート絶縁膜は、通常、酸化シリコン
膜で形成されるが、酸化窒化シリコン膜で形成すること
も可能である。この場合、窒素濃度は、例えば１ａｔｏ
ｍ％以上７ａｔｏｍ％以下とする。
膜で形成されるが、酸化窒化シリコン膜で形成すること
も可能である。この場合、窒素濃度は、例えば１ａｔｏ
ｍ％以上７ａｔｏｍ％以下とする。
【００５０】上記ゲート電極を構成するポリシリコン膜
の結晶は０．２μｍ以上の結晶粒径に形成することが好
ましい。
の結晶は０．２μｍ以上の結晶粒径に形成することが好
ましい。
【００５１】上記ゲート電極のポリシリコン膜は２層構
造とすることも可能である。その場合、ゲート電極の導
電型を決定する不純物を、上層のポリシリコン膜、下層
のポリシリコン膜もしくは両層のポリシリコン膜にドー
ピングしてもよい。このように２層のポリシリコン膜で
形成されている構成では、例えば上層のポリシリコン膜
を５０ｎｍ以上の膜厚に形成し、下層のポリシリコン膜
を２０ｎｍ以上の膜厚に形成する。また、少なくとも、
上層のポリシリコン膜の結晶は０．２μｍ以上の結晶粒
径に形成することが好ましい。
造とすることも可能である。その場合、ゲート電極の導
電型を決定する不純物を、上層のポリシリコン膜、下層
のポリシリコン膜もしくは両層のポリシリコン膜にドー
ピングしてもよい。このように２層のポリシリコン膜で
形成されている構成では、例えば上層のポリシリコン膜
を５０ｎｍ以上の膜厚に形成し、下層のポリシリコン膜
を２０ｎｍ以上の膜厚に形成する。また、少なくとも、
上層のポリシリコン膜の結晶は０．２μｍ以上の結晶粒
径に形成することが好ましい。
【００５２】上記ゲート電極を２層のポリシリコン膜で
形成する場合には、一例として、ゲート絶縁膜上に第１
のアモルファスシリコンもしくは第１のポリシリコンを
形成した後、その上に第２のアモルファスシリコンを、
例えば５５０℃以下の堆積温度で成膜する。その後、ア
ニーリングによって、結晶化し、例えば０．２μｍ以上
の結晶粒径を有するポリシリコンに形成する。その際、
第２のアモルファスシリコンを堆積する前に、前処理と
して、過酸化水素溶液での洗浄が最後となるような前処
理洗浄を行う。また、所望の導電型を得るための不純物
の導入は、上層のポリシリコン（アモルファスシリコ
ン）、下層のポリシリコン（アモルファスシリコン）も
しくは両層のポリシリコン（アモルファスシリコン）に
行うことが可能である。
形成する場合には、一例として、ゲート絶縁膜上に第１
のアモルファスシリコンもしくは第１のポリシリコンを
形成した後、その上に第２のアモルファスシリコンを、
例えば５５０℃以下の堆積温度で成膜する。その後、ア
ニーリングによって、結晶化し、例えば０．２μｍ以上
の結晶粒径を有するポリシリコンに形成する。その際、
第２のアモルファスシリコンを堆積する前に、前処理と
して、過酸化水素溶液での洗浄が最後となるような前処
理洗浄を行う。また、所望の導電型を得るための不純物
の導入は、上層のポリシリコン（アモルファスシリコ
ン）、下層のポリシリコン（アモルファスシリコン）も
しくは両層のポリシリコン（アモルファスシリコン）に
行うことが可能である。
【００５３】また、上記シリコン酸化膜２３は、原料ガ
スにモノシランと一酸化二窒素とを用いた化学的気相成
長法によって成膜される。また、上記シリコン窒化膜２
７は、原料ガスにジクロロシランとアンモニアとを用い
た化学的気相成長法により成膜され、その成膜温度は６
８０℃〜７２０℃に設定される。
スにモノシランと一酸化二窒素とを用いた化学的気相成
長法によって成膜される。また、上記シリコン窒化膜２
７は、原料ガスにジクロロシランとアンモニアとを用い
た化学的気相成長法により成膜され、その成膜温度は６
８０℃〜７２０℃に設定される。
【００５４】上記半導体装置の製造方法では、上記各ゲ
ート電極２４，４４，６４は、ポリシリコン膜２１、金
属シリサイド膜２２およびシリコン酸化膜２３の積層構
造で形成することから、ＤＲＡＭの記憶ノードコンタク
ト７２およびビットコンタクト７３を自己整合的に形成
するために、層間絶縁膜７１をエッチングする際にはシ
リコン窒化膜２７がエッチングストッパとなり、コンタ
クト底部のシリコン窒化膜２７をエッチングする際に
は、たとえコンタクトがゲート電極２４上にかかってい
てもゲート電極２４上のオフセット絶縁膜のシリコン酸
化膜２３がエッチングストッパとなる。その結果、記憶
ノードコンタクト７２およびビットコンタクト７３とゲ
ート電極２４との距離を稼ぐことができ、耐圧不良が防
止される。
ート電極２４，４４，６４は、ポリシリコン膜２１、金
属シリサイド膜２２およびシリコン酸化膜２３の積層構
造で形成することから、ＤＲＡＭの記憶ノードコンタク
ト７２およびビットコンタクト７３を自己整合的に形成
するために、層間絶縁膜７１をエッチングする際にはシ
リコン窒化膜２７がエッチングストッパとなり、コンタ
クト底部のシリコン窒化膜２７をエッチングする際に
は、たとえコンタクトがゲート電極２４上にかかってい
てもゲート電極２４上のオフセット絶縁膜のシリコン酸
化膜２３がエッチングストッパとなる。その結果、記憶
ノードコンタクト７２およびビットコンタクト７３とゲ
ート電極２４との距離を稼ぐことができ、耐圧不良が防
止される。
【００５５】また、ゲート電極４４，６４を、ポリシリ
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成することから、ゲート電極４
４，６４へコンタクトを形成する際にエッチングストッ
パとして形成したシリコン窒化膜（図示せず）上でエッ
チングを停止することが可能であり、サイドウォール４
５、６５を形成しているシリコン窒化膜を深くエッチン
グすることがなくなる。さらにシリコン酸化膜２３をエ
ッチングする場合、サイドウォール４５を残した状態で
コンタクトを形成することができる。
コン膜２１、金属シリサイド膜２２およびシリコン酸化
膜２３の積層構造で形成することから、ゲート電極４
４，６４へコンタクトを形成する際にエッチングストッ
パとして形成したシリコン窒化膜（図示せず）上でエッ
チングを停止することが可能であり、サイドウォール４
５、６５を形成しているシリコン窒化膜を深くエッチン
グすることがなくなる。さらにシリコン酸化膜２３をエ
ッチングする場合、サイドウォール４５を残した状態で
コンタクトを形成することができる。
【００５６】さらに、ロジック素子のゲート電極４４，
６４の側壁にシリコン窒化膜からなるサイドウォール４
５，６５を、ＤＲＡＭ領域を覆うシリコン窒化膜２７と
同一層で形成することから、サイドウォール４５，６５
はＬＤＤ構造を形成するマスクとなり、ＤＲＡＭ領域を
覆うシリコン窒化膜２７はロジック素子の活性領域に金
属シリサイド層が形成されないように金属シリサイド層
形成に対するマスクとなる。もし、ＤＲＡＭ領域にシリ
コン窒化膜２７を形成しない場合には、ＤＲＡＭ領域に
も金属シリサイド層が形成されることになり、その場合
には、金属シリサイド層が接合リークの原因となり、Ｄ
ＲＡＭのデータ保持能力の低下となる。
６４の側壁にシリコン窒化膜からなるサイドウォール４
５，６５を、ＤＲＡＭ領域を覆うシリコン窒化膜２７と
同一層で形成することから、サイドウォール４５，６５
はＬＤＤ構造を形成するマスクとなり、ＤＲＡＭ領域を
覆うシリコン窒化膜２７はロジック素子の活性領域に金
属シリサイド層が形成されないように金属シリサイド層
形成に対するマスクとなる。もし、ＤＲＡＭ領域にシリ
コン窒化膜２７を形成しない場合には、ＤＲＡＭ領域に
も金属シリサイド層が形成されることになり、その場合
には、金属シリサイド層が接合リークの原因となり、Ｄ
ＲＡＭのデータ保持能力の低下となる。
【００５７】このように、シリコン窒化膜２７は、エッ
チングストッパとしての機能と、シリサイド化を防止す
る機能の二つの機能を有している。そのため、一つの膜
で二つの機能を備えていることから、それぞれの機能を
満たす膜を別個に形成する必要がないので、工程数の削
減となり、スループットの向上、製造コストの削減が可
能になる。
チングストッパとしての機能と、シリサイド化を防止す
る機能の二つの機能を有している。そのため、一つの膜
で二つの機能を備えていることから、それぞれの機能を
満たす膜を別個に形成する必要がないので、工程数の削
減となり、スループットの向上、製造コストの削減が可
能になる。
【００５８】また、ロジック素子の活性領域にのみ金属
シリサイド層４８，６８を形成することから、拡散層
（ソース・ドレイン）４６，４７，６６，６７の低抵抗
化が図れる。
シリサイド層４８，６８を形成することから、拡散層
（ソース・ドレイン）４６，４７，６６，６７の低抵抗
化が図れる。
【００５９】
【発明の効果】以上、説明したように本発明の半導体装
置によれば、ＤＲＡＭおよびロジック素子の各ゲート電
極は、ポリシリコン膜、金属シリサイド膜およびシリコ
ン酸化膜の積層構造で形成され、ロジック素子のゲート
電極の側壁にシリコン窒化膜からなるサイドウォールを
備え、ＤＲＡＭ領域を覆うものでシリコン窒化膜と同一
層のシリコン窒化膜を備え、ロジック素子の活性領域に
金属シリサイド層が形成されているので、ＤＲＡＭメモ
リセルの縮小化とロジックＭＯＳＦＥＴの高性能化を両
立させた構成となる。
置によれば、ＤＲＡＭおよびロジック素子の各ゲート電
極は、ポリシリコン膜、金属シリサイド膜およびシリコ
ン酸化膜の積層構造で形成され、ロジック素子のゲート
電極の側壁にシリコン窒化膜からなるサイドウォールを
備え、ＤＲＡＭ領域を覆うものでシリコン窒化膜と同一
層のシリコン窒化膜を備え、ロジック素子の活性領域に
金属シリサイド層が形成されているので、ＤＲＡＭメモ
リセルの縮小化とロジックＭＯＳＦＥＴの高性能化を両
立させた構成となる。
【００６０】本発明の半導体装置の製造方法によれば、
ＤＲＡＭおよびロジック素子の各ゲート電極を、ポリシ
リコン膜、金属シリサイド膜およびシリコン酸化膜の積
層構造で形成しロジック素子のゲート電極の側壁に、Ｄ
ＲＡＭ領域を覆うシリコン窒化膜と同一層のシリコン窒
化膜からなるサイドウォールを形成し、ロジック素子の
活性領域に金属シリサイド層を形成するので、ＤＲＡＭ
メモリセルの縮小化とロジックＭＯＳＦＥＴの高性能化
を両立させた半導体装置を製造することができる。
ＤＲＡＭおよびロジック素子の各ゲート電極を、ポリシ
リコン膜、金属シリサイド膜およびシリコン酸化膜の積
層構造で形成しロジック素子のゲート電極の側壁に、Ｄ
ＲＡＭ領域を覆うシリコン窒化膜と同一層のシリコン窒
化膜からなるサイドウォールを形成し、ロジック素子の
活性領域に金属シリサイド層を形成するので、ＤＲＡＭ
メモリセルの縮小化とロジックＭＯＳＦＥＴの高性能化
を両立させた半導体装置を製造することができる。
【図１】本発明の半導体装置およびその製造方法に係る
実施の形態を示す要部概略構成断面図である。
実施の形態を示す要部概略構成断面図である。
１３…ＤＲＡＭ領域、１４…ロジック素子領域、２４，
４４，６４…ゲート電極、２７…シリコン窒化膜、４０
…ＮＭＯＳＦＥＴ、４８，６８…金属シリサイド層、４
５，６５…サイドウォール、６０…ＰＭＯＳＦＥＴ
４４，６４…ゲート電極、２７…シリコン窒化膜、４０
…ＮＭＯＳＦＥＴ、４８，６８…金属シリサイド層、４
５，６５…サイドウォール、６０…ＰＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 (72)発明者 塚本 雅則 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中島 暁彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 林本 江利花 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐久間 遵 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 向井 達 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 日数谷 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 姉崎 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岡部 堅一 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 4M104 BB01 BB40 CC05 DD04 DD22 DD78 DD79 DD84 EE17 FF13 FF14 GG09 GG10 GG16 HH14 5F048 AA01 AB01 AB03 AC01 AC03 BB06 BB07 BB08 BC06 BC18 BF06 BF07 BF16 BG14 DA09 DA19 DA27 5F083 AD21 GA02 GA11 GA25 JA05 JA35 JA53 LA10 MA02 MA06 MA17 MA19 MA20 NA01 PR21 PR43 PR44 PR53 PR54 ZA06
Claims (4)
- 【請求項１】 同一基板上に、ＤＲＡＭおよびＰＭＯＳ
ＦＥＴとＮＭＯＳＦＥＴとを有するロジック素子を備え
た半導体装置であって、 前記ＤＲＡＭおよび前記ロジック素子の各ゲート電極
は、ポリシリコン膜、金属シリサイド膜およびシリコン
酸化膜の積層構造で形成されていて、 前記ロジック素子のゲート電極の側壁にシリコン窒化膜
からなるサイドウォールを備え、 前記ＤＲＡＭ領域を覆うもので前記シリコン窒化膜と同
一層のシリコン窒化膜を備え、 前記ロジック素子の活性領域に金属シリサイド層が形成
されていることを特徴とする半導体装置。 - 【請求項２】 前記ロジック素子の各ゲート電極、サイ
ドウォールをシリコン窒化膜が形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 ＤＲＡＭおよびＰＭＯＳＦＥＴとＮＭＯ
ＳＦＥＴとを有するロジック素子とを同一基板上に備え
た半導体装置であって、 前記基板に形成されたゲート絶縁膜上に、ポリシリコン
膜、金属シリサイド膜およびシリコン酸化膜の積層構造
を形成する工程と、 前記ＤＲＡＭおよび前記ロジック素子の各ゲート電極を
被覆するシリコン窒化膜を形成する工程と、 前記ＤＲＡＭ領域上の前記シリコン窒化膜を残した状態
で、前記ロジック素子の各ゲート電極の側壁に前記シリ
コン窒化膜でサイドウォールを形成する工程と、 シリサイドを形成する金属膜を前記ＤＲＡＭ領域および
ロジック素子領域を覆う状態に形成した後、シリサイド
化熱処理を行って前記ロジック素子の活性層上に金属シ
リサイド層を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項４】 前記ロジック素子の各ゲート電極、サイ
ドウォール、金属シリサイド層を覆うシリコン窒化膜を
形成する工程を備えたことを特徴とする請求項３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290273A JP2002100749A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290273A JP2002100749A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100749A true JP2002100749A (ja) | 2002-04-05 |
Family
ID=18773525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000290273A Pending JP2002100749A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100749A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116113A (ja) * | 1995-08-15 | 1997-05-02 | Sony Corp | 半導体装置及びその製造方法 |
| JPH09252093A (ja) * | 1996-03-18 | 1997-09-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| WO1998050951A1 (fr) * | 1997-05-01 | 1998-11-12 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour produire ce circuit |
| JP2000031298A (ja) * | 1998-05-01 | 2000-01-28 | Sony Corp | 半導体記憶装置及びその製造方法 |
| JP2000100928A (ja) * | 1998-09-21 | 2000-04-07 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| JP2000183313A (ja) * | 1998-12-21 | 2000-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000196017A (ja) * | 1998-12-25 | 2000-07-14 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2000236090A (ja) * | 1999-02-15 | 2000-08-29 | Sony Corp | 半導体装置の製造方法 |
| JP2000260957A (ja) * | 1999-03-12 | 2000-09-22 | Hitachi Ltd | 半導体装置の製造方法 |
-
2000
- 2000-09-25 JP JP2000290273A patent/JP2002100749A/ja active Pending
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