DE69827974T2 - Halbleiter verarbeitungverfahren mit der herstellung von einer sperrschicht - Google Patents
Halbleiter verarbeitungverfahren mit der herstellung von einer sperrschicht Download PDFInfo
- Publication number
- DE69827974T2 DE69827974T2 DE69827974T DE69827974T DE69827974T2 DE 69827974 T2 DE69827974 T2 DE 69827974T2 DE 69827974 T DE69827974 T DE 69827974T DE 69827974 T DE69827974 T DE 69827974T DE 69827974 T2 DE69827974 T2 DE 69827974T2
- Authority
- DE
- Germany
- Prior art keywords
- doped
- layer
- insulating
- barrier layer
- over
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Description
- TECHNISCHES GEBIET DER ERFINDUNG
- Die Erfindung betrifft Halbleiterverarbeitungsverfahren, einschließlich Verfahren zum Ausbilden von Kondensatoren, die dielektrische Ta2O5-Kondensatorschichten aufweisen.
- TECHNISCHER HINTERGRUND DER ERFINDUNG
- Mit zunehmender Speicherzellendichte von dynamischen Direktzugriffsspeichern (DRAMs) besteht eine fortgesetzte Herausforderung, trotz abnehmender Zellenfläche eine ausreichend hohe Speicherkapazität aufrechtzuerhalten. Außerdem besteht weiterhin das Ziel, die Zellenfläche weiter zu verringern. Eine Hauptmöglichkeit, die Zellenkapazität zu erhöhen, sind Zellenstrukturverfahren. Derartige Verfahren beinhalten dreidimensionale Zellenkondensatoren, wie z. B. Graben- oder Stapelkondensatoren. Trotzdem sind mit weiterhin immer kleiner werdender Strukturgröße die Entwicklung verbesserter Materialien für Zellendielektrika sowie die Zellenstruktur wichtig. Die Strukturgröße von 256Mb-DRAMs liegt in der Größenordnung von 0,25 μm, und herkömmliche Dielektrika wie z. B. SiO2 und Si3N4 könnten wegen zu niedriger Dielektrizitätskonstanten ungeeignet sein.
- Bei hochintegrierten Speicherbauelementen, wie z. B. 256 Mbit-DRAMs, wird erwartet, daß sie eine sehr dünne dielektrische Schicht für den dreidimensionalen Kondensator von zylinderförmiger Stapel- oder Grabenstruktur erfordern. Um diese Anforderung zu erfüllen, wird die Dicke der dielektrischen Schicht des Kondensators unter 2,5 nm der äquivalenten SiO2-Schichtdicke liegen. Chemisch aufgedampfte (CVD) Ta2O5-Schichten werden als sehr aussichtsreiche Zellenisolierschichten für diesen Zweck angesehen, da die Dielektrizitätskonstante von Ta2O5 annähernd dreimal so hoch ist wie die herkömmlicher dielektrischer Si3N4-Schichten von Kondensatoren. Ein mit Ta2O5-Isolierschichten verbundener Nachteil sind jedoch ungünstige Leckstromeigenschaften. Dementsprechend weist Ta2O5-Material zwar von Natur aus höhere Isoliereigenschaften auf, aber Ta2O5 im aufgedampften Zustand liefert typischerweise wegen des Leckstroms inakzeptable Ergebnisse.
- Es ist berichtet worden, daß eine Verdichtung von Ta2O5 im aufgedampften Zustand die Leckeigenschaften solcher Schichten wesentlich bis zu akzeptablen Werten verbessert. Die Verdichtung nach dem Stand der Technik beinhaltet, daß die Ta2O5-Schicht extremen Oxidationsbedingungen ausgesetzt wird. Ungünstigerweise zeigt sich dabei jedoch eine Tendenz zur Bildung einer SiO2-Schicht zwischen der unteren Elektrode (typischerweise aus Polysilicium) und dem Ta2O5. Ferner, und ungeachtet dessen, bildet sich auch typischerweise wegen der Gegenwart von Sauerstoff an der Grenzfläche der Polysiliciumschicht von Natur aus eine dünne SiO2-Schicht während der Ta2O5-Abscheidung. Es ist wünschenswert, diese SiO2-Schicht zwischen der Ta2O5-Schicht und der Polysiliciumschicht zu entfernen oder beseitigen und dennoch diese erwünschte Verdichtung zuzulassen.
- Ein Verfahren nach dem Stand der Technik beinhaltet, daß die Polysiliciumschicht unmittelbar vor dem Aufdampfen der Ta2O5-Schicht einer schnellen thermischen Nitrierung ausgesetzt wird. Dies wird berichtet von Kamiyama et al., "Ultrathin Tantalum Oxide Capacitor Dielectric Layers Fabricated Using Rapid Thermal Nitridation prior to Low Pressure Chemical Vapor Deposition" (Ultradünne Tantaloxid-Kondensatorisolierschichten, hergestellt unter Anwendung einer schnellen thermischen Nitrierung vor der chemischen Tiefdruck-Bedampfung), J. Electrochem. Soc., Bd. 140, Nr. 6, Juni 1993, und Kamiyama et al., "Highly Reliable 2,5 nm Ta2O5 Capacitor Process Technology for 256 Mbit DRAMs" (Hochzuverlässige Ta2O5-Kondensatorverarbeitungstechnologie für 256 Mbit-DRAMs) 830-IEDM 91, S. 32.2.1 – 32.2.4. Eine solche thermische Schnellnitrierung beinhaltet, daß die betreffende Polysiliciumschicht sechzig Sekunden lang in einer Ammoniakatmosphäre bei Atmosphärendruck Temperaturen von 800°C bis 1100°C ausgesetzt wird. Die Nitridschicht wirkt als Sperrschicht gegen Oxidation während der Ta2O5-Abscheidung und anschließender Hochtemperaturverdichtungsprozesse, um die Oxidation der darunterliegenden Polysilicium-Elektrode zu verhindern. Diese Verarbeitung kann jedoch andere Probleme aufwerfen, wie unter Bezugnahme auf die
1 und2 erläutert wird. - In
1 wird ein Bruchstück eines in Bearbeitung befindlichen Halbleiterwafers nach dem Stand der Technik mit dem Bezugszeichen10 bezeichnet. Dieses Bruchstück weist ein massives einkristallines Siliciumsubstrat12 mit darüber ausgebildeten Wort- oder Gateleitungen14 ,16 ,18 und20 auf. Typische Diffusionsbereiche15 und17 , die eine Source- oder Drain-Elektrode eines Transistors bilden, sind vorgesehen, wie dargestellt. Ein Bereich oder eine Region22 des Waferbruchstücks10 weist einen Speichermatrixbereich auf, während eine Region oder ein Bereich24 einen bestimmten Bereich bildet, der typischerweise peripher zu der Speichermatrix liegt. Eine erste Isolierschicht26 , zum Beispiel Borphosphorsilicatglas (BPSG), ist über den Gateleitungen14 –20 und um diese herum ausgebildet. Von Diffusionsbereichen15 und17 innerhalb des Substrats12 zwischen den dargestellten Gateleitungen innerhalb der Isoliermaterialschicht26 ragen typische leitfähige Zapfen28 und30 nach oben zur oberen Fläche der Isolierschicht26 . Diese Zapfen sind stark mit Phosphor dotiert, bis zu einer Konzentration, die beispielsweise größer oder gleich 1 × 1021 Atome/cm3 ist, um eine akzeptierbare Leitfähigkeit zu erzielen. - Eine zweite Isolierschicht
32 , wieder typischerweise aus BPSG, ist über der ersten Isolierschicht26 und den Polysiliciumzapfen28 und30 ausgebildet. Eine Öffnung34 für einen Kondensator ist über dem Polysiliciumzapfen28 innerhalb des Matrixbereichs22 in die Schicht32 geätzt. Eine untere oder innere Kondensatorelektrode36 ist innerhalb der Öffnung34 ausgebildet. Diese weist wieder vorzugsweise stark phosphordotiertes Polysilicium auf, wie z. B. Polysilicium mit halbkugelförmiger Körnung. Dann erfolgt gewöhnlich eine Nitrierung, um eine sehr dünne (d. h. weniger als 50 Å) Si3N4-Schicht (nicht dargestellt) zu bilden. - Leider bewirkt die hohe Nitrierungstemperatur eine Ausdiffusion von Phosphor aus dem Polysilicium in die Schicht
32 , wobei anderswo auf dem Wafer ausgebildete Polysiliciumzapfen nicht mit dem Material der unteren Kondensatorelektrode abgedeckt sind, wie z. B. der Zapfen30 . Dies ist durch die Kontur40 im Bereich24 dargestellt. Obwohl die Schicht32 in dem typischen Beispiel nach dem Stand der Technik keine Phosphordotierung enthält, ist die Phosphorkonzentration innerhalb der Polysiliciumzapfen erheblich höher und führt zur Ausdiffusion und lokalisierten höheren Phosphorkonzentration innerhalb der Schicht32 . Eine Ausdiffusion dieser Art ist nicht problematisch, wo die Polysiliciumzapfen unter Kondensatorelektrodenmaterialschichten liegen, da beide Schichten in diesem Fall typischerweise Polysilicium bilden, das stark mit Phosphor dotiert ist. - Wie aus
2 erkennbar, wird eine Ta2O5-Schicht42 über dem Substrat gebildet und anschließend geätzt oder wieder eingeebnet, um die dielektrische Schicht über der unteren oder inneren Kondensatorelektrode36 zu bilden. Wie oben wird diese Schicht dann Oxidationsbedingungen ausgesetzt, wodurch die Schicht verdichtet wird, um eine gewünschte dielektrische Schicht eines Kondensators zu bilden. Leider führt der höher dotierte Phosphorbereich40 innerhalb der BPSG-Schicht32 , die den Polysilicium-Zapfen unmittelbar benachbart ist, zur Entstehung einer Luftblase oder Pore44 innerhalb der BPSG-Schicht32 . Diese hat außerdem eine Tendenz, die Schicht32 von Natur aus anzuheben und von dem Zapfen zu entfernen. Dies ist sehr ungünstig. Die Bildung dieser Blase/Pore ist auch von der Spannung in dem BPSG sowie von der Geometrie der darunter liegenden gekapselten Gate-Leitung oder anderer Merkmale abhängig, wird aber durch die Hochtemperaturverarbeitung erschwert, die mit den Nitrierungs- und Ta2O5-Verdichtungsschritten verbunden ist. - Es wäre wünschenswert, derartige Prozesse nach dem Stand der Technik zu verbessern und die Nutzung von Ta2O5-Schichten in Kondensatorkonstruktionen zu ermöglichen. Obwohl die Erfindung aus dieser Perspektive motiviert wurde, wird der Fachmann die Anwendbarkeit in anderen Bereichen der Halbleiterverarbeitung klar erkennen, wobei die Erfindung nur durch die beigefügten Ansprüche begrenzt ist.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Nachstehend werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden beigefügten Zeichnungen beschrieben.
-
1 zeigt eine schematische Darstellung eines Halbleiterwaferbruchstücks in einem Verarbeitungsschritt nach dem Stand der Technik und wird weiter oben im Abschnitt "technischer Hintergrund" beschrieben. -
2 zeigt eine Ansicht des Waferbruchstücks gemäß1 in einem Verarbeitungsschritt nach dem Stand der Technik, der sich an den in1 abgebildeten Schritt anschließt. -
3 zeigt eine schematische Schnittdarstellung eines Halbleiterwaferbruchstücks in einem Schritt in einem erfindungsgemäßen Verfahren. -
4 zeigt eine Ansicht des Waferbruchstücks von3 in einem Verarbeitungsschritt, der sich an den in3 abgebildeten anschließt. -
5 zeigt eine Ansicht des Waferbruchstücks von3 in einem Verarbeitungsschritt, der sich an den in4 abgebildeten anschließt. -
6 zeigt eine Ansicht des Waferbruchstücks von3 in einem Verarbeitungsschritt, der sich an den in5 abgebildeten anschließt. -
7 zeigt eine Ansicht des Waferbruchstücks von3 in einem Verarbeitungsschritt, der sich an den in6 abgebildeten anschließt. - DIE BESTEN FORMEN DER DURCHFÜHRUNG UND DIE BESCHREIBUNG DER ERFINDUNG.
- Die Erfindung stellt ein Halbleiterverarbeitungsverfahren gemäss Anspruch 1 bereit.
- Eine typische und bevorzugte Ausführungsform der Erfindung wird unter Bezugnahme auf die
3 –7 beschrieben, die eine Konstruktion zeigen, die der in den obigen1 und2 abgebildeten Konstruktion nach dem Stand der Technik ziemlich analog ist. Gegebenenfalls wurden gleiche Bezugszeichen von dieser Konstruktion verwendet, wobei Unterschiede mit dem Suffix "a" oder mit anderen Bezugszeichen gekennzeichnet wurden. - Wie zunächst aus
3 erkennbar, sind in einer ersten Isolierschicht26 des Substrats10a voneinander beabstandete erste und zweite leitfähig dotierte Zapfen28 und30 aus Halbleitermaterial ausgebildet. Im Kontext des vorliegenden Dokuments ist der Begriff "leitfähiges Substrat" so definiert, daß er irgendeine Konstruktion bedeutet, die Halbleitermaterial aufweist, einschließlich, aber nicht begrenzt auf Volumenhalbleitermaterialien, wie z. B. ein Halbleiterwafer (entweder allein oder in Baugruppen, die darauf andere Materialien aufweisen), sowie Halbleitermaterialschichten (entweder allein oder in Baugruppen mit anderen Materialien). Der Begriff "Substrat" bezieht sich auf irgendeine Stütz- bzw. Trägerstruktur, einschließlich, aber nicht beschränkt auf die oben beschriebenen Halbleitersubstrate. Die Zapfen28 und30 weisen vorzugsweise Polysilicium auf, das bis zu einer typischen Konzentration von 1 × 1021 Atomen/cm3 leitfähig mit Phosphor dotiert ist. Anders betrachtet, bilden die ersten und zweiten leitfähig dotierten Zapfen voneinander beabstandete erste und zweite leitfähig dotierte Halbleitermaterialbereiche. Um nur ein Beispiel zu geben, solche leitfähig dotierten Bereiche könnten Diffusionsbereiche aufweisen, die in einem Volumenhalbleitersubstrat oder in einer Dünnfilm-Halbleiterschicht gebildet werden. Das erste Isoliermaterial26 weist vorzugsweise dotiertes Oxid auf, wie z. B. phosphordotiertes Oxid einschließlich BPSG. - Über mindestens einem der ersten und zweiten Bereiche
28 und30 ist eine Sperrschicht25 gegen Ausdiffusion einer Dotierungssubstanz aus dem Halbleitermaterial ausgebildet, und in der bevorzugten Ausführungsform ist diese Sperrschicht über beiden Bereichen ausgebildet. Im Kontext der vorliegenden Ausführungsform weist diese Schicht idealerweise ein Isoliermaterial auf, wobei undotiertes Oxid und Si3N4 Beispiele dafür sind. Eine typische Dicke der Sperrschicht25 beträgt etwa 100 Å bis etwa 500 Å (1 Å = 0,1 nm). Das bevorzugte Material ist undotiertes Siliciumdioxid, das durch Zersetzung von Tetraethylorthosilicat (TEOS) bis zu einer Dicke von etwa 300 Å bis etwa 500 Å aufgebracht wird. Falls die Schicht25 Si3N4 ist, beträgt eine typische Dicke etwa 100 Å bis etwa 300 Å. Über der Sperrschicht25 wird eine zweite Isolierschicht32 ausgebildet und besteht vorzugsweise aus dem gleichen Material wie die erste Isolierschicht26 . Trotzdem weisen typische Materialien für die Schicht32 dotiertes Oxid auf, wie z. B. phosphordotiertes Oxid einschließlich BPSG. Ein weiteres Beispiel weist bor- und/oder phosphordotiertes Oxid auf, das unter Verwendung von TEOS als Vorläufer für die chemische Bedampfung abgeschieden wird. Die Schicht32 kann einer geeigneten Rückflußausheilung ausgesetzt werden. - Wie aus
4 erkennbar, ist in der zweiten Isolierschicht32 über dem Zapfen28 eine Öffnung34 ausgebildet, die durch die Sperrschicht25 hindurchgeht. Innerhalb der Öffnung34 ist die innere Kondensatorelektrode36 über und in elektrischer Verbindung mit dem ersten dotierten Zapfen28 ausgebildet, während über dem zweiten dotierten Zapfen30 Isoliermaterial der isolierenden Sperrschicht25 verbleibt. Dies ist folglich nur ein Beispiel für die Ausbildung von leitfähigem Material durch die zweite Isolierschicht32 hindurch, das in elektrische Verbindung mit dem dotierten Zapfen28 gebracht wird, wobei in diesem Beispiel solches leitfähiges Material auch durch die Sperrschicht25 hindurch ausgebildet wird. Ein typisches Verfahren zur Ausbildung der Elektrode36 ist die Bildung von Polysilicium mit halbkugelförmiger Körnung über der Schicht32 und innerhalb der Öffnung34 mit anschließender Ausbildung eines Photolacks über dem Substrat und daran anschließendem Rückätzen oder chemischmechanischem Polieren, um leitfähiges Polysilicium innerhalb der Öffnung34 zu isolieren. Ferner kann ein anschließendes Vertiefungsätzen des Materials der Schicht36 ausgeführt werden, um die oberste Fläche der dargestellten Behälterelektrode ein wenig unter die obere Fläche der Schicht32 abzusenken (nicht dargestellt). Der Photolack wird dann abgelöst und läßt die in4 dargestellte Konstruktion zurück. - Dies ist nur ein Beispiel der Ausbildung einer inneren Kondensatorelektrode innerhalb der Öffnung
34 über und in elektrischer Verbindung mit dem ersten dotierten Zapfen28 , während Isoliermaterial der isolierenden Sperrschicht25 und Isoliermaterial der Schicht32 über dem zweiten dotierten Zapfen30 belassen wird. Dann wird der Wafer nitridiert, typischerweise bei einer Temperatur von mindestens 900°C und in Gegenwart eines stickstoffhaltigen Gases, wie z. B. NH3, um eine Siliciumnitridschicht (nicht dargestellt) über der Außenfläche der Elektrode36 zu bilden, während Isoliermaterial der Isolierschicht32 aus dotiertem Oxid und Isoliermaterial der isolierenden Sperrschicht25 über dem zweiten dotierten Zapfen30 belassen wird. Dies ist nur ein Beispiel der Bildung einer Oxidationssperrschicht über der inneren Kondensatorelektrode36 . Die Schicht25 beschränkt idealerweise das Auftreten einer Ausdiffusion von Dotierungsmaterial aus dem zweiten dotierten Zapfen30 in die dotierte Oxidisolierschicht32 während einer solchen Hochtemperatuverarbeitung. - Wie aus
5 erkennbar, wird eine dielektrische Kondensatorschicht42 (die vorzugsweise Ta2O5 aufweist) typischerweise durch chemisches Aufdampfen über der Oxidations-Sperrschicht und der inneren Kondensatorelektrode36 ausgebildet. Eine solche Schicht wird danach Verdichtungsbedingungen ausgesetzt, zu denen eine Temperatur von mindestens 750°C gehört, während über dem zweiten dotierten Zapfen30 Isoliermaterial der Isolierschicht32 aus dotiertem Oxid und Isoliermaterial der Sperrschicht25 belassen wird. Das Auftreten einer Ausdiffusion von Dotierungsmaterial aus dem zweiten dotierten Zapfen30 in die dotierte Oxidisolierschicht32 wird während dieser Verdichtung wieder durch die isolierende Sperrschicht25 beschränkt, in der Absicht, jede Porenbildung, wie in der Abbildung von2 nach dem Stand der Technik dargestellt, vollständig zu beseitigen. - Wie aus
6 erkennbar, wird über der Ta2O5-Schicht42 eine Zellenelektrodenschicht52 (d. h. Polysilicium oder eine Kombination von TiN und Polysilicium) aufgebracht, um einen äußeren Kondensatorbelag zu bilden. Dies ist nur ein Beispiel der Ausbildung eines Kondensators mit einer dielektrischen Kondensatorschicht, die Ta2O5 aufweist, über und in elektrischer Verbindung mit dem ersten Zapfen28 . - Wie aus
7 erkennbar, ist innerhalb der Isolierschicht32 eine Öffnung56 ausgebildet, die durch diese und durch die Schicht25 über dem leitfähigen Zapfen30 hindurchgeht. Leitfähiges Material60 (d. h. leitfähig dotiertes Polysilicium, Wolfram, Aluminium oder irgendein anderes Material) wird innerhalb der Öffnung56 abgeschieden oder auf andere Weise ausgebildet und geht durch die dotierte Oxidisolierschicht32 hindurch und befindet sich in elektrischer Verbindung mit dem dotierten Zapfen30 .
Claims (14)
- Halbleiterverarbeitungsverfahren, das aufweist: Ausbilden von beabstandeten ersten und zweiten leitfähig dotierten Halbleitermaterialbereichen über einem Substrat; Ausbilden einer Sperrschicht für die Ausdiffusion eines Dotierungsstoffs aus dem Halbleitermaterial zumindest über dem zweiten Bereich; Ausbilden einer Isolierschicht über der Sperrschicht und dem ersten und dem zweiten Bereich; nach Bildung der Isolierschicht, Ausbilden eines Kondensators über dem ersten Bereich, wobei der Kondensator eine mit dem ersten Bereich elektrisch verbundene innere Elektrode und eine dielektrische Ta2O5-haltige Kondensatorschicht über der inneren Elektrode aufweist; und Ausbilden eines durch die Isolierschicht hindurchgehenden leitfähigen Materials über und in elektrischer Verbindung mit dem zweiten Bereich.
- Verfahren nach Anspruch 1, wobei die Isolierschicht im wesentlichen aus einem dotierten Oxidisoliermaterial besteht.
- Verfahren nach Anspruch 1 oder 2, wobei zumindest der zweite leitfähig dotiere Bereich einen leitfähig dotierten Polysiliciumzapfen aufweist.
- Verfahren nach Anspruch 1, wobei die Sperrschicht sowohl über dem ersten als auch über dem zweiten Bereich ausgebildet ist.
- Verfahren nach Anspruch 1, wobei: der erste und der zweite leitfähig dotierte Bereich erste und zweite leitfähig dotierte Polysiliciumzapfen aufweisen; und wobei die Bildung des Kondensators die Bildung einer zumindest durch die Isolierschicht hindurchgehenden Öffnung und die Bildung einer inneren Elektrode innerhalb der Öffnung aufweist.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die leitfähig dotierten Bereiche phosphordotiert sind und die Isolierschicht phosphordotiertes Oxid aufweist.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Sperrschicht isolierend ist.
- Verfahren nach Anspruch 5, wobei die ersten und zweiten leitfähig dotierten Polysiliciumzapfen innerhalb einer ursprünglichen Isolierschicht gebildet werden, wobei die über der Sperrschicht gebildete Isolierschicht eine dotierte Oxidisolierschicht aufweist, und wobei das Verfahren ferner aufweist: Ausbilden einer Oxidationssperrschicht über der inneren Kondensatorelektrode; Ausbilden der Ta2O5-haltigen dielektrischen Kondensatorschicht über der Oxidationssperrschicht; und Ausbilden einer äußeren Kondensatorelektrode über der Ta2O5-haltigen dielektrischen Kondensatorschicht.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Sperrschicht in einer Dicke von etwa 100 Å bis etwa 500 Å bereitgestellt wird.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Sperrschicht undotiertes Oxid aufweist.
- Verfahren nach einem der vorstehenden Ansprüche, wobei die Sperrschicht Si3N4 aufweist.
- Verfahren nach Anspruch 8, wobei: die Sperrschicht gegen Ausdiffusion isolierend ist; die Ausbildung der zumindest durch die dotierte Oxidisolierschicht hindurchgehenden Öffnung die Bildung der durch die isolierende Sperrschicht hindurchgehenden Öffnung einschließt; die Ausbildung der Oxidationssperrschicht bei einer Temperatur von mindestens 900°C aufweist: Nitridation einer Außenfläche der inneren Kondensatorelektrode zur Bildung einer Siliciumnitridschicht über der Außenfläche, wobei Isoliermaterial der dotierten Oxidisolierschicht und Isoliermaterial der Sperrschicht über dem zweiten dotierten Zapfen belassen werden, und Beschränkung der Ausdiffusion von Dotierungsstoff aus dem zweiten dotierten Zapfen in die dotierte isolierende Oxidschicht mit der isolierenden Sperrschicht während der Nitridation; und wobei das Verfahren ferner aufweist: Einwirkung von Verdichtungsbedingungen mit einer Temperatur von mindestens 750°C auf die Ta2O5-Schicht, wobei Isoliermaterial der dotierten Oxidisolierschicht und Isoliermaterial der Sperrschicht über dem zweiten dotierten Zapfen belassen werden, und Beschränkung der Ausdiffusion von Dotierungsstoff aus dem zweiten dotierten Zapfen in die dotierte isolierende Oxidschicht mit der isolierenden Sperrschicht während der Verdichtung.
- Verfahren nach Anspruch 12, wobei die leitfähig dotierten Zapfen phosphordotiert sind, das dotierte Oxid phosphordotiert ist und die isolierende Sperrschicht undotiertes Oxid aufweist.
- Verfahren nach Anspruch 12, wobei die leitfähig dotierten Zapfen phosphordotiert sind, das dotierte Oxid phosphordotiert ist und die isolierende Sperrschicht Si3N4 aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/994,054 US6165833A (en) | 1997-12-19 | 1997-12-19 | Semiconductor processing method of forming a capacitor |
US994054 | 1997-12-19 | ||
PCT/US1998/027106 WO1999033098A1 (en) | 1997-12-19 | 1998-12-18 | Semiconductor processing method comprising the fabrication of a barrier layer |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69827974D1 DE69827974D1 (de) | 2005-01-05 |
DE69827974T2 true DE69827974T2 (de) | 2005-11-24 |
Family
ID=25540242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69827974T Expired - Lifetime DE69827974T2 (de) | 1997-12-19 | 1998-12-18 | Halbleiter verarbeitungverfahren mit der herstellung von einer sperrschicht |
Country Status (8)
Country | Link |
---|---|
US (2) | US6165833A (de) |
EP (2) | EP1508914A3 (de) |
JP (1) | JP3663128B2 (de) |
KR (1) | KR100455799B1 (de) |
AT (1) | ATE284075T1 (de) |
AU (1) | AU2005999A (de) |
DE (1) | DE69827974T2 (de) |
WO (1) | WO1999033098A1 (de) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
US6911371B2 (en) * | 1997-12-19 | 2005-06-28 | Micron Technology, Inc. | Capacitor forming methods with barrier layers to threshold voltage shift inducing material |
US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
GB2358284B (en) | 1999-07-02 | 2004-07-14 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
EP1071130A3 (de) * | 1999-07-14 | 2005-09-07 | Matsushita Electric Industrial Co., Ltd. | Verbindungsleiterstruktur für Halbleitervorrichtung mit zusätzlichen Kapazitäten |
KR100359246B1 (ko) * | 1999-09-29 | 2002-11-04 | 동부전자 주식회사 | 적층형 캐패시터를 갖는 반도체 장치 제조 방법 |
US6570781B1 (en) * | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
US7184290B1 (en) | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
US6947324B1 (en) | 2000-06-28 | 2005-09-20 | Marvell International Ltd. | Logic process DRAM |
DE10042235A1 (de) * | 2000-08-28 | 2002-04-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer elektrisch leitenden Verbindung |
US6734071B1 (en) * | 2000-08-30 | 2004-05-11 | Micron Technology, Inc. | Methods of forming insulative material against conductive structures |
US6545904B2 (en) * | 2001-03-16 | 2003-04-08 | Micron Technology, Inc. | 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array |
US6411555B1 (en) | 2001-03-19 | 2002-06-25 | Micron Technology, Inc. | Reference charge generator, a method for providing a reference charge from a reference charge generator, a method of operating a reference charge generator and a dram memory circuit formed using memory cells having an area of 6f2 |
US6872320B2 (en) * | 2001-04-19 | 2005-03-29 | Xerox Corporation | Method for printing etch masks using phase-change materials |
US6670717B2 (en) * | 2001-10-15 | 2003-12-30 | International Business Machines Corporation | Structure and method for charge sensitive electrical devices |
US6551893B1 (en) * | 2001-11-27 | 2003-04-22 | Micron Technology, Inc. | Atomic layer deposition of capacitor dielectric |
WO2003048536A1 (en) | 2001-12-03 | 2003-06-12 | Catalytica Energy Systems, Inc. | System and methods for improved emission control of internal combustion engines |
KR20040043378A (ko) * | 2002-11-18 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100536030B1 (ko) * | 2003-02-25 | 2005-12-12 | 삼성전자주식회사 | 반도체 장치의 커패시터 형성 방법 |
KR100665396B1 (ko) * | 2004-01-09 | 2007-01-04 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 제조 방법 |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7858458B2 (en) * | 2005-06-14 | 2010-12-28 | Micron Technology, Inc. | CMOS fabrication |
US7541632B2 (en) * | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7557032B2 (en) | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US20090250793A1 (en) * | 2008-04-08 | 2009-10-08 | Yuri Sokolov | Bpsg film deposition with undoped capping |
US10840249B2 (en) * | 2018-08-23 | 2020-11-17 | Micron Technology, Inc. | Integrated circuitry constructions |
US11049864B2 (en) | 2019-05-17 | 2021-06-29 | Micron Technology, Inc. | Apparatuses including capacitor structures, and related memory devices, electronic systems, and methods |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1165575A (en) * | 1966-01-03 | 1969-10-01 | Texas Instruments Inc | Semiconductor Device Stabilization. |
JPS5253666A (en) * | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Method of preventing impurity diffusion from doped oxide |
JPS5253679A (en) | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Productin of semiconductor device |
US4464701A (en) * | 1983-08-29 | 1984-08-07 | International Business Machines Corporation | Process for making high dielectric constant nitride based materials and devices using the same |
KR940006682B1 (ko) * | 1991-10-17 | 1994-07-25 | 삼성전자 주식회사 | 반도체 메모리장치의 제조방법 |
US5313089A (en) * | 1992-05-26 | 1994-05-17 | Motorola, Inc. | Capacitor and a memory cell formed therefrom |
JP3141553B2 (ja) * | 1992-08-06 | 2001-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
US5471364A (en) * | 1993-03-31 | 1995-11-28 | Texas Instruments Incorporated | Electrode interface for high-dielectric-constant materials |
JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
US5488011A (en) * | 1994-11-08 | 1996-01-30 | Micron Technology, Inc. | Method of forming contact areas between vertical conductors |
JP2636755B2 (ja) * | 1994-11-09 | 1997-07-30 | 日本電気株式会社 | 半導体装置および半導体装置の製造方法 |
JP2827958B2 (ja) * | 1995-04-27 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
US5654222A (en) * | 1995-05-17 | 1997-08-05 | Micron Technology, Inc. | Method for forming a capacitor with electrically interconnected construction |
US5663088A (en) * | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
KR0168338B1 (ko) * | 1995-05-31 | 1998-12-15 | 김광호 | 랜딩 패드를 갖는 반도체 메모리 장치의 제조방법 |
US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
US5866453A (en) * | 1995-09-14 | 1999-02-02 | Micron Technology, Inc. | Etch process for aligning a capacitor structure and an adjacent contact corridor |
US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
US5786248A (en) | 1995-10-12 | 1998-07-28 | Micron Technology, Inc. | Semiconductor processing method of forming a tantalum oxide containing capacitor |
US5608249A (en) | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
KR100253270B1 (ko) * | 1995-12-30 | 2000-04-15 | 김영환 | 반도체소자의 자기정합 스택캐패시터 형성방법 |
US5843830A (en) | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
JPH1022476A (ja) * | 1996-07-02 | 1998-01-23 | Sony Corp | 容量素子 |
KR100246989B1 (ko) * | 1996-09-09 | 2000-03-15 | 김영환 | 반도체소자의 캐패시터 형성방법 |
US6251720B1 (en) | 1996-09-27 | 2001-06-26 | Randhir P. S. Thakur | High pressure reoxidation/anneal of high dielectric constant materials |
US5783462A (en) | 1997-01-22 | 1998-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS |
US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
-
1997
- 1997-12-19 US US08/994,054 patent/US6165833A/en not_active Expired - Fee Related
-
1998
- 1998-12-18 AT AT98964820T patent/ATE284075T1/de not_active IP Right Cessation
- 1998-12-18 AU AU20059/99A patent/AU2005999A/en not_active Abandoned
- 1998-12-18 DE DE69827974T patent/DE69827974T2/de not_active Expired - Lifetime
- 1998-12-18 KR KR10-2000-7006569A patent/KR100455799B1/ko not_active IP Right Cessation
- 1998-12-18 JP JP2000525914A patent/JP3663128B2/ja not_active Expired - Fee Related
- 1998-12-18 EP EP04028239A patent/EP1508914A3/de not_active Withdrawn
- 1998-12-18 EP EP98964820A patent/EP1042802B1/de not_active Expired - Lifetime
- 1998-12-18 WO PCT/US1998/027106 patent/WO1999033098A1/en active IP Right Grant
-
2000
- 2000-11-08 US US09/710,546 patent/US6593183B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3663128B2 (ja) | 2005-06-22 |
JP2002512435A (ja) | 2002-04-23 |
WO1999033098A1 (en) | 1999-07-01 |
DE69827974D1 (de) | 2005-01-05 |
US6165833A (en) | 2000-12-26 |
EP1042802A1 (de) | 2000-10-11 |
ATE284075T1 (de) | 2004-12-15 |
EP1042802B1 (de) | 2004-12-01 |
EP1508914A3 (de) | 2005-05-25 |
KR20010033186A (ko) | 2001-04-25 |
AU2005999A (en) | 1999-07-12 |
US6593183B1 (en) | 2003-07-15 |
KR100455799B1 (ko) | 2004-11-08 |
EP1508914A2 (de) | 2005-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69827974T2 (de) | Halbleiter verarbeitungverfahren mit der herstellung von einer sperrschicht | |
DE19521489B4 (de) | Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen | |
EP0744771B1 (de) | Verfahren zur Herstellung einer DRAM-Speicherzelle mit vertikalem Transistor | |
DE4402216C2 (de) | Halbleiterbauelement mit Kondensatoren und zu seiner Herstellung geeignetes Verfahren | |
DE4136420C2 (de) | Verfahren zur Bildung eines Kondensators | |
DE10000005C1 (de) | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers | |
DE10142580B4 (de) | Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung | |
DE10163345B4 (de) | Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement | |
DE19838741A1 (de) | Kondensator und Verfahren zur Herstellung eines Kondensators | |
DE10246306B4 (de) | Verfahren zum Ausbilden eines Dielektrikums für einen Kondensator und Verfahren zum Ausbilden eines chipintegrierten Kondensators | |
DE10002315A1 (de) | Verfahren zum Ausbilden von HSG-Kondensatoren aus ungleichmäßig dotierten amorphen Siliziumschichten und darin ausgebildeten HSG-Kondensatoren | |
DE19640246A1 (de) | Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle | |
DE19543539C1 (de) | Verfahren zur Herstellung einer Speicherzellenanordnung | |
DE19961085A1 (de) | Verfahren zum Herstellen einer Tiefgrabenspeicherelektrode eines Kondensators | |
DE19947053C1 (de) | Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung | |
EP0987753A2 (de) | Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben | |
DE4327813A1 (de) | Verfahren zur Herstellung eines DRAM's | |
DE19633689B4 (de) | Verfahren zum Herstellen von Kondensatoren für Halbleitervorrichtungen | |
DE19801854A1 (de) | Verfahren zur Herstellung einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff | |
DE19843641A1 (de) | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren | |
EP0925607B1 (de) | Verfahren zur herstellung einer dram-zellenanordnung | |
WO1998007184A1 (de) | Verfahren zur herstellung eines kondensators in einer halbleiteranordnung | |
DE69918219T2 (de) | Methode zur Verbesserung der Stöpsel-Leitfähigkeit | |
DE4426468C2 (de) | Verfahren zur Herstellung einer DRAM-Zelle | |
EP1364408B1 (de) | Verfahrenher zur herstellung einer elektrodenanordnung zur ladungsspeicherung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |