KR20060032375A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 웨이퍼(wafer) 에지(edge) 영역에 SOG(Spin On Glass)막을 선택적으로 도포한 후 평탄화 공정을 포함하는 금속 배선공정을 진행하여 상기 평탄화 공정시 웨이퍼 에지 영역에 증착된 금속층을 가장 먼저 제거시켜 상기 웨이퍼 에지 영역에서 금속성 잔류물이 잔류되는 것을 방지한다. 이를 통해, 본 발명에서는 금속성 잔류물의 잔류에 따른 후속 절연막 증착 후 컨택(contact) 형성 및 패드(pad) 형성 등을 위한 산화막 식각공정시 아킹(arcing) 현상 등이 유발되는 것을 방지할 수 있다.
반도체 소자, 금속배선, SOG막, 아킹, EBR

Description

반도체 소자의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5 내지 도 9는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 10은 본 발명의 제1 및 제2 실시예에 따른 SOG(Spin On Glass)막 증착방법을 설명하기 위하여 도시한 간략도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 제1 식각 정지층
12, 112 : 제1 층간 절연막 13, 113 : 제2 식각 정지층
14, 114 : 제2 식각 정지층 15, 116 : 비아홀
16, 117 : 트렌치 17, 115 : SOG막
18, 118 : 금속층 18a, 118a : 금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 반도체 소자의 배선 공정시 웨이퍼 에지 부위에 잔류되는 금속성 잔류물을 제거하기 위하여 실시되는 WEE(Wafer Edge Exclusion) 공정 적용시 발생되는 문제점을 해결할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 선폭 미세화 및 집적도가 증가함에 따라 RIE(Reactive Ion Etch) 공정을 이용한 배선 형성방법으로 요구되는 배선 선폭을 만족시킬 수 없게 되었다. 이에 따라, 최근에는 다마신(damascene) 공정을 이용하여 금속배선을 형성하고 있다. 다마신 공정은 배선 간의 전기적인 절연 및 배선 형성을 위해 CMP(Chemical Mechanical Polishing) 공정을 채택하여 평탄화 공정을 실시하고 있다.
그러나, CMP 공정 적용시, 마스크(mask) 공정 및 식각공정에서 EBR(Edge Bead Removal) 공정에 따른 단차 발생 및 패턴(pattern) 형성 상의 문제, 그리고, CMP 장비의 균일성 문제 등으로 인해 웨이퍼(wafer) 에지(edge) 지역에서 배선 물질의 일부가 CMP 공정에 의해 제거되지 못하고 그대로 잔류되게 된다. 특히, 배선의 경우에는 금속성 잔류물(residue)이 웨이퍼 에지 부위에 그대로 잔류되게 되는데, 이처럼 웨이퍼 에지 부위에 금속성 잔류물이 잔류되는 경우 후속 절연막 증착 후 컨택(contact) 형성 및 패드(pad) 형성 등을 위한 산화막 식각공정시 아킹(arcing) 현상 등이 유발되는 원인이 되기도 한다.
따라서, 최근에는 금속층을 증착한 후, 또는 금속층에 대해 CMP 공정을 진행한 후 별도로 WEE(Wafer Edge Exclusion) 공정을 진행하고 있다. WEE 공정은 마스 크 공정 및 식각공정으로 이루어지는데, 마스크 공정 및 식각공정을 적용하여 웨이퍼 에지 부위를 약 5mm 내지 10mm 정도를 인위적으로 제거하여 후속 절연막 식각공정시 아킹이 발생되는 것을 방지하고 있다. WEE 공정은 별도의 추가적인 레티클(reticle)은 필요하지 않으나, 마스크 공정 및 식각공정 완료 후 스트립 공정 및 세정공정이 필요하게 되어 TAT(Turn Around Time) 증가 및 제조가격 상승, 공정수 증가에 따른 결점(defect) 증가 등과 같은 문제점이 발생하고 있다. 또한, 웨이퍼 에지 부위의 상당부분을 WEE 공정으로 제거하기 때문에 생산수율에도 심각한 손실이 발생하는 단점이 있다.
따라서, 본 발명은 반도체 소자의 배선 공정시 웨이퍼 에지 부위에 잔류되는 금속성 잔류물을 제거하기 위하여 실시되는 WEE(Wafer Edge Exclusion) 공정 적용시 발생되는 문제점을 해결할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 금속배선이 형성되는 제1 영역과, 에지 영역으로서 상기 금속배선이 형성되지 않는 제2 영역으로 정의되고, 상기 제1 영역에 비아홀 또는/및 트렌치가 형성된 반도체 기판을 제공하는 단계와, 상기 제2 영역의 일부에 SOG막을 선택적으로 도포하는 단계와, 상기 비아홀 및/또는 상기 트렌치가 갭 필링되도록 상기 SOG막을 포함하는 전체 구조 상부에 금속층을 증착하는 단계와, 평탄화 공정을 통해 상기 금속층을 평탄화하여 상기 비아홀 및/또는 상기 트렌치가 매립되는 상기 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 금속배선이 형성되는 제1 영역과, 에지 영역으로서 상기 금속배선이 형성되지 않는 제2 영역으로 정의되고, 상기 제1 영역 및 상기 제2 영역에 제1 식각 정지층, 제1 층간 절연막, 제2 식각 정지층 및 제2 층간 절연막이 순차적으로 형성된 반도체 기판을 제공하는 단계와, 상기 제2 영역의 일부에 SOG막을 도포하는 단계와, 다마신 공정을 실시하여 상기 제1 영역에 비아홀 및 트렌치를 형성하는 단계와, 상기 비아홀 및 상기 트렌치가 갭 필링되도록 상기 SOG막을 포함하는 전체 구조 상부에 금속층을 증착하는 단계와, 평탄화 공정을 통해 상기 금속층을 평탄화하여 상기 비아홀 및/또는 상기 트렌치가 매립되는 상기 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
제1 실시예
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도시된 'A'는 금속배선이 형성되는 영역이고, 'B'는 웨이퍼의 에지 부위로 금속배선이 형성되지 않는 영역이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 반도체 기판(10) 상에는 소정의 반도체 구조물층(미도시)이 형성된다. 여기서, 반도체 구조물층은 포토 다이오드, 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.
그런 다음, 반도체 구조물층을 포함하는 전체 구조 상부에 식각 정지층(etch stopping layer, 11)(이하, '제1 식각 정지층'이라 함) 또는 확산 방지막을 300Å 내지 700Å의 두께로 증착한다. 여기서, 제1 식각 정지층(11)은 후속 비아홀(via hole, 15)을 형성하기 위한 식각공정시 식각 정지층으로 기능한다. 예컨대, 금속배선으로 구리 금속을 사용할 경우에는 구리 원자가 하부로 확산되는 것을 방지하기 위하여 제1 식각 정지층(11) 대신에 확산 방지막을 증착할 수 있다. 이때, 확산 방지막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
그런 다음, 반도체 구조물층에는 절연막(12)(이하, '제1 층간 절연막'이라 함)을 5000Å 내지 10000Å의 두께로 증착한다. 여기서, 제1 층간 절연막(12)은 저유전율을 갖는 SiO2 계열의 산화물로 이루어지거나, C, F, B, P 및 In 등의 불순물을 포함한 산화물로 이루어질 수 있다. 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SiO2막이거나, SiO 또는 SiO2에 수소, 불소 또는 탄소 등이 결합된 산화막일 수 있다. 또한, 제1 층간 절연막(12)은 상기 산화막들 중 어느 하나로 이루어진 단일층으로 형성되거나, 상기 막들이 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다.
그런 다음, 제1 층간 절연막(12)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
그런 다음, 제1 층간 절연막(12) 상부에 식각 정지층(13)(이하, '제2 식각 정지층'이라 함)을 300Å 내지 700Å의 두께로 증착한다. 여기서, 제2 식각 정지층(13)은 듀얼 다마신(dual damascene) 공정시 트렌치(16)를 형성하기 위한 식각공정시 식각 정지를 위해 사용되게 된다. 물론, 트렌치(16) 형성공정시 에칭 타임(etching time)으로 식각율을 제어하는 경우 식각 정지층(13)을 형성할 필요는 없다. 이러한 식각 정지층(13)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
그런 다음, 식각 정지층(13) 상부에 절연막(14)(이하, '제2 층간 절연막'이 라 함)을 1000Å 내지 3000Å의 두께로 증착한다. 여기서, 제2 층간 절연막(14)은 제1 층간 절연막(12)과 동일한 물질을 이용하여 형성할 수 있다.
그런 다음, 듀얼 다마신 공정을 선(先)비아 방식 또는 후(後)비아 방식으로 실시하여 비아홀(15) 및 트렌치(16)를 형성한다. 여기서는 설명의 편의를 위해 선비아 방식을 일례로 들어 설명하기로 한다. 우선, 제2 층간 절연막(14) 상부에 포토레지스트막(photoresist)을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 비아 패턴용 포토레지스트 패턴(미도시)을 형성하고, 이후 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 비아홀(15)을 형성한다. 이어서, 다시 포토리소그래피 공정을 실시하여 트렌치 패턴용 포토레지스트 패턴(미도시)을 형성한 후 이 포토레지스트 패턴을 이용한 식각공정을 실시하여 트렌치(16)를 형성한다. 한편, 후비아 방식은 상기에서 설명한 선비아 방식과 달리 트렌치(16)를 먼저 형성한 후 후속 공정을 통해 비아홀(15)을 형성하는 공정으로 이루어진다.
도 2를 참조하면, 'B' 영역의 일부에 스핀 코팅(spin coating) 장비를 이용하여 SOG(Spin On Glass)막(17)을 도포(coating)한다. SOG막(17)은 도 10에 도시된 바와 같이 스핀 코팅 장비의 스핀 척(spin chuck, 미도시) 상부에 웨이퍼(W)를 로딩시킨 후 노즐부(200)를 통해 HSQ(Hydro-Siles-Quioxane) 또는 탄화 수소기를 함유하는 물질을 분사시켜 웨이퍼(W)의 에지 영역(B 영역)에 형성한다. 이때, SOG막(17)은 웨이퍼(즉, 반도체 기판)의 최외곽단으로부터 중앙 방향으로 2㎜ 내지 10㎜의 범위에 형성되고, 그 두께는 500Å 내지 5000Å의 두께로 형성한다.
그런 다음, SOG막(17) 내에 포함된 카본 및 수분 등을 제거하기 위하여 SOG막(17)에 대하여 베이크(bake) 공정 또는 어닐(anneal) 공정을 실시한다. 이는, SOG막(17)을 플로우(flow) 특성이 좋은 물질을 이용하여 형성하는데, 플로우 특성이 좋은 물질에는 카본(carbon) 및 수분 등이 많이 포함되기 때문이다. 이때, 베이크 공정은 불활성 가스를 이용하여 100℃ 내지 200℃의 온도범위 내에서 2분 내지 20분 동안 실시한다. 어닐 공정은 불활성 가스를 이용하여 400℃ 내지 500℃의 온도범위 내에서 20분 내지 2시간 동안 실시한다. 여기서, 불활성 가스는 N2, Ar가 사용된다.
도 3을 참조하면, SOG막(17)이 형성된 전체 구조 상부면의 단차를 따라 베리어막(barrier layer, 미도시)을 증착한다. 이에 따라, 트렌치(16)와 비아홀(15)의 내부면에는 베리어막이 증착된다. 여기서, 베리어막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 베리어막을 적층구조로 형성하는 이유는, 예컨대 Ti/TiN막의 적층구조로 형성된 경우 Ti막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막의 접착성이 낮아 하부층과의 접착력이 감소하기 때문이다. 한편, 이러한 베리어막은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착될 수 있다.
그런 다음, 베리어막이 형성된 전체 구조 상부에 금속층(도 3의 '18'참조)을 증착한다. 이때, 금속층(18)은 비아홀(15) 및 트렌치(16) 내부에 보이드(void)가 생성되지 않도록 증착하는 것이 바람직하다. 여기서, 금속층(18)은 W(또는, 합금), Al(또는, 합금), Cu와 같은 도전물질로 형성한다. 여기서, 구리 물질을 이용하여 금속층(18)을 형성하는 경우, CVD, PVD, ALD, 무전해 도금 또는 전기 도금법(electroplating)으로 증착할 수 있다. 그리고, 구리 물질을 이용하여 금속층(18)을 형성하는 경우, 구리 금속물질 증착전에 트렌치(16) 및 비아홀(15) 내부에 시드층(미도시)을 PVD, CVD 또는 ALD 방식으로 증착할 수 있는데, 이 시드층은 구리 및 구리 합금막일 수 있으며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다.
도 4를 참조하면, 평탄화 공정을 실시하여 금속층(18)을 평탄화한다. 이때, 평탄화 공정은 에치백(etch back) 또는 CMP 공정으로 실시할 수 있다. 그리고, 평탄화 공정은 SOG막(17)이 모두 제거될 수 있도록 과도 식각한다. 예컨대, 500 내지 1000Å의 두께로 과도 식각한다. 이를 통해, 도 2에서 웨이퍼의 에지 영역(B 영역)에 형성된 SOG막(17)에 의한 단차(즉, A 영역과 B 영역 간의 단차) 때문에 웨이퍼 에지 영역(B 영역)에 형성된 금속층(18)이 가장 먼저 제거되어 이 부위(B 영역)에서의 금속성 잔류물이 발생되지 않게 된다. 그리고, 평탄화 공정시 웨이퍼 에지 영역(B 영역)에 선택적으로 증착되어 있던 SOG막(17)을 완전히 제거하여 후속 마스크 공정 진행시 단차 발생에 의한 마스크 공정 불량이 발생되지 않도록 한다. 따라서, 트렌치(16) 및 비아홀(15)이 매립되는 금속배선(18a)이 형성된다.
제2 실시예
도 5 내지 도 9는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 이하에서 설명되는 제2 실시예는 제1 실시예와 거의 동일하게 이루어진다. 단, 제2 실시예의 경우에는 비아홀(116) 및 트렌치(117)를 형성하기 전에 웨이퍼 에지 영역(B 영역)에 선택적으로 SOG막(115)을 먼저 형성한다. 이는 웨이퍼 상에 패턴(예컨대, 비아홀 및 트렌치)이 형성된 상태에서 SOG막을 형성하는 경우에는 SOG막(115)을 형성하는 물질들이 패턴 내부로 침투하는 등의 문제가 발생하고, 이를 제어하기 위해서는 공정상 많은 어려움이 따르기 때문이다. SOG막(115)을 형성한 다음, 듀얼 다마신 공정을 통해 비아홀(116) 및 트렌치(117)를 형성한 후 금속배선(118a)을 형성한다. 한편, 도 5 내지 도 9에 도시되었으나, 미설명된 참조번호, '110'은 반도체 기판, '111'은 제1 식각 정지층, '112'는 제1 층간 절연막, '113'은 제2 식각 정지층, '114'는 제2 층간 절연막, '118'는 금속층이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 웨이퍼 에지 영역에 SOG막을 선택적으로 도포한 후 평탄화 공정을 포함하는 금속 배선공정을 진행하여 상기 평 탄화 공정시 웨이퍼 에지 영역에 증착된 금속층을 가장 먼저 제거시켜 상기 웨이퍼 에지 영역에서 금속성 잔류물이 잔류되는 것을 방지함으로써 금속성 잔류물의 잔류에 따른 후속 절연막 증착 후 컨택 형성 및 패드 형성 등을 위한 산화막 식각공정시 아킹 현상 등이 유발되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 종래에서 웨이퍼 에지 영역에 잔류되는 금속성 잔류물을 제거하기 위해 실시되는 WEE 공정을 진행할 필요가 없어 TAT 및 제조원가를 감소시킬 수 있다.
또한, 본 발명에 의하면, 종래의 WEE 공정에 비해 공정이 단순해질 수 있다. 즉, WEE 공정은 마스크 공정, 식각공정, 스트립 공정 및 세정공정으로 모두 4공정이 필요한데 반해, 본 발명은 SOG 코팅공정 및 베이크 공정(어닐공정)으로 모두 2공정이 필요하다.

Claims (10)

  1. (a) 금속배선이 형성되는 제1 영역과, 에지 영역으로서 상기 금속배선이 형성되지 않는 제2 영역으로 정의되고, 상기 제1 영역에 비아홀 또는/및 트렌치가 형성된 반도체 기판을 제공하는 단계;
    (b) 상기 제2 영역의 일부에 SOG막을 선택적으로 도포하는 단계;
    (c) 상기 비아홀 및/또는 상기 트렌치가 갭 필링되도록 상기 SOG막을 포함하는 전체 구조 상부에 금속층을 증착하는 단계; 및
    (d) 평탄화 공정을 통해 상기 금속층을 평탄화하여 상기 비아홀 및/또는 상기 트렌치가 매립되는 상기 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. (a) 금속배선이 형성되는 제1 영역과, 에지 영역으로서 상기 금속배선이 형성되지 않는 제2 영역으로 정의되고, 상기 제1 영역 및 상기 제2 영역에 제1 식각 정지층, 제1 층간 절연막, 제2 식각 정지층 및 제2 층간 절연막이 순차적으로 형성된 반도체 기판을 제공하는 단계;
    (b) 상기 제2 영역의 일부에 SOG막을 도포하는 단계;
    (c) 다마신 공정을 실시하여 상기 제1 영역에 비아홀 및 트렌치를 형성하는 단계;
    (d) 상기 비아홀 및 상기 트렌치가 갭 필링되도록 상기 SOG막을 포함하는 전 체 구조 상부에 금속층을 증착하는 단계; 및
    (e) 평탄화 공정을 통해 상기 금속층을 평탄화하여 상기 비아홀 및/또는 상기 트렌치가 매립되는 상기 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 SOG막은 HSQ 또는 탄화 수소기를 함유하는 물질을 이용하여 형성하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 SOG막은 상기 반도체 기판의 최외곽부로부터 중앙 방향으로 2㎜ 내지 10㎜ 범위 내에 형성되는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 (b) 단계와 상기 (c) 단계 사이에는 상기 SOG막에 대해 불활성 가스를 이용하여 베이크 공정 또는 어닐공정을 실시하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 베이크 공정은 100℃ 내지 200℃의 온도범위 내에서 2분 내지 20분 동 안 실시되는 반도체 소자의 금속배선 형성방법.
  7. 제 5 항에 있어서,
    상기 어닐공정은 300℃ 내지 600℃의 온도범위 내에서 20분 내지 2시간 동안 실시되는 반도체 소자의 금속배선 형성방법.
  8. 제 5 항에 있어서,
    상기 불활성 가스가 N2, Ar인 반도체 소자의 금속배선 형성방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 평탄화 공정시 상기 SOG막이 모두 제거되도록 과도식각하는 반도체 소자의 금속배선 형성방법.
  10. 제 9 항에 있어서,
    상기 평탄화 공정은 CMP 또는 에치백 방식으로 실시하는 반도체 소자의 금속배선 형성방법.
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US20220328318A1 (en) * 2018-01-19 2022-10-13 Asm Ip Holding B.V. Deposition method

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