KR100720517B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
비아홀 형성 이후 비아홀과 접촉하는 메탈층을 선택적으로 식각하여 비아홀과 메탈층 간의 접촉면적을 넓힘으로써 비아홀과 메탈층 간의 접촉저항을 감소시킨 본 발명의 일 측면에 따른 반도체 소자는 소정부분이 오목한 형상으로 식각되어 있는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 형성된 비아홀을 포함하는 층간절연막; 상기 비아홀의 내벽 및 상기 비아홀과 상기 제1 메탈층이 접촉하는 영역에 형성되는 제2 메탈; 및 상기 층간절연막 상에 형성되는 제3 메탈층 패턴; 을 포함한다.
금속배선, 메탈층, 비아홀
Description
도 1a 내지 도 1g는 종래기술에 의한 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
22: 제1 메탈층 24: 층간절연막
26: 제1 감광막 패턴 28: 비아홀
30: 베리어 메탈 32: 제2 메탈층
34: 제3 메탈층 36: 제2 감광막 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로, 반도체 소자의 금속배선 형성에 관한 것이다.
일반적으로 반도체 소자에 전기적 신호를 인가하기 위하여 금속배선이 요구 되며, 현재 고집적화된 반도체 소자를 제조하기 위해 2차 메탈 이상인 다층 메탈 구조를 갖는 금속배선 공정이 사용되고 있다. 이러한 종래의 금속배선 공정을 도 1a 내지 도 1g를 참조하여 구체적으로 설명한다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 도시한 단면도이다. 먼저, 도 1a에 도시된 바와 같이 반도체 기판 상에 형성된 반도체 소자(미도시)에 전기적 신호를 인가하기 위하여 제1 메탈층(2)을 형성한다. 제1 메탈층(2)이 형성된 반도체 기판 상에 층간절연막(4)을 형성하고, 형성된 층간절연막(4)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 층간절연막(2)을 평탄화 시킨다.
다음으로, 도 1b에 도시된 바와 같이 평탄화된 층간절연막(4) 상부에 감광막을 도포한 후 마스크를 사용하여 제1 감광막 패턴(6)을 형성하고, 도 1c에 도시된 바와 같이 제1 감광막 패턴(6)을 마스크로 하여 층간절연막(4)을 식각하여 비아홀(8)을 형성한 후, 제1 감광막 패턴(6)을 제거한다.
도 1d에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 베리어 메탈(Barrier Metal)(10)을 증착하고, 증착된 베리어 메탈(10) 상부에 제2 메탈층(12)을 도포한다.
도 1e에 도시된 바와 같이 베리어 메탈(10) 및 제2 메탈층(12)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정을 사용하여 비아홀(8) 내부에만 베리어 메탈(10a) 및 제2 메탈(12a)이 형성되도록 한다.
도 1f에 도시된 바와 같이 층간절연막(4a) 및 제2 메탈(12a) 상부에 스퍼터 링 공정에 의해 제3 메탈층(14)을 형성하고, 제3 메탈층(14) 상부에 감광막을 도포하고 패터닝하여 제2 감광막 패턴(16)을 형성한다.
도 1g에 도시된 바와 같이 제2 감광막 패턴(16)을 마스크로 하여 제3 메탈층(14)을 건식 식각(Dry Etching)하여 비아홀(8a) 상부에 제3 메탈층 패턴(14a)을 형성함으로써 제1 메탈층(2)과 제3 메탈층 패턴(14a)이 비아홀(8a) 내부의 베리어 메탈(10a) 및 제2 메탈(12a)에 의해 전기적으로 접속되게 한다.
그러나 종래와 같이 반도체 소자의 금속배선을 형성하는 경우, 얼라인(align)의 오차에 따라 비아홀과 메탈층간의 접촉저항 증가한다는 문제점이 있고, 이는 패턴이 미세화됨에 따라 더욱 심각해 진다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 비아홀 형성 이후 비아홀과 접촉하는 메탈층을 선택적으로 식각하여 비아홀과 메탈층 간의 접촉면적을 넓힘으로써 비아홀과 메탈층 간의 접촉저항을 감소시킬 수 있는 반도체 소자 및 반도체 소자의 제조방법을 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 소정부분이 오목한 형상으로 식각되어 있는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 형성된 비아홀을 포함하는 층간절연막; 상기 비아홀의 내벽 및 상기 비아홀과 상기 제1 메탈층이 접촉하는 영역에 형성되는 제2 메탈; 및 상기 층간절연막 상에 형성되는 제3 메탈층 패턴; 을 포함한다.
또한, 상기 반도체 소자는, 상기 비아홀의 내벽 및 상기 비아홀 내부의 제1 메탈층 상측과 상기 제2 메탈 사이에 형성되는 베리어 메탈을 더 포함하며, 이때 상기 베리어 메탈과 접촉하는 상기 제1 메탈층의 영역이 오목한 형상으로 식각되며, 상기 제2 메탈과 베리어 메탈이 상기 제1 메탈의 오목한 부분의 표면에도 형성되도록 하는 것이 바람직하다.
또한, 상기 제3 메탈층 패턴은 상기 비아홀을 커버하도록 상기 층간절연막 상에 형성되며, 상기 제2 메탈은 텅스텐으로 형성된다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제조방법은, 제1 메탈층을 형성하는 단계; 상기 제1 메탈층 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 감광막을 도포한 후 마스크를 사용하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 하여 상기 층간절연막을 식각함으로써 비아홀을 형성한 후 상기 감광막 패턴을 제거하는 단계; 상기 제1 메탈층의 소정 부분을 선택적으로 식각하여 상기 제1 메탈층의 소정 영역을 오목하게 형성하는 단계; 상기 비아홀을 포함하는 상기 층간절연막 상에 제2 메탈층을 형성하는 단계; 기계 화학적 연마 공정을 수행하여 상기 제2 메탈층을 상기 비아홀 내부에 충진시키는 단계; 및 상기 층간절연막 상에 제3 메탈층을 형성한 후 패터닝하여 제3 메탈층 패턴을 형성하는 단계; 를 포함한다.
바람직한 실시예에 있어서, 상기 제1 메탈층 식각단계에서 상기 제1 메탈층은 습식식각을 이용하여 상기 제1 메탈층의 소정부분이 오목하게 식각되도록 한다.
또한, 상기 반도체 소자의 제조방법은, 상기 제2 메탈층 형성단계 이전에, 상기 비아홀 내부의 측벽 및 상기 제1 메탈층의 상측에 베리어 메탈을 형성하는 단계를 더 포함한다.
바람직한 실시예에 있어서, 상기 베리어 메탈과 접촉하는 상기 제1 메탈층의 소정영역을 오목하게 식각하고, 상기 제2 메탈 및 베리어 메탈이 상기 제1 메탈층의 오목하게 식각된 영역의 표면에도 형성되도록 하는 것이 바람직하다.
또한, 상기, 제3 메탈층 패턴은 상기 비아홀을 커버하도록 형성되는 것이 바람직하며, 상기 제2 메탈층은 텅스텐으로 형성되는 것이 바람직하다.
한편, 상기 반도체 소자의 제조방법은, 상기 감광막 패턴 형성단계 이전에, 기계 화학적 연마 공정을 이용하여 상기 층간절연막을 평탄화하는 단계를 더 포함한다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 소자에 전기적 신호를 인가하기 위하여 반도체 기판(미도시) 상에 제1 메탈층(22)을 형성한다. 제1 메탈층(22)이 형성된 반도체 기판 상에 층간절연막(24)을 형성하고, 형성된 층간절연막(24)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 층간절연막(24)을 평탄화 시킨다.
도 2b에 도시된 바와 같이 평탄화된 층간절연막(24) 상부에 감광막을 도포한 후 마스크를 사용하여 제1 감광막 패턴(26)을 형성하고, 도 2c에 도시된 바와 같이 제1 감광막 패턴(26)을 마스크로 하여 층간절연막(24)을 식각하여 비아홀(28)을 형성한 후, 제1 감광막 패턴(26)을 제거한다.
다음으로, 도 2d에 도시된 바와 같이, 비아홀(28)과 제1 메탈층(22)의 접촉면적을 증가시키기 위하여 비아홀(28) 내부의 제1 메탈층(22)을 선택적으로 식각한다. 바람직한 실시예에 있어서, 제1 메탈층(22)을 습식식각 공정을 이용하여 제1 메탈층(22)의 소정 부분이 오목한 형상이 되도록 식각한다.
도 2e에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 베리어 메탈(Barrier Metal)(30)을 증착하고, 증착된 베리어 메탈(30) 상부에 제2 메탈층(32)을 도포한다. 바람직한 실시예에 있어서 제2 메탈층(32)은 텅스텐으로 구현된다.
도 2f에 도시된 바와 같이 베리어 메탈(30) 및 제2 메탈층(32)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정으로 평탄화함으로써 비아홀(28) 내부에 베리어 메탈(30a) 및 제2 메탈(32a)을 충진시킨다.
도 2g에 도시된 바와 같이 베리어 메탈(30a) 및 제2 메탈(32a)이 충진된 비아홀(28a)을 포함하는 층간절연막(24a) 상에 스퍼터링 공정에 의해 제3 메탈층(34)을 형성하고, 제3 메탈층(34) 상부에 감광막을 도포한 후 패터닝하여 제2 감광막 패턴(36)을 형성한다.
도 2h에 도시된 바와 같이 제2 감광막 패턴(36)을 마스크로 하여 제3 메탈층(34)을 건식 식각(Dry Etching)하여 비아홀(28a) 상부에 제3 메탈층 패턴(34a)을 형성한 후 제2 감광막 패턴(36)을 제거함으로써, 제1 메탈층(22a)과 제3 메탈층 패 턴(34a)이 비아홀(28a) 내부의 베리어 메탈(30a) 및 제2 메탈(32a)에 의해 전기적으로 접속되게 한다.
상술한 바와 같이 본 발명에 따르면, 비아홀 형성 이후 비아홀 내부에 비아홀과 접촉하는 메탈층을 선택적으로 식각함으로써 비아홀과 메탈층의 접촉면적을 증가시킬 수 있어, 비아홀과 메탈층의 접촉저항을 감소시킬 수 있다는 효과가 있으며, 얼라인(align)의 오차로 인해 발생하는 저항의 증가도 방지할 수 있다는 효과가 있다.
Claims (15)
- 소정부분이 오목한 형상으로 식각되어 있는 제1 메탈층;상기 제1 메탈층 상에 형성되며, 그 내부에 형성된 비아홀을 포함하는 층간절연막;상기 비아홀의 내벽 및 상기 비아홀과 상기 제1 메탈층이 접촉하는 영역에 형성되는 제2 메탈; 및상기 층간절연막 상에 형성되는 제3 메탈층 패턴;을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 비아홀의 내벽 및 상기 비아홀 내의 상기 제1 메탈층 상측과 상기 제2 메탈 사이에 형성되는 베리어 메탈을 더 포함하는 반도체 소자.
- 제2항에 있어서, 상기 베리어 메탈과 접촉하는 상기 제1 메탈층의 소정영역이 오목한 형상으로 식각되는 반도체 소자.
- 제2항에 있어서, 상기 제2 메탈과 베리어 메탈이 상기 제1 메탈층의 오목한 부분의 표면에도 형성되는 반도체 소자.
- 제1항에 있어서, 상기 제3 메탈층 패턴은 상기 비아홀을 커버하도록 형성되 는 반도체 소자.
- 제1항에 있어서, 상기 제2 메탈층은 텅스텐으로 형성되는 반도체 소자.
- 제1 메탈층을 형성하는 단계;상기 제1 메탈층 상에 층간절연막을 형성하는 단계;상기 층간절연막 상에 감광막을 도포한 후 마스크를 사용하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 하여 상기 층간절연막을 식각함으로써 비아홀을 형성한 후 상기 감광막 패턴을 제거하는 단계;상기 제1 메탈층의 소정 부분을 선택적으로 식각하여 상기 제1 메탈층의 소정 영역을 오목하게 형성하는 단계;상기 비아홀을 포함하는 상기 층간절연막 상에 제2 메탈층을 형성하는 단계;기계 화학적 연마 공정을 수행하여 상기 제2 메탈층을 상기 비아홀 내부에 충진시키는 단계; 및상기 층간절연막 상에 제3 메탈층을 형성한 후 패터닝하여 제3 메탈층 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제1 메탈층 식각단계에서, 습식식각을 이용하여 상기 제1 메탈층을 식각하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제2 메탈층 형성단계 이전에, 상기 비아홀 내부의 측벽 및 상기 제1 메탈층의 상측에 베리어 메탈을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 베리어 메탈과 접촉하는 상기 제1 메탈층의 소정영역을 선택적으로 식각하는 반도체 소자의 제조방법.
- 삭제
- 제10항에 있어서, 상기 제2 메탈 및 베리어 메탈이 상기 제1 메탈층의 오목한 영역 표면에도 형성되는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제3 메탈층 패턴은 상기 비아홀을 커버하도록 형성하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제2 메탈층은 텅스텐으로 형성하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 감광막 패턴 형성단계 이전에, 기계 화학적 연마 공정을 이용하여 상기 층간절연막을 평탄화하는 단계를 더 포함하는 반도체 소자의 제조방법.
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| E701 | Decision to grant or registration of patent right | ||
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