KR20010065635A - 반도체소자의 다층 배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 다층 배선 형성방법에 관한 것으로써, 특히 이 방법은 하부 배선이 형성된 반도체 기판에 층간 절연막을 형성하고 층간 절연막에 하부 배선 표면이 개방되는 콘택홀을 형성한 후에, 콘택홀에 텅스텐을 매립하고 이를 평탄화하여 하부 배선과 연결되는 도전체 플러그를 형성하고, 도전체 플러그가 형성된 결과물에 플라즈마 질화 또는 탄화처리하여 도전체 플러그 상부면에 도전박막인 텅스텐 질화막 또는 텅스텐 탄화막을 형성한 후에 상부 배선을 형성한다. 그러므로, 본 발명은 텅스텐 플러그 상부면에만 선택적으로 텅스텐 질화막 또는 텅스텐 탄화막을 형성하여 이후 실시되는 배선 공정시 발생하는 텅스텐 플러그내의 키홀 성장 및 노출된 텅스텐막의 부식을 방지한다.

Description

반도체소자의 다층 배선 형성방법{Method for forming multilevel metal line of semiconductor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 배선 사이를 수직으로 연결하는 도전체 플러그를 포함하는 배선의 수율을 높일 수 있는 반도체소자의 다층 배선 형성방법에 관한 것이다.
다층의 금속 배선이 필요한 반도체소자는 상/하부 금속 배선의 층간 수직 연결을 위해 플러그(plug) 공정을 실시하게 되는데, 일반적으로 채용되는 방식은 평탄화된 층간 절연막을 선택 식각하여 개구부를 형성하고 그 안을 도전체로 매립하여 플러그를 형성하는 것이었다. 이때, 플러그로 이용되는 도전물질은 공정 조건이 안정한 텅스텐을 주로 사용한다. 그러나, 이와 같이 텅스텐을 사용한 플러그 제조공정은 비교적 안정된 프로세서를 진행하게 되지만, 금속 배선이 다층화될수록, 예컨대 4이상의 다층 배선 공정이 필요하게 될 경우 전체의 텅스텐 전면 식각(etch back) 공정은 스텝 부위에서 토포로지 리세스(topology recess)때문에 공정이 어렵게 된다.
이에 따라, 다층 배선의 반도체소자는 플러그 표면의 평탄화를 위해 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정이 필수적으로 요구된다. 여기서, 통상적인 CMP 공정은 폴리싱 패드와 연마제를 이용한 기계적 성분과 슬러리(slurry) 용액내 화학적 성분에 의해서 기판상의 표출 부위를 식각하는 것이다.
도 1은 종래 기술에 의한 반도체소자의 도전체 플러그에 생성된 키홀을 나타낸 단면도로서, 이를 참조하면 통상의 도전체 플러그 구조는 다음과 같다.
반도체 기판으로서 실리콘기판(10)상에 하부 배선(12)을 형성하고, 그 위에 절연층, 예컨대 BPSG(BoroPhospho Silicate Glass: 이하 "BPSG"라 함) 또는 USG(Undoped Silicate Glass)등의 산화물을 사용하여 층간절연막(14)을 형성한 다음, 플러그 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 상기 층간절연막(14)에 하부 배선 패턴(12)의 표면이 노출되는 콘택홀(도시하지 않음)을 형성한다. 그 다음, 콘택홀내에 Ti/TiN을 사용하여 장벽 금속막(16)을 형성한 후에 상기 결과물에 텅스텐을 매립하여 도전체 플러그로서 텅스텐 플러그(18)를 형성한다. 그리고, 그 결과물 표면을 상기 층간절연막(14) 표면이 드러날때까지 CMP공정으로 평탄화하여 도전체 플러그를 완성한다. 여기서, 도면 부호 20은 텅스텐 매립시 텅스텐막 내에 텅스텐이 수직으로 길게 매립되지 않은 키홀(key hole)을 나타낸 것이다.
일반적으로, 반도체소자의 고집적화에 따른 금속 배선의 폭과 그 사이의 공간이 축소됨에 따라 콘택홀 및 금속 배선 사이에 미스 얼라인(mis align) 현상이 발생하게 되는데 이러한 현상은 이후 배선의 수율을 크게 저하시키는 주요 원인이 된다.
즉, 미스 얼라인된 상부 배선에 의하여 하부에 노출된 텅스텐 플러그가 금속 식각 공정의 세정 공정에서 부식되어 비아 저항을 높이게 된다. 이러한 부식은 미스 얼라인이 심하지 않은 텅스텐 플러그가 노출되어 있는 지역에서도 발생가능하므로 신뢰성 특성을 저하시킨다.
또한, 후속 금속 식각 공정에서 플라즈마 손상에 의하여 노출된 부분의 텅스텐 플러그의 키홀은 추가 식각되어 성장하기 때문에 후속 열공정시 소자의 특성을 열화시킬 수 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 CMP 공정후에 플라즈마 질화(또는 플라즈마 탄화)처리 공정을 실시하여 도전체 플러그 상부에 텅스텐 질화막(또는 텅스텐 탄화막)을 형성함으로써 미스 얼라인으로 인하여 노출된 텅스텐 플러그의 부식을 방지하면서 플러그에 발생한 키홀의 성장을 억제할 수 있는 반도체소자의 다층 배선 형성방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 도전체 플러그에 생성된 키홀을 나타낸 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 다층 배선 형성방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 실리콘 기판 102 : 하부 배선
104 : 층간 절연막 106 : 콘택홀
108 : 장벽 금속막 110 : 도전체 플러그
111 : 키홀 112 : 질화처리된 도전박막
114 : 상부 배선
상기 목적을 달성하기 위하여 본 발명의 제조 방법은, 다층 배선을 가지는 반도체소자를 형성함에 있어서, 하부 배선이 형성된 반도체 기판에 층간 절연막을 형성하는 단계와, 층간 절연막에 하부 배선 표면이 개방되는 콘택홀을 형성하는 단계와, 콘택홀에 도전체를 매립하고 이를 평탄화하여 하부 배선과 연결되는 도전체 플러그를 형성하는 단계와, 도전체 플러그가 형성된 결과물에 플라즈마 처리하여 도전체 플러그 상부면에 도전박막을 형성하는 단계와, 플라즈마 처리된 도전체 플러그와 연결되는 상부 배선을 형성하는 단계로 이루어진 것을 특징으로 한다.
본 발명에 의하면, 도전체로서 텅스텐을 매립하고 CMP 공정을 실시하여 텅스텐 플러그를 형성한 후에 일반적으로 그레인이 크고 고온의 플라즈마 처리가 용이한 텅스텐 플러그에 플라즈마 질화 또는 탄화 공정을 추가 실시하므로써 플러그 상부면에만 선택적으로 도전체박막인 텅스텐 질화막 또는 텅스텐 탄화막을 형성하여 이후 텅스텐 플러그내의 키홀 성장 및 노출된 텅스텐막의 부식을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 다층 배선 형성방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 실시예는 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 실리콘기판(100)상에 도전체로 이루어진 하부 배선(102)을 형성하고, 그 위에 절연층, 예컨대 BPSG 또는 USG 등의 실리콘산화물을 사용하여 층간절연막(104)을 형성한 다음, 플러그 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 상기 층간절연막(104)에 하부 배선(102)의 표면이 노출되는 콘택홀(106)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 콘택홀(106)내에 Ti/TiN을 사용하여 장벽 금속막(108)을 형성한 후에 상기 결과물에 텅스텐(110)을 매립한다. 그리고, 그 결과물 표면을 상기 층간절연막(104) 표면이 드러날때까지 CMP공정으로 평탄화하여 도 2c에 도시된 바와 같이, 하부 배선(102)과 수직으로 연결되는 도전체 플러그인 텅스텐 플러그(110')를 형성한다. 여기서, 도면 부호 111은 텅스텐 플러그(110')내의 키홀을 나타낸 것이다.
이어서, 도 2d에 도시된 바와 같이, 텅스텐 플러그(110')가 형성된 결과물에플라즈마 질화 또는 탄화처리하여 텅스텐 플러그(110') 및 장벽 금속막(108)의 상부 30∼1000Å의 두께를 갖는 도전박막(112a)인 텅스텐 질화막 또는 텅스텐 탄화막을 형성하고, 그 외 층간절연막(104) 상부면에는 절연체인 질화막(112b)을 형성한다. 이때, 플라즈마 처리 공정은 200℃이상의 온도에서 실시되는 질화 처리 또는 탄화 처리 공정이다. 질화 처리 공정시에는 N2또는 NH3희석 기체를 이용하고, 탄화처리 공정시에는 CH4, CF4또는 C2H6희석 기체를 이용하는 것이 바람직하다.
그리고, 상기 플라즈마 처리 공정은 플러그의 키홀(111) 표면에서도 도전막이 형성되도록 30mtorr 이하의 압력에서 진행하는 것이 바람직하다.
계속해서, 도 2e에 도시된 바와 같이, 상기 결과물에 금속을 증착하고 상부 배선 공정을 진행하여 플라즈마 처리된 텅스텐 플러그(112a)와 수직으로 연결되는 상부 배선(114)을 형성한다.
그러므로, 본 발명의 다층 배선 공정은, 플라즈마 질화 혹은 탄화 분위기에서 텅스텐 플러그(110') 상부면에 플라즈마 질화 또는 탄화처리하여 텅스텐 질화막 또는 텅스텐 탄화막(112a)을 형성한다. 이때, 플라즈마 처리된 텅스텐막(112a)은 전기 전도성 물질이며 일반 식각 공정에서 사용되는 식각액에 의한 선택비가 우수하여 식각 공정 중 텅스텐의 키 홀의 성장을 억제할 수 있으며 통상의 텅스텐에 비하여 부식 가능성이 낮아 금속 식각공정 후 세정 공정에서도 부식되지 않는 특성을 갖는다.
상술한 바와 같이 본 발명에 의하면, 텅스텐을 이용한 플러그 공정시 CMP를 실시한 후에 플라즈마 질화 또는 플라즈마 탄화 공정을 추가 실시하여 플러그 상부면에 텅스텐 질화막 또는 텅스텐 탄화막을 형성함으로써 이후 실시될 상부 배선의 금속 식각시 플라즈마 식각에 의한 텅스텐의 키홀 성장을 막을 수 있으며, 세정 공정에서 발생할 수 있는 텅스텐의 부식 현상을 막을 수 있는 효과가 있다.
또한, 본 발명은 CMP 공정후에 잔여된 금속 이온들을 질화 또는 탄화시켜 연결함으로써 금속 이온들의 확산을 억제할 수 있어 CMP 공정시 수반되는 세정 공정을 생략할 수 있는 이점이 있다.

Claims (5)

  1. 다층 배선을 가지는 반도체소자를 형성함에 있어서,
    하부 배선이 형성된 반도체 기판에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 하부 배선 표면이 개방되는 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전체를 매립하고 이를 평탄화하여 상기 하부 배선과 연결되는 도전체 플러그를 형성하는 단계;
    상기 도전체 플러그가 형성된 결과물에 플라즈마 처리하여 도전체 플러그 상부면에 도전박막을 형성하는 단계; 및
    상기 플라즈마 처리된 도전체 플러그와 연결되는 상부 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 다층 배선 형성방법.
  2. 제 1항에 있어서, 상기 플라즈마 처리 공정은, N2또는 NH3희석 기체를 이용하며 200℃이상의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 다층 배선 형성방법.
  3. 제 1항에 있어서, 상기 플라즈마 처리 공정은, CH4, CF4또는 C2H6희석 기체를 이용하며 200℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 다층 배선 형성방법.
  4. 제 2항 및 제 3항에 있어서, 상기 플라즈마 처리 공정은, 도전체 플러그의 키홀표면에서도 도전막이 형성되도록 30mtorr 이하의 압력에서 진행하는 것을 특징으로 하는 반도체소자의 다층 배선 형성방법.
  5. 제 1항에 있어서, 상기 도전박막의 두께는 30∼1000Å으로 하는 것을 특징으로 하는 반도체소자의 다층 배선 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720517B1 (ko) * 2005-12-28 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100772710B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 금속배선의 부식을 방지하는 반도체소자 및 그의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102593561B1 (ko) 2018-06-25 2023-10-26 삼성전자주식회사 반도체 소자
KR20210047731A (ko) 2019-10-22 2021-04-30 쓰리애플즈코스메틱스 주식회사 안전커팅 타입 블리스터 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177427A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体装置の製造方法
SG46752A1 (en) * 1995-12-27 1998-02-20 Taiwan Semiconductor Mfg A method to prevent volcano effect in tungsten plug deposition
KR0174709B1 (ko) * 1996-01-25 1999-04-01 김광호 반도체 장치의 금속배선 형성 방법
JPH1022379A (ja) * 1996-06-28 1998-01-23 Fujitsu Ltd 半導体装置の製造方法
KR980006132A (ko) * 1996-06-29 1998-03-30 김주용 반도체 소자의 금속 배선 형성방법
JP3453719B2 (ja) * 1998-05-19 2003-10-06 松下電器産業株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720517B1 (ko) * 2005-12-28 2007-05-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100772710B1 (ko) * 2006-06-29 2007-11-02 주식회사 하이닉스반도체 금속배선의 부식을 방지하는 반도체소자 및 그의 제조 방법

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