KR100370157B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 플러그 부식을 방지하기 위한 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체 기판의 일정 영역에 접촉창을 갖도록 상기 반도체 기판상에 층간절연막을 형성하는 단계와, 상기 접촉창내 표면에 베리어 금속막을 형성하는 단계와, 상기 접촉창 내부를 채우도록 텅스텐을 형성하여 접촉창 내부에 플러그를 형성하는 단계와, 상기 플러그의 상부표면내에 텅스텐 탄화막을 형성하는 단계와, 상기 텅스텐 탄화막이 형성된 플러그를 접하도록 층간절연막상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 플러그 부식을 방지하기 위한 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중 배선 형성 기술은 소자가 고집적화됨에 따라 다층배선 구조를 지향하며 소자 면적의 축소로 인한 반도체 기판상의 접촉창(Contact Hole) 또는 다층 금속 배선간의 접촉창(Via Hole)의 크기도 축소된다.
특히, 반도체 소자가 고집적화됨에 따라서 BEOL(Back End Of the Line) 공정이 중요한 로직 기술에서 금속 배선의 층간 연결에 많은 문제점이 발생하고 있다.
예를 들어, 금속 배선의 너비 및 스페이스가 감소하게 되므로 특히 금속 배선과 비아(via) 플러그 사이에 미스얼라인이 되는 경우가 발생하게 되는데 이를 해결하기 위해 많은 연구가 진행되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성 공정에 관하여 설명하면 다음과 같다.
도 1a에 도시한 바와 같이, 반도체 기판 또는 하부금속배선(알루미늄)(1)상에 층간절연막(Inter-Layer Dielectric, or Inter-Metal Dielectric)(2)을 형성한다.
여기서, 층간절연막(2)은 소자를 구동하기 위한 트랜지스터의 캐패시터나 금속 배선간을 절연시키거나, 다층 금속배선에서 상, 하부 금속배선의 절연을 위해 형성한다.
이어, 층간절연막(2)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 감광막을 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 층간절연막(2)을 이방성식각하여 일정 영역의 하부금속배선(또는 반도체기판)(1)상에 접촉창(3)을 형성한다.
이 때, 접촉창(3)은 트랜지스터의 소오스/드레인 영역이나, 다층금속배선에서 하부금속배선상에 형성할 수 있다.
그리고, 물리적 또는 화학적 기상 증착법으로 상기 접촉창(3) 표면을 포함한 전면에 베리어금속막(4)을 증착한다.
도 1b에 도시한 바와 같이, 상기 접촉창(3)내부를 채우도록 베리어금속막(4)을 포함한 전면에 텅스텐을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)법으로 층간절연막(2)의 상부표면이 드러나도록 평탄화시켜 접촉창(3)내부에 플러그(5)를 형성한다.
이어, 상기 플러그(5)를 접하도록 층간절연막(2)상에 물리적 기상 증착법으로 상부 금속배선(6)을 형성한다.
도 1c는 플러그상에 금속배선이 형성된 반도체 소자를 위에서 내려다 본 평면도로서, 도시된 바와 같이, 금속배선의 너비와 스페이스가 줄어듦에 따라서 금속 배선과 비아 플러그 사이에 랜딩되지 않는(unlanded) 지역으로 언랜디드 메탈(unlanded metal) 지역(b)과, 언랜디드 비아(unlanded via) 지역(a)이 발생한다.
언랜디드 메탈 지역(b)은 플러그(5)가 형성되어 있고, 그 상측에 금속배선(6)이 지나지 않는 부분을 말하고, 언랜디드 비아 지역(a)은 금속배선(6)이 지나는 하측에 플러그(5)가 형성되어야 하는 부분임에도 불구하고 미스얼라인으로 인하여 플러그(5)가 형성되어 있지 않은 부분을 말한다.
그러나 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.
첫째, 언랜디드 비아지역의 경우는 금속배선의 측벽에 접촉가능성이 있어 별 문제가 되지 않지만, 언랜디드 메탈(unlanded metal)지역의 경우에는 미스얼라인이 된 부분만큼 비아(via)저항이 증가하게 된다.
둘째, 금속 배선 형성을 위한 금속 식각 공정 후 형성된 언랜디드 메탈 지역은 세정(cleaning) 공정 중 상대적으로 낮은 부식 포텐셜을 가지고 있는 노출된 텅스텐 플러그 지역의 부식(corrosion)을 유발하게 된다.
셋째, 텅스텐 플러그를 형성한 후 이후의 금속 식각 공정 진행 중에 플라즈마 데미지(plasma damage)에 의하여 노출된 부분의 텅스텐 키 홀(hey hole)이 성장되어 보이드(void) 형태로 존재하게 되고, 이것이 금속 배선과 비아 연결지역에 존재하게 되므로 후속 열공정등에 의하여 소자의 특성을 열화시킬 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 금속 배선의 너비 및 스페이스 감소로 인해 발생하는 금속배선과 비아 사이의 언랜디드 지역의 플러그 부식을 방지하기 위한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 기술의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도 1c는 종래 기술의 반도체 소자의 금속 배선을 나타낸 평면도
도 2a 내지 2d는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 하부금속배선 22 : 층간절연막
23 : 접촉창 24 : 베리어금속막
25 : 플러그 22a : 질화막 또는 탄화막25a : 텅스텐 질화막 또는 텅스텐 탄화막 26 : 상부금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은 반도체 기판의 일정 영역에 접촉창을 갖도록 상기 반도체 기판상에 층간절연막을 형성하는 단계와, 상기 접촉창내 표면에 베리어 금속막을 형성하는 단계와, 상기 접촉창 내부를 채우도록 텅스텐을 형성하여 접촉창 내부에 플러그를 형성하는 단계와, 상기 플러그의 상부표면내에 텅스텐 탄화막을 형성하는 단계와, 그리고 상기 텅스텐 탄화막이 형성된 플러그를 접하도록 층간절연막상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 반도체 소자의 금속배선 형성 방법을 상세히 설명하면 다음과 같다.
도 2a에 도시한 바와 같이, 반도체 기판 또는 하부금속배선(알루미늄)(21)상에 층간절연막(Inter-Layer Dielectric, or Inter-Metal Dielectric)(22)을 형성한다.
여기서, 층간절연막(22)은 소자를 구동하기 위한 트랜지스터의 캐패시터나 금속 배선간을 절연시키거나, 다층 금속배선에서 상, 하부 금속배선의 절연을 위해 형성한다.
이어, 층간절연막(22)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 감광막을 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 층간절연막(22)을 이방성식각하여 일정 영역의 하부금속배선(또는 반도체기판)(21)상에 접촉창(23)을 형성한다.
이 때, 접촉창(23)은 트랜지스터의 소오스/드레인 영역이나, 다층금속배선에서 하부금속배선상에 형성할 수 있다.
그리고, 물리적 또는 화학적 기상 증착법으로 상기 접촉창(23) 표면을 포함한 전면에 베리어금속막(24)을 증착한다.
도 2b에 도시한 바와 같이, 상기 접촉창(23)내부를 채우도록 베리어금속막(24)을 포함한 전면에 텅스텐을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)법으로 층간절연막(22)의 상부표면이 드러나도록 평탄화시켜 접촉창(23)내부에 플러그(25)를 형성한다.
이어, 도 2c에 도시한 바와 같이, 전면에 포스트 CMP 세정공정(post CMP cleaning)을 진행한 후, 노출된 층간절연막(22)의 상부표면 및 플러그(25)의 상부표면에 플라즈마 질화 공정을 진행하여 플러그(25) 표면의 30∼1000Å정도의 일정두께만을 질화시켜, 텅스텐으로 형성된 플러그(25)의 표면에는 WNx라는 텅스텐 질화막(25a)을 형성하고, 층간절연막상에는 SiNx라는 질화막(22a)을 형성한다.
일반적으로 텅스텐은 그레인(grain)이 크고, 고온 플라즈마 질화 또는 탄화 분위기에서 질화 또는 탄화되기가 쉽다.
여기서, 상기 플라즈마 질화 공정은 N2, NH3등의 희석 기체를 사용하여 200℃이상의 온도에서 공정을 진행하고, 공정 압력은 30mtorr이하의 낮은 압력에서 진행한다.
그리고, 낮은 압력에서 플라즈마를 발생시키기 위해서 ICP(Induction Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한다.
상기 플러그(25)의 표면에 형성된 텅스텐 질화막(25a)인 WNx는 전기전도체 물질이기 때문에 비아 플러그 저항이 증가되는 문제는 발생하지 않고, 플러그상에 형성된 질화막으로 인하여 텅스텐 키 홀(W key hole)의 성장은 이루어지지 않는다.
여기서, 상기 플라즈마 질화 공정을 대신하여 플라즈마 탄화공정을 진행할 수 있고 이 때, 플라즈마 탄화 공정을 진행하면 텅스텐 질화막 대신에 텅스텐으로 형성된 플러그(25)의 표면에 WCx라는 텅스텐 탄화막(25a)이 형성되어, 앞서 기술한 텅스텐 질화막과 동일한 역할을 한다.
상기 플라즈마 탄화 공정을 진행할 때, CH4, CF4, C2H6등의 희석기체를 사용하여 200℃이상의 온도에서 탄화막을 형성한다.
그리고, 상기 플러그(25)상에 질화막, 탄화막 대신에 질탄화막을 형성해도 된다.
도 2d에 도시한 바와 같이, 상기 플러그(25) 상부에 형성된 상기 텅스텐 질화막 또는 텅스텐 탄화막(25a)에 접하도록, 상기 층간절연막(22)상에 물리적 기상 증착법으로 상부 금속배선(26)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속 배선 형성 방법에 있어서 다음과 같은 효과가 있다.
첫째, 금속 배선 형성 공정 중에 포스트 세정 공정에서 발생하는 텅스텐 플러그의 부식(corrosion) 현상을 방지할 수 있다.
둘째, 플러그 상에 질화막 또는 탄화막을 형성하여 금속 배선 형성 공정 중의 플라즈마 식각에 의한 텅스텐 키 홀 성장을 막을 수 있다.
셋째, 금속 배선을 형성하기 위한 금속물질 증착전에 사용되는 가스제거 단계(degassing step)를 고온 플라즈마 탄화 공정 및 질화 공정으로 대체할 수 있다.
넷째, CMP 공정 후 남은 금속 이온들을 질화 또는 탄화시켜 피닝(pinnig) 시킴으로서 확산을 억제할 수 있다. 따라서 부수적으로 포스트 CMP 세정 공정을 생략할 수도 있다.
Claims (8)
- 반도체 기판의 일정 영역에 접촉창을 갖도록 상기 반도체 기판상에 층간절연막을 형성하는 단계;상기 접촉창내 표면에 베리어 금속막을 형성하는 단계;상기 접촉창 내부를 채우도록 텅스텐을 형성하여 접촉창 내부에 플러그를 형성하는 단계;상기 플러그의 상부표면내에 텅스텐 탄화막을 형성하는 단계;상기 텅스텐 탄화막이 형성된 플러그를 접하도록 층간절연막상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 삭제
- 제 1 항에 있어서, 상기 텅스텐 탄화막은 30∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 텅스텐 탄화막은 CH4, CF4, C2H6의 희석기체 중의 어느 하나를 사용한 플라즈마 탄화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 6 항에 있어서, 상기 플라즈마 탄화 공정은 200℃이상의 공정온도와 30mtorr의 공정 압력하에서 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 플러그는 접촉창을 포함한 전면에 텅스텐을 형성한 후 CMP 공정을 진행하여 상기 층간절연막의 상부 표면이 드러나도록 평탄화시키는 것을 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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| KR (1) | KR100370157B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231037A (ja) * | 1994-02-17 | 1995-08-29 | Hitachi Ltd | 電子装置用配線 |
-
2000
- 2000-08-14 KR KR10-2000-0046961A patent/KR100370157B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231037A (ja) * | 1994-02-17 | 1995-08-29 | Hitachi Ltd | 電子装置用配線 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020013289A (ko) | 2002-02-20 |
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