KR20040057572A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 배선이 형성될 영역에 비아홀 및 트렌치가 형성되어 제 1 구리층을 노출시킬 때 캐패시터가 형성될 영역의 식각 정지막은 식각되지 않고 이후 제 2 구리층을 형성하여 상부 배선 및 상부 전극을 형성할 때 캐패시터의 유전체막으로 작용하도록 함으로써 기존의 알루미늄 기반의 MIM 캐패시터를 형성할 때 발생할 수 있는 사이드월 브리지(sidewall bridge) 및 언더컷(undercut)을 방지할 수 있을 뿐만 아니라 낮은 패턴 밀도로 인하여 식각 정지점이 제품별로 다르게 나타나는 문제점을 해결할 수 있는 반도체 소자의 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 배선이 형성될 영역에 비아홀 및 트렌치가 형성되어 제 1 구리층을 노출시킬 때 캐패시터가 형성될 영역의 식각 정지막은 식각되지 않고 이후 제 2 구리층을 형성하여 상부 배선 및 상부 전극을 형성할 때 캐패시터의 유전체막으로 작용하도록 함으로써 기존의 알루미늄 기반의 MIM 캐패시터를 형성할 때 발생할 수 있는 사이드월 브리지(sidewall bridge) 및 언더컷(undercut)을 방지할 수 있을 뿐만 아니라 낮은 패턴 밀도로 인하여 식각 정지점이 제품별로 다르게 나타나는 문제점을 해결할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
높은 정밀도를 요구하는 CMOS IC 로직 소자에 적용되는 아날로그 캐패시터는 진보된 아날로그 MOS 기술, 특히 A/D 변환기나 스위치드 캐패시터 필터(switched capacitor filter) 분야의 핵심요소이다. 이와 같은 캐패시터의 구조로는 폴리실리콘 및 폴리실리콘, 폴리실리콘 및 실리콘, 금속 및 폴리실리콘, 그리고 금속 및 금속등 다양한 구조들이 사용되고 있다. 이들중 도 1(a) 및 도 1(b)의 금속 및 금속 캐패시터는 직렬 저항이 가장 낮아 높은 캐패시턴스를 갖는 캐패시터를 제조할 수 있으며, 열 버짓 및 전원 전압이 낮은 장점으로 인하여 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.
도 1(a) 및 도 1(b)는 종래의 금속 및 금속 구조의 캐패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 금속층(12), 유전체막(13) 및 제 2 금속층(14)을 순차적으로 형성한다. 이때, 제 2 금속층(14)은 제 1 금속층(12)에 비해 상당히 얇은 두께로 형성한다. 제 2 금속층(14) 및 유전체막(13)의 소정 영역을 식각하여 제 1 금속층(12)을 노출시켜 상부 전극을 형성한다. 노출된 제 1 금속층(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시켜 하부 전극 및 하부 배선을 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 층간 절연막(15)을 형성한 후 상부 전극, 하부 전극 및 하부 배선을 각각 노출시키는 다수의 콘택홀을 형성한다. 다수의 콘택홀이 매립되도록 도전층을 형성하여 콘택 플러그(16)을 형성한다. 그리고, 전체 구조 상부에 제 3 금속층(17)을 형성한 후 패터닝하여 콘택 플러그(16)를 통해 상부 전극, 하부 전극 및 하부 배선과 연결되는 상부 배선을 형성한다.
그러나, 상기와 같은 공정으로 MIM 캐패시터를 포함하는 반도체 소자를 제조할 경우 낮은 두께의 제 2 금속층을 균일하게 식각할 수 있어야 하며, 제 2 금속층의 두께 변화를 고려한 식각 정지점을 용이하게 검출할 수 있어야 하고, 유전체막과의 식각 선택비가 우수하여 제 2 금속층을 식각할 때 과도 식각 마진이 커야 한다.
이와 같은 공정상의 제한은 특정 소자 개발시 상부 전극의 패턴 밀도에 따라 식각 정지점 및 과도 식각이 변화하게 되므로 개발 주기가 길어지게 되며, 상부 전극이 두꺼울 경우 층간 절연막 단차가 증가하여 평탄화 측면에서 불리하다. 또한, 유전체막을 식각할 때 고압의 장비를 이용할 경우 패턴 사이드월(sidewall) 부위의유전체막 언더컷(undercut)이 발생할 수 있으며, 이와 같은 경우 전기장의 집중 현상이 나타날 수 있어 낮은 전압에서도 항복(breakdown)이 발생하게 된다. 한편, 알루미늄 기반 MIM의 경우 MIM 패턴 형성에 추가 마스크 공정을 필요로 할 뿐만 아니라 유전체막 및 상부 전극을 별도로 증착해야 하는 단점을 가지고 있다.
본 발명의 목적은 낮은 패턴 밀도에 따른 식각 정지점이 변화하게 되는 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 패턴의 사이드월 언더컷을 방지하여 낮은 전압에서 항복이 발생되는 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 유전체막 및 상부 전극 형성 공정을 별도로 실시하지 않아 공정 마진을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1(a) 및 도 1(b)는 종래의 아날로그 캐패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 아날로그 캐패시터를 포함하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 제 1 층간 절연막
23 : 제 1 구리층 24 : 제 1 식각 정지막
25 : 제 2 층간 절연막 26 : 제 2 식각 정지막
27 : 제 2 층간 절연막 28 : 제 2 구리층
본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한 후 제 1 층간 절연막의 소정 영역을 패터닝하여 캐패시터의 하부 전극이 형성될 영역과 하부 배선이 형성될 영역을 확정하는 단계와, 전체 구조 상부에 제 1 구리층을 형성한 후 CMP 공정을 실시하여 캐패시터의 하부 전극과 하부 배선을 형성하는 단계와, 전체 구조 상부에 제 1 식각 정지막, 제 2 층간 절연막, 제 2 식각 정지막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 3 층간 절연막 내지 상기 제 1 식각 정지막의 소정 영역을 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성할 때 상기 하부 전극을 노출시키는 부분은 상기 제 1 식각 정지막이 식각되지 않도록 하는 단계와,상기 비아홀 및 상기 하부 전극을 노출시키는 부분에 감광막을 매립한 후 상기 비아홀 상부의 제 3 층간 절연막 및 제 2 식각 정지막을 식각하여 트렌치를 형성하는 단계와, 전체 구조 상부에 제 2 구리층을 형성한 후 CMP 공정을 실시하여 상기 제 1 구리층, 제 1 식각 정지막 및 제 2 구리층이 각각 하부 전극, 유전체막 및 상부 전극으로 작용하는 캐패시터를 형성하고, 상기 제 1 구리층 및 제 2 구리층이 각각 하부 배선 및 상부 배선으로 작용하는 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(21) 상부에 제 1 층간 절연막(22)을 형성한 후 제 1 층간 절연막(22)의 소정 영역을 패터닝하여 반도체 기판(21)의 소정 영역을 노출시키는 싱글 다마신 패턴을 형성한다. 이때, 싱글 다마신 패턴은 캐패시터의 하부 전극이 형성될 영역과 하부 배선이 형성될 영역을 확정하여 형성한다. 전체 구조 상부에 제 1 구리층(23)을 형성한 후 CMP 공정을 실시하여 캐패시터의 하부 전극과 하부 배선을 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 제 1 식각 정지막(24), 제 2 층간 절연막(25), 제 2 식각 정지막(26) 및 제 3 층간 절연막(27)을 순차적으로 형성한다. 이때, 제 1 및 제 2 식각 정지막(24)은 제 2 및 제 3 층간 절연막(25 및 27)과의 식각 선택비가 높은 물질로 형성하고, 제 2 및 제 3 층간 절연막(25 및 27)은 저유전 물질을 이용하여 형성한다. 하부 배선의 일부를 노출시키는 비아홀을 형성하는 식각 공정에서 하부 전극이 노출되도록 한다. 그런데, 패턴 폭의 차이에 의해 하부 배선을 노출시키는 비아홀이 형성될 때 하부 전극을 노출시키는 부분은 제 1 식각 정지막(24)이 식각되지 않게 된다. 전체 구조 상부에 감광막(도시안됨)을 형성하여 비아홀 및 하부 전극을 노출시키는 부분에 감광막(도시안됨)이 매립되도록 한 후 상부 배선으로 사용될 트렌치를 형성하기 위한 노광 및 현상 공정을 실시하여 감광막(도시안됨)을 패터닝한다. 그리고 감광막 패턴을 마스크로 식각 공정을 실시하여 비아홀 상부에 트렌치를 형성한 후 감광막을 제거한다. 이와 같은 공정에 의해 캐패시터가 형성될 부분은 제 1 식각 정지막(24)이 잔류하게 되고, 배선이 형성될 부분은 하부의 제 1 구리층(23)을 노출시키는 비아홀 및 트렌치가 형성된다.
도 2(c)를 참조하면, 전체 구조 상부에 전기도금법에 의해 제 2 구리층(28)을 형성한 후 CMP 공정을 실시한다. 이에 의해 제 1 구리층(23), 제 1 식각 정지막(24) 및 제 2 구리층(28)이 각각 하부 전극, 유전체막 및 상부 전극으로 작용하는 캐패시터가 형성되고, 제 1 구리층(23) 및 제 2 구리층(28)이 각각 하부 배선 및 상부 배선으로 작용하는 금속 배선이 형성된다.
상술한 바와 같이 본 발명에 의하면 배선이 형성될 영역에 비아홀 및 트렌치가 형성되어 제 1 구리층을 노출시킬 때 캐패시터가 형성될 영역의 식각 정지막은 식각되지 않고 이후 제 2 구리층을 형성하여 상부 배선 및 상부 전극을 형성할 때 캐패시터의 유전체막으로 작용하도록 함으로써 기존의 알루미늄 기반의 MIM 캐패시터를 형성할 때 발생할 수 있는 사이드월 브리지(sidewall bridge) 및 언더컷(undercut)을 방지할 수 있을 뿐만 아니라 낮은 패턴 밀도로 인하여 식각 정지점이 제품별로 다르게 나타나는 문제점을 해결할 수 있으며, 별도의 리소그라피 공정을 실시하지 않고 MIM 캐패시터를 제조할 수 있다.
Claims (1)
- 소정의 구조가 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한 후 제 1 층간 절연막의 소정 영역을 패터닝하여 캐패시터의 하부 전극이 형성될 영역과 하부 배선이 형성될 영역을 확정하는 단계;전체 구조 상부에 제 1 구리층을 형성한 후 CMP 공정을 실시하여 캐패시터의 하부 전극과 하부 배선을 형성하는 단계;전체 구조 상부에 제 1 식각 정지막, 제 2 층간 절연막, 제 2 식각 정지막 및 제 3 층간 절연막을 순차적으로 형성하는 단계;상기 제 3 층간 절연막 내지 상기 제 1 식각 정지막의 소정 영역을 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성할 때 상기 하부 전극을 노출시키는 부분은 상기 제 1 식각 정지막이 식각되지 않도록 하는 단계;상기 비아홀 및 상기 하부 전극을 노출시키는 부분에 감광막을 매립한 후 상기 비아홀 상부의 제 3 층간 절연막 및 제 2 식각 정지막을 식각하여 트렌치를 형성하는 단계; 및전체 구조 상부에 제 2 구리층을 형성한 후 CMP 공정을 실시하여 상기 제 1 구리층, 제 1 식각 정지막 및 제 2 구리층이 각각 하부 전극, 유전체막 및 상부 전극으로 작용하는 캐패시터를 형성하고, 상기 제 1 구리층 및 제 2 구리층이 각각 하부 배선 및 상부 배선으로 작용하는 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR100835409B1 (ko) * | 2006-11-03 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 다마신 ｍｉｍ형 커패시터를 갖는 반도체 소자의 제조방법 |
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