KR20030017391A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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이찌세데루히사
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닛본 덴기 가부시끼가이샤
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Abstract

MISFET의 폴리메탈 게이트를 구성하는 금속의 오염을 저감시킴으로써 누설 전류의 저감을 도모한다. p형 웰(3)(반도체 기판) 상의 게이트 절연막(8) 위에 퇴적된 다결정 실리콘막(9a), WN막(9b), W막(9c) 및 캡 절연막(10a) 중, 갭 절연막(10a), W막(9c) 및 WN막(9b)을 에칭하고, 또한 그 하층의 다결정 실리콘막(9a)을 오버 에칭하고, 이들 막의 측벽에 측벽막 SW를 형성하고, 이 측벽막 SW를 마스크로 하여, 다결정 실리콘막(9a)을 에칭한 후, 산화성 분위기 하에서 열 처리함으로써, 다결정 실리콘막(9a)의 측벽에 라이트 산화막(11a)을 형성한다. 그 결과, W이나 그 산화물에 의한 게이트 절연막(8) 상의 오염을 저감시킬 수 있어, 이들 물질이 반도체 기판(p형 웰(3)) 중에 확산하여, 누설 전류가 증가하는 것을 방지할 수 있다.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 미세한 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 구조 및 그 제조에 적용하기에 유효한 기술에 관한 것이다.
MISFET의 게이트 전극의 저저항화를 도모하기 위해서, 다결정 실리콘막 위에 텅스텐 등의 고융점 금속을 적층한, 소위 폴리메탈 게이트가 채용되고 있다.
한편, 게이트 전극의 에칭 시, 게이트 전극 하부의 게이트 절연막도 에칭되어, 게이트 절연막의 내압이 저하됨으로써, 게이트 전극 측벽에 열 산화막을 형성하는, 소위 라이트 산화 처리가 행해지고 있다.
예를 들면, 특개2001-36072호 공보에는 폴리메탈 게이트를 구성하는 금속층의 측벽을 보호함으로써 금속층의 산화 등을 방지하는 기술이 개시되어 있다.
또한, 예를 들면, 일본 특개평11-261059호 공보에는 트랜지스터의 폴리메탈 게이트를 구성하는 금속의 노출부를 LPCVD-HTO 또는 SiN9로 피막한 후, 그 아래의 폴리실리콘막(3)의 가공을 행하고, 저저항으로, 금속 오염이 없는 트랜지스터를 형성하는 기술이 개시되어 있다.
또한, J. W. Jung et al. IEDM 2000 pp365-368 "A fully working 0.14㎛ DRAM technology with polymetal(W/WNx/Poly-Si) gate"에는 W/WNx및 poly-Si로 이루어지는 게이트 전극의 에칭 후의 H2SO4와 순수를 이용한 세정 기술이 기재되어 있다.
본 발명자들은 정보 전송용 MISFET와, 이에 직렬로 접속된 정보 축적용 용량 소자(커패시터)를 갖는 DRAM(Dynamic Random Access Memory)의 연구, 개발에 종사하고 있으며, 정보 전송용 MISFET의 게이트 전극에, 종래의 폴리사이드 게이트와 비교하여, 저저항화를 도모할 수 있는 폴리메탈 게이트 전극의 채용을 검토하고 있다.
그러나, 이러한 폴리메탈 게이트 구조를 채용한 제품에 대하여, 누설 전류가 증가하는 경향을 볼 수 있었다. 그 결과, 누설 전류값의 제약이 큰 제품에는 폴리메탈 게이트의 채용이 곤란하게 되었다.
그래서, 본 발명자들은 이러한 누설 전류의 증대에 대하여 예의 검토한 결과, 상세하게 후술하는 바와 같이 폴리메탈 게이트를 구성하는 금속의 반도체 기판 중으로의 확산(금속의 오염)이 그 원인이라는 결론에 이르렀다.
본 발명의 목적은 폴리메탈 게이트를 구성하는 금속의 오염을 저감시킴으로써 MISFET의 누설 전류의 저감을 도모하는 데 있다.
또한, 본 발명의 다른 목적은 MISFET의 누설 전류를 저감시킴으로써, MISFET를 갖는 메모리 셀의 보유 특성을 향상시키는 데 있다.
또한, 본 발명의 다른 목적은 MISFET의 누설 전류를 저감시킴으로써, MISFET를 갖는 반도체 집적 회로 장치의 성능을 향상시키는 데 있다. 또한, 이 반도체 집적 회로 장치의 수율을 향상시키는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해 질 것이다.
도 1은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 2는 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 평면도.
도 3은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 4는 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 5는 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 6은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 7은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 8은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 9는 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)를 도시하는 기판의 주요부 단면도.
도 10은 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)를 도시하는 기판의 주요부 단면도.
도 11은 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)를 도시하는 기판의 주요부 평면도.
도 12는 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)의 라이트 산화막의 성장을 나타내는 기판의 주요부 단면도.
도 13은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 라이트 산화막의 성장을 나타내는 기판의 주요부 단면도.
도 14는 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 15는 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 16은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 17은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 18은 본 발명의 실시예인 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 평면도.
도 19는 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 20은 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
도 21은 본 발명의 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치(DRAM)의 제조 방법을 도시하는 기판의 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리
3 : p형 웰
5a, 5b, 19, 23, 34, 41, 50 : 산화 실리콘막
8 : 게이트 절연막
9 : 게이트 전극
9a : 다결정 실리콘막
9b : WN막
9c : W막
10, 16, 40 : 질화 실리콘막
10a : 캡 절연막
11a, 211a, 311a : 라이트 산화막
13 : n-형 반도체 영역
17 : n+형 반도체 영역
20, 21 : 컨택트 홀
22, 26, 39 : 플러그
25, 38 : 관통 홀
42 : 홈
43 : 하부 전극
44 : 용량 절연막
45 : 상부 전극
L : 활성 영역
BL : 비트선
WL : 워드선
SW : 측벽막
C : 정보 축적용 용량 소자
Qs : 정보 전송용 MISFET
D1, D2 : 막 두께
H : 채널 폭
W1, W2 : 다결정 실리콘막의 폭
P : W나 W의 산화물
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 위의 제1 절연막 위에 퇴적된 실리콘막, 고융점 금속막 및 제2 절연막을 제1 절연막이 노출하지 않도록 제2 절연막, 고융점 금속막 및 소정의 두께의 실리콘막을 에칭 제거한 후, 실리콘막의 측벽 및 고융점 금속막의 측벽에 선택적으로 제3 절연막을 형성하고, 제3 절연막으로부터 노출된 부분의 실리콘막을 제거한 후, 실리콘막 표면을 산화성 분위기로 열 처리하는 것이다.
(2) 또한, 본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면에 형성된 제1 절연막과, 제1 절연막 위에 형성되고, 상기 제1 절연막에 접하는 부분에 제1 측벽을 갖고, 상기 제1 절연막으로부터 떨어진 위치에 제2 측벽을 갖는 실리콘막과, 상기 실리콘막 위에 형성되고, 제3 측벽을 갖는 고융점 금속막과, 상기 제2 및 제3 측벽을 덮는 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 위치하고, 상기 제1 측벽을 덮는 제3 절연막을 갖는 것이다.
〈실시예〉
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고,그 반복 설명은 생략한다.
본 발명의 실시예인 DRAM의 제조 방법을 도 1∼도 18을 이용하여 공정 순서대로 설명한다.
우선, 도 1에 도시한 바와 같이 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 에칭함으로써 깊이 350㎚ 정도의 소자 분리홈을 형성한다.
그 후, 반도체 기판(1)을 약 1000℃에서 열 산화함으로써, 홈의 내벽에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(5a)을 형성한다. 이 산화 실리콘막(5a)은 홈의 내벽에 생긴 드라이 에칭의 손상을 회복함과 함께, 다음 공정에서 홈의 내부에 매립되는 산화 실리콘막(5b)과 반도체 기판(1)의 계면에 생기는 스트레스를 완화하기 위해서 형성된다.
다음으로, 홈의 내부를 포함하는 반도체 기판(1) 위에 CVD(Chemical Vapor deposition)법으로 막 두께 450∼500㎚ 정도의 산화 실리콘막(5b)을 퇴적하고, 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법으로 홈의 상부의 산화 실리콘막(5b)을 연마하여, 그 표면을 평탄화함으로써 소자 분리(2)를 형성한다.
이 소자 분리(2)를 형성함으로써, 도 2에 도시한 바와 같은 소자 분리(2)에 의해 주위를 둘러싼 가늘고 긴 섬 형상의 활성 영역(L)이 동시에 형성된다. 이들 활성 영역(L)의 각각에는 예를 들면, 소스, 드레인의 한쪽을 공유하는 정보 전송용 MISFET Qs가 2개씩 형성된다. 도 1은 예를 들면, 도 2의 A-A 단면에 대응한다.
다음으로, 반도체 기판(1)에 p형 불순물(붕소)을 이온 주입한 후, 약 1000℃의 열 처리로 상기 불순물을 확산시킴으로써, 반도체 기판(1)에 p형 웰(3)을 형성한다(도 1 참조).
다음으로, 도 3에 도시한 바와 같이 불산계 세정액을 이용하여 반도체 기판(1)(p형 웰(3))의 표면을 웨트 세정한 후, 약 800℃의 열 산화로 p형 웰(3)의 표면에 막 두께 6㎚ 정도의 청정한 게이트 절연막(8)을 형성한다.
다음으로, 게이트 절연막(8)의 상부에 인(P)을 도핑한 막 두께 70㎚ 정도의 저저항 다결정 실리콘막(9a)을 CVD법으로 퇴적한다. 계속해서, 그 상부에 스퍼터링법으로 막 두께 5㎚ 정도의 WN(질화 텅스텐)막(9b)과, 막 두께 80㎚ 정도의 W(텅스텐)막(9c)을 퇴적하고, 또한 그 상부에 CVD법으로 막 두께 200㎚ 정도의 질화 실리콘막(10)을 퇴적한다. 또, WN막(9b)은 다결정 실리콘막(9a)과 W막(9c)이 원하지 않는 실리사이드층을 형성하는 것을 방지하기 위해서 형성된다. 또한, 여기서는 W막(9c)을 이용했지만, 예를 들면, Ti(티탄)막 등의 다른 고융점 금속막을 이용해도 된다.
다음으로, 도 4에 도시한 바와 같이 포토레지스트막(도시 생략)을 마스크로 하여 질화 실리콘막(10)을 드라이 에칭함으로써, 게이트 전극을 형성하는 영역에 질화 실리콘막으로 이루어지는 캡 절연막(10a)을 형성한다. 계속해서, 캡 절연막(10a) 위에 잔존하는 레지스트(도시 생략)를 제거한다.
다음으로, 캡 절연막(10a)을 마스크로 하여 W막(9c), WN막(9b) 및 다결정 실리콘막(9a)을 드라이 에칭함으로써, 이들 막을 갖는 게이트 전극(9)(워드선 WL)을 형성하며, 이 게이트 전극(9)의 형성 공정을 도 5∼도 13을 참조하면서 상세히 설명한다. 또, 이들 도면은 상술한 캡 절연막(10a) 근방의 확대도이다.
우선, 도 5에 도시한 바와 같이 캡 절연막(10a)을 마스크로 하여 W막(9c) 및 WN막(9b)을 드라이 에칭하고, 또한 다결정 실리콘막(9a)을 10∼40㎚ 정도 오버 에칭한다. 또, 이 때의 다결정 실리콘막(9a)의 에칭량은 후술하는 라이트 산화막 형성 공정에서, 다결정 실리콘막(9a)이 잔존하고, 반도체 기판(1)(게이트 절연막(8))이 노출하지 않는 범위에서 적절하게 조정할 수 있다.
이 다결정 실리콘막(9a)을 반도체 기판(1)(게이트 절연막(8)) 위에 잔존시키는 이유에 대하여 이하에 설명한다.
예를 들면, 도 19에 도시한 바와 같이 캡 절연막(10a)을 마스크로 하여 W막(9c), WN막(9b) 및 다결정 실리콘막(9a)의 전부를 에칭하면, 게이트 절연막(8)이 노출된다. 또한, 이 다음에는 다결정 실리콘막(9a)의 측벽에, 도 20에 도시한 바와 같은 라이트 산화막(211a)을 형성하는 공정과, 반도체 기판(1) 위에 질화 실리콘막을 형성하는 공정이 있으며, 이들 공정에 의해, 게이트 절연막(8) 위에 W나 W의 산화물(예를 들면, WO3) P가 부착된다. 특히, 라이트 산화막(211a)의 형성은 산화성 분위기 하에서 행해지기 때문에, 승화한 W(금속)과 산소가 반응하여, W의 산화물이 생기기 쉽다. 게이트 절연막(8) 위에 부착한 W나 W의 산화물 P는 그 후의 이온 주입 공정이나 열 처리 공정에 의해 반도체 기판(1) 중에 확산하여, 누설 전류의 원인이 된다(도 21).
그러나, 본 실시예에 있어서는 게이트 절연막(8) 위에 다결정 실리콘막(9a)을 잔존시키고, 또한 후술하는 바와 같이 반도체 기판(1)(게이트 절연막(8))이 노출되기 전에, W막(9c) 및 WN막(9b)의 측벽을 측벽막 SW로 덮었기 때문에, 라이트 산화막 형성 공정에서, 게이트 절연막(8) 상의 금속 오염을 저감시킬 수 있다. 그 결과, 정보 전송용 MISFET Qs의 누설 전류의 저감을 도모할 수 있다. 이상의 공정으로 DRAM 메모리 셀의 보유 특성을 향상시킬 수 있다.
계속해서, 도 6에 도시한 바와 같이 반도체 기판(1) 위에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 막 두께 10∼20㎚ 정도의 질화 실리콘막(SiN)을 퇴적하여, 이방적으로 에칭함으로써, 상술한 드라이 에칭에 의해 노출된 W막(9c), WN막(9b) 및 다결정 실리콘막(9a)의 측벽에 측벽막(절연막) SW를 형성한다. 이 LPCVD법에 따르면, 미세한 홈 내에도 정밀도 있게 질화 실리콘막을 퇴적할 수 있다.
다음으로, 반도체 기판(1) 표면(캡 절연막(10a)이나 다결정 실리콘막(9a)) 상의 유기물이나, 중금속 등(상술한 W나 W의 산화물 등)의 불순물을 제거하기 위해서, 세정을 행한다. 유기물은 반도체 기판(1)을 처리하는 크린룸 내에 존재하여, 반도체 기판(1) 위에 부착할 수 있다. 또한, 중금속은 예를 들면, W막(9c)이나 WN막(9b)의 드라이 에칭 시에 반도체 기판(1) 위에 부착할 수 있다. 또한, 상술한 질화 실리콘막의 퇴적 시에도, 부착할 수 있다. 이 유기물의 제거를 위해서는 예를 들면, H2O2(과산화수소) 및 NH4OH(암모니아)를 함유하는 수용액을 이용하여 세정을 행한다. 또한, 중금속의 제거를 위해서는 예를 들면, H2O2(과산화수소) 및 HCl(염산)을 함유하는 수용액을 이용하여 세정을 행한다.
이와 같이 본 실시예에 따르면, W막(9c), WN막(9b) 및 다결정 실리콘막(9a)의 측벽에 측벽막 SW를 형성했기 때문에, H2O2와 같은 산화성이 강한 세정액을 이용하여 유기물이나, 중금속 등의 불순물을 제거하기 위한 세정을 행할 수 있다.
즉, 예를 들면, W막(9c)이나 WN막(9b)이 노출된 상태에서는, 이들 막 중의 W이 매우 산화되기 쉬워, H2O2와 같은 산화성이 강한 세정액을 이용하여 세정을 행할 수 없고, 순수나 농도가 매우 낮은 HF(불화 수소) 등의 수용액을 이용하여 세정하지 않을 수 없었다. 그 결과, 유기물이나 중금속 등의 세정을 충분히 행할 수 없어, MISFET 등의 반도체 소자의 특성을 열화시키게 되었다. 특히, 중금속의 세정이 불충분하면, 상술된 바와 같이 반도체 기판(1) 표면에 잔존한 중금속이, 그 후의 이온 주입이나 열 처리에 의해, 반도체 기판(1) 내에 들어가 누설 전류를 증대시킨다.
그러나, 본 실시예에 따르면, W막(9c) 및 WN막(9b)의 측벽에 측벽막 SW가 형성되기 때문에, H2O2를 함유한 세정액을 이용하여 세정을 행할 수 있어, 유기물이나 중금속 등의 충분한 제거가 가능해진다.
계속해서, 도 7에 도시한 바와 같이 측벽막 SW를 마스크로 하여 다결정 실리콘막(9a)을 드라이 에칭한다. 이 드라이 에칭에 의해 W막(9c), WN막(9b) 및 다결정 실리콘막(9a)으로 이루어지는 게이트 전극(9)이 형성된다.
또한, 이 드라이 에칭 후의 측벽막 SW의 막 두께 D1은 약 5㎚이다. 이와 같이 5㎚의 측벽막 SW를 잔존시키기 위해서는 다결정 실리콘막(9a)과, 질화 실리콘막의 에칭 선택비(Etch SiN/Etch Si)가 14∼5 정도 필요하다.
다음으로, 반도체 기판(1) 표면의 유기물이나, 중금속 등의 불순물을 제거하기 위해서, 세정을 행한다. 상술한 바와 같이 본 실시예에 따르면, W막(9c) 및 WN막(9b)의 측벽에 측벽막 SW가 형성되기 때문에, H2O2와 같은 산화성이 강한 세정액을 이용하여 유기물이나, 중금속 등의 불순물을 제거하기 위한 세정을 행할 수 있다.
다음으로, 도 8에 도시한 바와 같이 산화성 분위기 하(O2를 포함하는 분위기 하)에서, 800℃의 열 처리에 의해 다결정 실리콘막(9a)의 측벽에, 그 막 두께(D2)가 7㎚ 정도의 얇은 산화막(이하, 라이트 산화막이라고 함)(11a)을 형성한다. 이 라이트 산화막(절연막)(11a)은 상술한 다결정 실리콘막(9a)의 에칭 시, 이 다결정 실리콘막(9a)의 단부 아래에 위치하는 게이트 절연막(8)에 생긴 손상을 회복하기 위해서 행한다.
상술한 바와 같이 이 라이트 산화막(11a)의 형성 시에는 W막(9c), WN막(9b) 및 다결정 실리콘막(9a)(일부)의 측벽이 측벽막 SW로 덮여 있기 때문에, 게이트 절연막(8) 상의 금속 오염을 저감시킬 수 있다. 그 결과, 정보 전송용 MISFET Qs의 누설 전류의 저감을 도모할 수 있어, DRAM 메모리 셀의 보유 특성을 향상시킬 수 있다.
또한, 본 실시예에 따르면, W막(9c) 및 WN막(9b)의 측벽에 측벽막 SW가 형성되기 때문에, 라이트 산화막(11a)의 형성을, 소위 드라이 산화에 의해 행할 수 있어, MISFET의 특성을 향상시킬 수 있다. 여기서 말하는 드라이 산화는, 수소(H2)를 포함하지 않는 분위기 하에서의 산화를 지칭한다.
즉, W막(9c), WN막(9b) 및 다결정 실리콘막(9a)이 노출된 상태에서, 드라이 산화를 행하면, W막 등이 이상 산화를 일으키기 때문에, 실리콘(다결정 실리콘막(9a))만 선택적으로 산화할 수 있는 웨트 하이드로겐(Wet. Hydrogen) 산화를 이용할 수 밖에 없었다. 이 웨트 하이드로겐 산화는 수증기(H2O) 및 수소를 포함하는 분위기 속에서, 산화를 행하는 것으로, 수소 분압을 제어함으로써, 실리콘(9a)은 산화하고, W(9b, 9c)은 산화하지 않는 조건을 선택할 수 있다. 도 9에, 이 웨트 하이드로겐 산화에 의해 라이트 산화막(211a)을 형성한 경우의 기판의 주요부 단면도를 도시한다.
그러나, 이 웨트 하이드로겐 산화에서는 산화종(산화의 요인이 되는 기(基)나 원자)이 OH기이고, 이 산화종이 소자 분리 산화막을 통해 활성 영역 L(p형 웰(3)의 노출부)에 침입하여, 산화 실리콘막(5a)의 막 두께를 크게 하고, 또한 게이트 전극을 구성하는 다결정 실리콘막(9a)의 하부를 산화한다. 이 현상은, 특히 반도체 기판 표면의 소자 분리(2)와 활성 영역 L과의 경계부에서 현저하게 되고, 도 10에 도시한 바와 같이 이러한 부위에서의 산화막 두께(Tox2)는 게이트 절연막 두께(Tox1)보다 커진다. 그 결과, 메모리 셀을 구성하는 MISFET의 특성, 예를 들면, 임계치 전압이 변동되는 문제가 있다. 이러한 특성 변동의 문제는 소자의 미세화(단 채널화)가 진행됨에 따라 점점 커진다. 도 10은 도 9에 도시한 반도체 기판의 게이트 전극(9)의 연장 방향의 단면도이다. 또한, 도 11에, 도 9 및 도 10에 도시한 반도체 기판의 주요부 평면도를 도시한다. 도 9는 도 11의 B-B 단면과 대응하고, 도 10은 도 11의 C-C 단면과 대응한다. 여기서, 채널 폭은, 도 11의 H를 의미한다.
이에 대하여, 본 실시예에 있어서는 산화종이 O2(산소)인 드라이 산화를 이용할 수 있기 때문에, 반도체 기판이나 게이트 전극의 산화를 억제할 수 있다. 그 결과, 메모리 셀을 구성하는 MISFET의 특성의 변동을 저감시킬 수 있다.
또한, 본 실시예에 따르면, 다결정 실리콘막(9a)을 10∼40㎚ 정도 오버 에칭하고 있기 때문에, 게이트 전극을 구성하는 W막(9c)이나 WN막(9b)의 산화를 방지할 수 있다.
즉, 도 12에 도시한 바와 같이 다결정 실리콘막(9a)의 오버 에칭을 전혀 행하지 않는 경우에는, 다결정 실리콘막(9a)의 측벽으로부터 성장하는 라이트 산화막(311a)의 막 두께가 측벽막 SW의 막 두께보다 커지면, 라이트 산화막(311a)과 WN막(9b)이 접촉하여, WN막(9b)이나 그 상층의 W막(9c)이 산화된다. 특히, 상술한 바와 같이 드라이 산화를 이용한 경우에는 WN막(9b)이나 W막(9c)이 산화되기 쉽다.
이에 대하여, 본 실시예에서는 다결정 실리콘막(9a)을 10∼40㎚ 정도 오버 에칭하고 있기 때문에, 도 13에 도시한 바와 같이 라이트 산화막(11a)은 측벽막 SW와 같은 두께까지는, 게이트 전극(9)의 연장 방향(Y 방향)과 수직인 방향(X 방향)으로 성장하지만, 그 후는 상기 방향 및 윗쪽 방향(Z 방향)으로도 성장한다. 따라서, 라이트 산화막이 WN막(9b) 아래까지 성장하기 위해서는 어느 정도의 시간이 걸린다.
그 결과, 본 실시예와 같이 라이트 산화막(11a)의 막 두께가 7㎚이고, 측벽막의 막 두께(5㎚)보다 큰 경우라도, 라이트 산화막(11a)은 WN막(9b)과 접촉하지 않아, WN막(9b)이나 그 상층의 W막(9c)의 산화를 방지할 수 있다. 즉, 라이트 산화막(11a)과 WN막(9b) 사이에, 다결정 실리콘막(9a)을 개재시킬 수 있다. 그 결과, MISFET Qs의 소자 특성을 향상시킬 수 있고, 또한 제품 수율을 향상시킬 수 있다.
또, 다결정 실리콘막(9a)의 오버 에칭량이 클수록, 라이트 산화 시의 마진을 크게 할 수 있다. 또한, 이 라이트 산화막(11a)의 막 두께는 게이트 절연막(8)의 표면에 생긴 에칭에 의한 손상을 회복하기 위해서 충분한 막 두께이면 되고, 반드시 측벽막 SW의 막 두께보다 크게 할 필요는 없다.
즉, 본 실시예에 있어서는 라이트 산화막(11a)의 형성 후의 다결정 실리콘막(9a)의 상부의 폭 W1은, 다결정 실리콘막(9a)의 하부의 폭 W2보다 크지만(W1> W2), 반대로 W1≤W2의 관계이어도 된다.
라이트 산화막(11a)의 막 두께(D2)가 측벽막 SW의 막 두께(D1) 이하인 경우에는, 다결정 실리콘막(9a)의 폭 W1, W2의 관계는 W1≤W2가 되지만, 라이트 산화 시의 마진을 크게 함으로써, 측벽막이나 라이트 산화막의 막 두께의 미세한 제어를행할 필요가 없게 된다. 또한, 프로세스 변동에 의한 WN막(9b)이나 W막(9c)의 산화를 방지할 수 있다.
다음으로, 도 14에 도시한 바와 같이 게이트 전극(9)의 양측의 p형 웰(3)에 n형 불순물(인)을 주입함으로써 n-형 반도체 영역(13)을 형성한다. 여기까지의 공정으로, 메모리 셀 어레이부에 n 채널형으로 구성되는 정보 전송용 MISFET Qs가 형성된다.
계속해서, 반도체 기판(1) 위에 CVD법으로 막 두께 50㎚ 정도의 질화 실리콘막(16)을 퇴적한다. 이 질화 실리콘막(16)과, 잔존하는 측벽막 SW의 막 두께의 합은 후술하는 컨택트 홀(20, 21)의 형성 시에, 컨택트 홀 단부와 게이트 전극(9) 사이에, 쇼트를 방지하는 데 충분한 간격을 얻을 수 있도록 조정한다.
계속해서, 반도체 기판(1)의 상부에 CVD법으로 막 두께 500㎚ 정도의 산화 실리콘막(19)을 퇴적한 후, 산화 실리콘막(19)을 CMP법으로 연마하여 그 표면을 평탄화한다.
다음으로, 포토레지스트막(도시 생략)을 마스크로 하여 산화 실리콘막(19), 질화 실리콘막(16) 및 측벽막 SW를 드라이 에칭함으로써, n-형 반도체 영역(13)의 상부에 컨택트 홀(20, 21)을 형성한다. 이 때, 산화 실리콘막(19)의 에칭은 질화 실리콘막(16, SW)에 대한 선택비가 큼을 조건으로 행하고, 질화 실리콘막(16)의 에칭은 실리콘이나 산화 실리콘막에 대한 에칭 선택비가 큼을 조건으로 행한다. 이에 의해, 컨택트 홀(20, 21)이 게이트 전극(9)에 대하여 자기 정합(self-align)으로 형성된다.
다음으로, 컨택트 홀(20, 21)을 통해 p형 웰(3)(n-형 반도체 영역(13))에 n형 불순물(인 또는 비소)을 이온 주입함으로써, n+형 반도체 영역(17)(전계 완화층)을 형성한다.
다음으로, 컨택트 홀(20, 21)의 내부에 플러그(22)를 형성한다. 플러그(22)는, 컨택트 홀(20, 21)의 내부를 포함하는 산화 실리콘막(19)의 상부에, 인(P) 등의 n형 불순물을 도핑한 저저항 다결정 실리콘막을 CVD법으로 300㎚ 정도 퇴적하고, 계속해서 이 다결정 실리콘막을 에치백(또는 CMP법으로 연마)하여 컨택트 홀(20, 21)의 내부에만 남김으로써 형성한다.
다음으로, 도 16에 도시한 바와 같이 산화 실리콘막(19)의 상부에 CVD법으로 막 두께 100㎚ 정도의 산화 실리콘막(23)을 퇴적한 후, 컨택트 홀(20) 내부의 플러그(22)의 상부에 관통 홀(25)을 형성한다. 계속해서, 관통 홀(25)의 내부를 포함하는 산화 실리콘막(23)의 상부에, TiN(질화 티탄)막(도시 생략) 및 W막을 순차적으로 퇴적한 후, 관통 홀(25) 외부의 TiN막 및 W막을 CMP법으로 연마하여, 플러그(26)를 형성한다.
다음으로, 플러그(26)의 상부에 비트선 BL을 형성한다. 이 비트선 BL은 예를 들면, 플러그(26) 상을 포함하는 산화 실리콘막(23)의 상부에, 스퍼터링법으로 100㎚ 정도의 W막을 퇴적한 후, 이 W막을 드라이 에칭함으로써 형성한다.
다음으로, 도 17에 도시한 바와 같이 비트선 BL의 상부에 산화 실리콘막(34)을 CVD법으로 퇴적하고, 다음으로 컨택트 홀(21) 내부의 플러그(22)의, 상부의 산화 실리콘막(34) 및 산화 실리콘막(23)을 드라이 에칭하여 관통 홀(38)을 형성한다. 계속해서, 관통 홀(38)의 내부를 포함하는 산화 실리콘막(34)의 상부에 CVD법으로 W막 등의 도전성 막을 퇴적한 후, 관통 홀(38) 외부의 도전성 막을 CMP법으로 연마하여, 플러그(39)를 형성한다.
다음으로, 플러그(39) 상부를 포함하는 산화 실리콘막(34)의 상부에 CVD법으로 질화 실리콘막(40)을 퇴적하고, 계속해서 질화 실리콘막(40)의 상부에 CVD법으로 산화 실리콘막(41)을 퇴적한 후, 산화 실리콘막(41) 및 질화 실리콘막(40)을 드라이 에칭함으로써, 플러그(39)의 상부에 홈(42)을 형성한다.
다음으로, 홈(42)의 내부를 포함하는 산화 실리콘막(41)의 상부에 인(P) 등의 n형 불순물을 도핑한 저저항 다결정 실리콘막 등의 도전성 막을 CVD법으로 퇴적한 후, 홈(42)의 내부에 포토레지스트막 등을 매립, 산화 실리콘막(41)의 상부의 도전성 막을 에치백함으로써, 홈(42)의 내벽에만 남긴다. 이에 의해, 홈(42)의 내벽을 따라 정보 축적용 용량 소자 C의 하부 전극(43)이 형성된다.
다음으로, 하부 전극(43)의 상부에 산화 탄탈막 등으로 구성된 용량 절연막(44)과 TiN막 등의 도전성 막으로 구성된 상부 전극(45)을 형성함으로써 정보 축적용 용량 소자 C를 형성한다. 도 18에, 정보 축적용 용량 소자 C 형성 후의 기판의 주요부 평면도를 도시한다.
여기까지의 공정에 의해, 정보 전송용 MISFET Qs와 이에 직렬로 접속된 정보 축적용 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성된다.
계속해서, 반도체 기판(1)의 상부에 CVD법으로 산화 실리콘막(50)을 퇴적하고, 2층 정도의 배선(도시 생략)을 형성함으로써, 본 실시예의 DRAM이 대략 완성된다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다. 특히, 본 실시예에 있어서는 DRAM의 메모리 셀을 예로 들어 설명했지만, 실리콘막과 금속막을 갖고, 이 실리콘막의 측벽에 산화막이 형성된 게이트 전극을 갖는 반도체 집적 회로 장치에 넓게 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
반도체 기판 위의 제1 절연막 위에 퇴적된 실리콘막, 고융점 금속막 및 제2 절연막을, 제1 절연막이 노출되지 않도록 제2 절연막, 고융점 금속막 및 소정 두께의 실리콘막을 에칭 제거한 후, 실리콘막의 측벽 및 고융점 금속막의 측벽에 선택적으로 제3 절연막을 형성하고, 제3 절연막으로부터 노출된 부분의 실리콘막을 제거한 후, 실리콘막 표면을 산화성 분위기로 열 처리함으로써, 고융점 금속이나 그 산화물에 의한 제1 절연막 상의 오염을 저감시킬 수 있고, 이들 물질이 반도체 기판 중에 확산하여, 누설 전류가 증가하는 것을 방지할 수 있다.
그 결과, 반도체 집적 회로 장치의 특성을 향상시킬 수 있다. 또한, 수율을향상시킬 수 있다.

Claims (20)

  1. (a) 반도체 기판 위에 제1 절연막을 사이에 두고 실리콘막을 형성하는 공정과,
    (b) 상기 실리콘막 위에 고융점 금속막을 형성하는 공정과,
    (c) 상기 고융점 금속막 위에 제2 절연막을 형성하는 공정과,
    (d) 상기 제2 절연막, 상기 고융점 금속막을 소정의 형상으로 가공하는 공정과,
    (e) 상기 제1 절연막이 노출되지 않도록, 상기 소정 형상의 금속막으로부터 노출된 부분의 상기 실리콘막을 소정의 두께만 에칭 제거하는 공정과,
    (f) 상기 고융점 금속막의 하부에 남은 상기 실리콘막의 측벽, 상기 고융점 금속막 및 상기 제2 절연막의 측벽에 선택적으로 제3 절연막을 형성하는 공정과,
    (g) 상기 제3 절연막으로부터 노출된 부분의 상기 실리콘막을 제거하는 공정과,
    (h) 상기 실리콘막 표면을 산화성 분위기로 열 처리하여, 상기 실리콘막의 측벽에 제4 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제4 절연막의 막 두께는 상기 제3 절연막의 막 두께보다 두꺼운 것을특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제3 절연막은 질화 실리콘막으로 구성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 공정 (h)에서, 상기 산화성 분위기는 산소를 포함하되, 수분을 포함하지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제4 절연막과 상기 고융점 금속막 사이에는 상기 실리콘막이 개재되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 실리콘막과 상기 고융점 금속막 사이에 고융점 금속의 질화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제4 절연막과 상기 고융점 금속의 질화막 사이에는 상기 실리콘막이 개재되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. (a) 반도체 기판 위에 제1 절연막을 사이에 두고 소정의 막 두께를 갖는 실리콘막을 형성하는 공정과,
    (b) 상기 실리콘막 위에 고융점 금속막을 형성하는 공정과,
    (c) 상기 고융점 금속막 위에 제2 절연막을 형성하는 공정과,
    (d) 상기 제2 절연막, 상기 고융점 금속막 및 상기 실리콘막에 에칭을 실시하는 공정과,
    (e) 상기 제2 절연막, 상기 고융점 금속막 및 상기 실리콘막의 측벽에 제3 절연막을 퇴적하는 공정과,
    (f) 상기 제3 절연막에 이방성 에칭을 실시하고, 상기 실리콘막, 상기 고융점 금속막 및 상기 제2 절연막의 측벽에 선택적으로 제4 절연막을 형성하는 공정과,
    (g) 상기 반도체 기판에 산소 분위기로 열 처리를 실시하는 공정을 포함하고,
    상기 실리콘막의 에칭 공정에서, 상기 고융점 금속막으로부터 노출된 부분의 상기 실리콘막의 막 두께는 상기 소정의 막 두께보다 얇으며, 상기 제1 절연막은 노출되지 않는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. (a) 주면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판의 주면에 형성되는 제1 절연막과,
    (c) 상기 제1 절연막 위에 형성되고, 상기 제1 절연막에 접하는 부분에 제1 측벽을 갖고, 상기 제1 절연막으로부터 떨어진 위치에 제2 측벽을 갖는 실리콘막과,
    (d) 상기 실리콘막 위에 형성되고, 제3 측벽을 갖는 고융점 금속막과,
    (e) 상기 제2 및 제3 측벽을 덮는 제2 절연막과,
    (f) 상기 제1 절연막과 상기 제2 절연막 사이에 위치하고, 상기 제1 측벽을 덮는 제3 절연막
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서,
    상기 제1 및 제3 절연막은 산화막이고, 상기 제2 절연막은 질화 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서,
    상기 제1 측벽은 상기 제2 측벽보다 상기 제2 절연막으로부터 떨어진 위치에 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서,
    상기 제1, 제2 측벽은 상기 반도체 기판 주면에 대하여, 거의 수직인 면인것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제10항에 있어서,
    상기 제3 절연막과 상기 고융점 금속막 사이에는 상기 실리콘막이 개재하는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. (a) 주면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판 주면에 형성되는 한 쌍의 반도체 영역과,
    (c) 상기 한 쌍의 반도체 영역 사이의 영역에서, 상기 반도체 기판의 주면에 제1 절연막을 사이에 두고 형성된 실리콘막과,
    (d) 상기 실리콘막 위에 형성되는 고융점 금속막과,
    (e) 상기 고융점 금속막의 측벽 및 상기 실리콘막의 측벽을 덮는 제2 절연막과
    (f) 상기 실리콘막의 측벽을 덮는 제3 절연막을 포함하며,
    상기 제3 절연막은 상기 제1 절연막과 상기 제2 절연막 사이에 위치하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제14항에 있어서,
    상기 제2 절연막은 질화 실리콘막이고, 상기 제1 및 제3 절연막은 산화 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제14항에 있어서,
    상기 고융점 금속막 위에 위치하는 제4 절연막을 더 포함하고, 상기 제4 절연막의 측벽은 상기 제2 절연막으로 덮이는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 제2 및 제4 절연막은 질화 실리콘막이고, 상기 제1 및 제3 절연막은 산화 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제14항에 있어서,
    상기 한 쌍의 반도체 영역을 연결하는 방향에서, 상기 제1 절연막에 근접하는 측의 상기 실리콘막의 폭은, 상기 고융점 금속막에 근접하는 측의 상기 실리콘막의 폭보다 좁은 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제14항에 있어서,
    상기 한 쌍의 반도체 영역을 연결하는 방향에서, 상기 제1 절연막에 근접하는 측의 상기 실리콘막의 폭은, 상기 고융점 금속막에 근접하는 측의 상기 실리콘막의 폭보다 넓은 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제14항에 있어서,
    상기 제3 절연막과 상기 고융점 금속막 사이에는 상기 실리콘막이 개재하는 것을 특징으로 하는 반도체 집적 회로 장치.
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