JP2002158300A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 フラッシュメモリの大容量化、微細化を推進
する。 【解決手段】 コントロールゲート電極９の上部を保護
する絶縁膜を酸化シリコン膜１５で構成し、ゲート酸化
膜６やその下部の基板１に及ぼすストレスを低減する。
また、酸化シリコン膜１５の側壁に窒化シリコン膜から
なるエッチング防止膜１７を形成し、ゲート電極加工後
のフッ酸洗浄工程で酸化シリコン膜１５の側壁がエッチ
ングされるのを防止する。
する。 【解決手段】 コントロールゲート電極９の上部を保護
する絶縁膜を酸化シリコン膜１５で構成し、ゲート酸化
膜６やその下部の基板１に及ぼすストレスを低減する。
また、酸化シリコン膜１５の側壁に窒化シリコン膜から
なるエッチング防止膜１７を形成し、ゲート電極加工後
のフッ酸洗浄工程で酸化シリコン膜１５の側壁がエッチ
ングされるのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、電気的に一括消去
・再書き込み可能な不揮発性半導体記憶装置（フラッシ
ュメモリ）を含んだ半導体集積回路装置に適用して有効
な技術に関する。
置およびその製造技術に関し、特に、電気的に一括消去
・再書き込み可能な不揮発性半導体記憶装置（フラッシ
ュメモリ）を含んだ半導体集積回路装置に適用して有効
な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置の製造プロセスで
は、半導体基板上に堆積した酸化シリコン膜をエッチン
グしてコンタクトホールを形成する際、コンタクトホー
ルの底部に露出した下層の酸化シリコン膜が過剰にエッ
チングされるのを防止する対策として、コンタクトホー
ルを形成する上層の酸化シリコン膜と下層の酸化シリコ
ン膜との間に窒化シリコン膜を設け、これをエッチング
のストッパとして利用することにより、上層の酸化シリ
コン膜のみをエッチングする技術が使用されている（例
えば特開平１１−２６５７４号公報など）。
は、半導体基板上に堆積した酸化シリコン膜をエッチン
グしてコンタクトホールを形成する際、コンタクトホー
ルの底部に露出した下層の酸化シリコン膜が過剰にエッ
チングされるのを防止する対策として、コンタクトホー
ルを形成する上層の酸化シリコン膜と下層の酸化シリコ
ン膜との間に窒化シリコン膜を設け、これをエッチング
のストッパとして利用することにより、上層の酸化シリ
コン膜のみをエッチングする技術が使用されている（例
えば特開平１１−２６５７４号公報など）。
【０００３】また、近年の大容量ＤＲＡＭ（Dynamic Ra
ndom Access Memory）の製造プロセスでは、微細化され
たゲート電極のスペースにビット線や容量素子と半導体
基板とを接続するコンタクトホールを形成する際、ゲー
ト電極の上部を覆う絶縁膜（キャップ絶縁膜または保護
絶縁膜などと呼ばれる）と側壁を覆う絶縁膜（側壁絶縁
膜）とを窒化シリコン膜で構成し、酸化シリコン膜と窒
化シリコン膜とのエッチングレート差を利用することに
よって、上記コンタクトホールをゲート電極のスペース
に対して自己整合的に形成するセルフアライン・コンタ
クト（Self Align Contact；ＳＡＣ）技術が採用されて
いる（例えば特開平９−２５２０９８号公報など）。
ndom Access Memory）の製造プロセスでは、微細化され
たゲート電極のスペースにビット線や容量素子と半導体
基板とを接続するコンタクトホールを形成する際、ゲー
ト電極の上部を覆う絶縁膜（キャップ絶縁膜または保護
絶縁膜などと呼ばれる）と側壁を覆う絶縁膜（側壁絶縁
膜）とを窒化シリコン膜で構成し、酸化シリコン膜と窒
化シリコン膜とのエッチングレート差を利用することに
よって、上記コンタクトホールをゲート電極のスペース
に対して自己整合的に形成するセルフアライン・コンタ
クト（Self Align Contact；ＳＡＣ）技術が採用されて
いる（例えば特開平９−２５２０９８号公報など）。
【０００４】また近年は、ＤＲＡＭ以外の半導体記憶装
置の製造プロセスにも上記ＳＡＣ技術が採用されつつあ
る。例えば特開平１０−２８９９５１号公報には、ＥＥ
ＰＲＯＭ（Electrically Erasable Programmable Read
Only Memory）の製造プロセスにＳＡＣ技術を適用した
発明が開示されている。
置の製造プロセスにも上記ＳＡＣ技術が採用されつつあ
る。例えば特開平１０−２８９９５１号公報には、ＥＥ
ＰＲＯＭ（Electrically Erasable Programmable Read
Only Memory）の製造プロセスにＳＡＣ技術を適用した
発明が開示されている。
【０００５】
【発明が解決しようとする課題】フラッシュメモリの一
種にＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッ
シュメモリのメモリセルは、ゲート酸化膜とその上部の
コントロールゲート電極（ワード線）との間に設けら
れ、周囲と電気的に絶縁されたフローティング（浮遊）
ゲート電極を電荷の蓄積領域とする、いわゆるフローテ
ィングゲート型ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor）で構成される。フ
ローティングゲート型ＭＩＳＦＥＴは、半導体基板主表
面に形成された薄いゲート絶縁膜を介して形成されたフ
ローティングゲート電極の上部にコントロールゲート電
極（ワード線）を積層することから、メモリセルサイズ
を比較的小さくすることができ、大容量化に適したメモ
リセル構造といえる。
種にＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッ
シュメモリのメモリセルは、ゲート酸化膜とその上部の
コントロールゲート電極（ワード線）との間に設けら
れ、周囲と電気的に絶縁されたフローティング（浮遊）
ゲート電極を電荷の蓄積領域とする、いわゆるフローテ
ィングゲート型ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor）で構成される。フ
ローティングゲート型ＭＩＳＦＥＴは、半導体基板主表
面に形成された薄いゲート絶縁膜を介して形成されたフ
ローティングゲート電極の上部にコントロールゲート電
極（ワード線）を積層することから、メモリセルサイズ
を比較的小さくすることができ、大容量化に適したメモ
リセル構造といえる。
【０００６】上記ＮＯＲ型フラッシュメモリの場合、メ
モリセルへの書き込み動作の代表的な方法として、フロ
ーティングゲート電極中に電子を注入し、コントロール
ゲート電極から見たトランジスタのしきい値電圧(Ｖth)
を電子の蓄積のない状態に比較して上昇させることが行
なわれている。フローティングゲート電極への電子の注
入は、代表的な例として、ソース・ドレイン通路に流れ
るチャネル電流をドレイン近傍でホットエレクトロンと
することによって、正電圧にバイアスされたコントロー
ルゲート電極の電界によりフローティングゲート電極へ
引き込む方式があり、その他の例として、アバランシェ
・ブレークダウンによって発生するドレイン近傍のホッ
トエレクトロンをコントロールゲート電極に印加した正
電圧によってフローティングゲート電極へ引き込む方式
がある。一方、消去動作の代表的な例としては、フロー
ティングゲート電極に蓄積された電子をフローティング
ゲート電極下のゲート絶縁膜にＦＮトンネルリング（Fo
wler-Nordheim Tunneling）させることにより、半導体
基板のソース或いはドレイン領域に放出させる方式が行
われている。
モリセルへの書き込み動作の代表的な方法として、フロ
ーティングゲート電極中に電子を注入し、コントロール
ゲート電極から見たトランジスタのしきい値電圧(Ｖth)
を電子の蓄積のない状態に比較して上昇させることが行
なわれている。フローティングゲート電極への電子の注
入は、代表的な例として、ソース・ドレイン通路に流れ
るチャネル電流をドレイン近傍でホットエレクトロンと
することによって、正電圧にバイアスされたコントロー
ルゲート電極の電界によりフローティングゲート電極へ
引き込む方式があり、その他の例として、アバランシェ
・ブレークダウンによって発生するドレイン近傍のホッ
トエレクトロンをコントロールゲート電極に印加した正
電圧によってフローティングゲート電極へ引き込む方式
がある。一方、消去動作の代表的な例としては、フロー
ティングゲート電極に蓄積された電子をフローティング
ゲート電極下のゲート絶縁膜にＦＮトンネルリング（Fo
wler-Nordheim Tunneling）させることにより、半導体
基板のソース或いはドレイン領域に放出させる方式が行
われている。
【０００７】また、ＮＯＲ型フラッシュメモリは、一方
向に並行して延在する所定数のワード線と、これらのワ
ード線と直交する方向に並行して延在する所定数のデー
タ線との各交点に格子状にメモリセルを配置し、これら
のメモリセルを構成するＭＩＳＦＥＴのドレイン領域に
データ線を接続し、ソース領域にソース線を接続する。
従って、ＮＯＲ型フラッシュメモリを大容量化するため
にメモリセルサイズを微細化した場合は、ドレイン領域
にデータ線を接続するためのコンタクトホールや、ソー
ス領域にソース線を接続するためのコンタクトホールを
形成する際に前述したＳＡＣ技術が不可欠となる。
向に並行して延在する所定数のワード線と、これらのワ
ード線と直交する方向に並行して延在する所定数のデー
タ線との各交点に格子状にメモリセルを配置し、これら
のメモリセルを構成するＭＩＳＦＥＴのドレイン領域に
データ線を接続し、ソース領域にソース線を接続する。
従って、ＮＯＲ型フラッシュメモリを大容量化するため
にメモリセルサイズを微細化した場合は、ドレイン領域
にデータ線を接続するためのコンタクトホールや、ソー
ス領域にソース線を接続するためのコンタクトホールを
形成する際に前述したＳＡＣ技術が不可欠となる。
【０００８】しかし、ＳＡＣ技術は、コントロールゲー
ト電極の上部を保護する絶縁膜を窒化シリコン膜で形成
するため、この技術をフラッシュメモリの製造プロセス
に導入した場合は、コントロールゲート電極上の窒化シ
リコン膜がゲート酸化膜やその下部の基板に大きなスト
レスを及ぼし、ゲート酸化膜中に結晶欠陥を引き起こす
結果、フローティングゲート電極に蓄積された電荷が基
板にリークし易くなる、というフローティングゲート型
ＭＩＳＦＥＴに特有の問題が生じることが本発明者らの
検討によって明らかとなった。
ト電極の上部を保護する絶縁膜を窒化シリコン膜で形成
するため、この技術をフラッシュメモリの製造プロセス
に導入した場合は、コントロールゲート電極上の窒化シ
リコン膜がゲート酸化膜やその下部の基板に大きなスト
レスを及ぼし、ゲート酸化膜中に結晶欠陥を引き起こす
結果、フローティングゲート電極に蓄積された電荷が基
板にリークし易くなる、というフローティングゲート型
ＭＩＳＦＥＴに特有の問題が生じることが本発明者らの
検討によって明らかとなった。
【０００９】そこで、本発明者らは、コントロールゲー
ト電極上の保護絶縁膜を窒化シリコン膜に替えて酸化シ
リコン膜、または酸化シリコン膜と窒化シリコン膜との
積層膜で形成し、側壁絶縁膜を窒化シリコン膜で形成す
ることによって、ゲート酸化膜やその下部の基板へのス
トレスを抑制しつつ、ＳＡＣ技術を利用してメモリセル
の微細加工を実現することを検討した。
ト電極上の保護絶縁膜を窒化シリコン膜に替えて酸化シ
リコン膜、または酸化シリコン膜と窒化シリコン膜との
積層膜で形成し、側壁絶縁膜を窒化シリコン膜で形成す
ることによって、ゲート酸化膜やその下部の基板へのス
トレスを抑制しつつ、ＳＡＣ技術を利用してメモリセル
の微細加工を実現することを検討した。
【００１０】ところが、コントロールゲート電極上の保
護絶縁膜を酸化シリコン膜で形成した場合は、ＭＩＳＦ
ＥＴの製造工程で次のような問題が生じることが明らか
となった。これを図４５〜図５０を用いて説明する。
護絶縁膜を酸化シリコン膜で形成した場合は、ＭＩＳＦ
ＥＴの製造工程で次のような問題が生じることが明らか
となった。これを図４５〜図５０を用いて説明する。
【００１１】フローティングゲート電極とコントロール
ゲート電極とを有する２層ゲート構造のＭＩＳＦＥＴを
形成するには、まず図４５に示すように、半導体基板１
００の主面に形成したゲート酸化膜１０１上にフローテ
ィングゲート用の多結晶シリコン膜１０２Ａ、酸化シリ
コン膜、窒化シリコン膜および酸化シリコン膜からなる
ＯＮＯ膜１０３、コントロールゲート用の多結晶シリコ
ン膜１０４Ａ、保護絶縁膜である酸化シリコン膜１０５
をこの順に堆積する。
ゲート電極とを有する２層ゲート構造のＭＩＳＦＥＴを
形成するには、まず図４５に示すように、半導体基板１
００の主面に形成したゲート酸化膜１０１上にフローテ
ィングゲート用の多結晶シリコン膜１０２Ａ、酸化シリ
コン膜、窒化シリコン膜および酸化シリコン膜からなる
ＯＮＯ膜１０３、コントロールゲート用の多結晶シリコ
ン膜１０４Ａ、保護絶縁膜である酸化シリコン膜１０５
をこの順に堆積する。
【００１２】次に、図４６に示すように、フォトレジス
ト膜１０６をマスクにして酸化シリコン膜１０５をドラ
イエッチングする。続いてフォトレジスト膜１０６を除
去した後、図４７に示すように、酸化シリコン膜１０５
をマスクにして下層の多結晶シリコン膜１０４Ａ、ＯＮ
Ｏ膜１０３および多結晶シリコン膜１０２Ａを順次ドラ
イエッチングすることにより、多結晶シリコン１０２Ａ
からなるフローティングゲート電極１０２および多結晶
シリコン膜１０４Ａからなるコントロールゲート電極１
０４（ワード線ＷＬ）を形成する。
ト膜１０６をマスクにして酸化シリコン膜１０５をドラ
イエッチングする。続いてフォトレジスト膜１０６を除
去した後、図４７に示すように、酸化シリコン膜１０５
をマスクにして下層の多結晶シリコン膜１０４Ａ、ＯＮ
Ｏ膜１０３および多結晶シリコン膜１０２Ａを順次ドラ
イエッチングすることにより、多結晶シリコン１０２Ａ
からなるフローティングゲート電極１０２および多結晶
シリコン膜１０４Ａからなるコントロールゲート電極１
０４（ワード線ＷＬ）を形成する。
【００１３】次に、図４８に示すように、ゲート電極
（フローティングゲート電極１０２およびコントロール
ゲート電極１０４）のスペース領域の半導体基板１００
に不純物をイオン注入し、続いて半導体基板１００を熱
処理して上記不純物を拡散させることにより、ＭＩＳＦ
ＥＴのソース領域およびドレイン領域を構成する不純物
導入領域１０７を形成する。
（フローティングゲート電極１０２およびコントロール
ゲート電極１０４）のスペース領域の半導体基板１００
に不純物をイオン注入し、続いて半導体基板１００を熱
処理して上記不純物を拡散させることにより、ＭＩＳＦ
ＥＴのソース領域およびドレイン領域を構成する不純物
導入領域１０７を形成する。
【００１４】次に、図４９に示すように、上記ゲート電
極の加工工程や不純物のイオン注入工程でゲート酸化膜
１０１に生じたダメージを除去するために、フッ酸水溶
液を使ってゲート酸化膜１０１をエッチング（ウェット
洗浄）する。ゲート酸化膜１０１に生じたダメージは、
フローティングゲート電極１０２に注入された電子がフ
ローティングゲート電極１０２の端部から半導体基板１
００にリークするパスとなるなど、ゲート酸化膜１０１
の膜質を劣化させる原因となるので、このエッチング
（ウェット洗浄）で十分に除去しておく必要がある。
極の加工工程や不純物のイオン注入工程でゲート酸化膜
１０１に生じたダメージを除去するために、フッ酸水溶
液を使ってゲート酸化膜１０１をエッチング（ウェット
洗浄）する。ゲート酸化膜１０１に生じたダメージは、
フローティングゲート電極１０２に注入された電子がフ
ローティングゲート電極１０２の端部から半導体基板１
００にリークするパスとなるなど、ゲート酸化膜１０１
の膜質を劣化させる原因となるので、このエッチング
（ウェット洗浄）で十分に除去しておく必要がある。
【００１５】ところが、フッ酸水溶液を使ってゲート酸
化膜１０１を洗浄すると、コントロールゲート電極１０
４の上部を覆う保護絶縁膜である酸化シリコン膜１０５
の表面も同時にエッチングされ、図示したように、酸化
シリコン膜１０５の側壁がゲート電極の中心方向に後退
する。
化膜１０１を洗浄すると、コントロールゲート電極１０
４の上部を覆う保護絶縁膜である酸化シリコン膜１０５
の表面も同時にエッチングされ、図示したように、酸化
シリコン膜１０５の側壁がゲート電極の中心方向に後退
する。
【００１６】そのため、図５０に示すように、次の工程
で半導体基板１００上に側壁絶縁膜である窒化シリコン
膜１０８を堆積した際に、コントロールゲート電極１０
４と酸化シリコン膜１０５との境界部近傍の窒化シリコ
ン膜１０８に段差が発生する。その結果、ＳＡＣ技術を
使ってゲート電極（フローティングゲート電極１０２お
よびコントロールゲート電極１０４）のスペース領域に
コンタクトホールを形成する際、上記段差部の窒化シリ
コン膜１０８が削れてその膜厚が薄くなるために、その
後、コンタクトホールに埋め込まれるメタル膜とコント
ロールゲート電極１０４とが上記段差部近傍で極めて接
近し、場合によっては両者が短絡する不良が発生する。
なお、このような問題は、コントロールゲート電極１０
４の上部を覆う保護絶縁膜を酸化シリコン膜と窒化シリ
コン膜との積層膜で形成した場合にも生じる。
で半導体基板１００上に側壁絶縁膜である窒化シリコン
膜１０８を堆積した際に、コントロールゲート電極１０
４と酸化シリコン膜１０５との境界部近傍の窒化シリコ
ン膜１０８に段差が発生する。その結果、ＳＡＣ技術を
使ってゲート電極（フローティングゲート電極１０２お
よびコントロールゲート電極１０４）のスペース領域に
コンタクトホールを形成する際、上記段差部の窒化シリ
コン膜１０８が削れてその膜厚が薄くなるために、その
後、コンタクトホールに埋め込まれるメタル膜とコント
ロールゲート電極１０４とが上記段差部近傍で極めて接
近し、場合によっては両者が短絡する不良が発生する。
なお、このような問題は、コントロールゲート電極１０
４の上部を覆う保護絶縁膜を酸化シリコン膜と窒化シリ
コン膜との積層膜で形成した場合にも生じる。
【００１７】このように、窒化シリコン膜に起因するゲ
ート酸化膜やその下部の基板へのストレスを抑制するた
めに、コントロールゲート電極の上部を覆う保護絶縁膜
の一部または全部を酸化シリコン膜で形成した場合は、
ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実現す
ることが極めて困難になることが本発明者らの検討によ
って明らかとなった。
ート酸化膜やその下部の基板へのストレスを抑制するた
めに、コントロールゲート電極の上部を覆う保護絶縁膜
の一部または全部を酸化シリコン膜で形成した場合は、
ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実現す
ることが極めて困難になることが本発明者らの検討によ
って明らかとなった。
【００１８】本発明の目的は、窒化シリコン膜によるゲ
ート酸化膜やその下部の基板へのストレスを抑制しつ
つ、ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実
現することのできる技術を提供することにある。
ート酸化膜やその下部の基板へのストレスを抑制しつ
つ、ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実
現することのできる技術を提供することにある。
【００１９】本発明の他の目的は、フラッシュメモリの
大容量化、微細化を推進することのできる技術を提供す
ることにある。
大容量化、微細化を推進することのできる技術を提供す
ることにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的な実施態様について説明すれば、次
のとおりである。
発明のうち、代表的な実施態様について説明すれば、次
のとおりである。
【００２２】本発明の一つの態様によれば、半導体基板
の主面上に互いに隣接して形成され、それぞれが第１ゲ
ート絶縁膜と、フローティングゲート電極と、第２ゲー
ト絶縁膜と、コントロールゲート電極と、第１保護絶縁
膜とからなり、それらの順で積層された少なくとも一対
の積層構造体によって少なくとも二辺が区画される接続
孔（コンタクトホール）を含む半導体集積回路装置を対
象とし、上記第１保護絶縁膜の両側壁部にはエッチング
防止膜を有している。このエッチング防止膜は、上記第
１保護絶縁膜とともに前記第１ゲート絶縁膜のエッチン
グ工程に曝されたとき、第１保護絶縁膜に比べ、エッチ
ングしにくいもの、すなわち、エッチング選択比が異な
るものであり、或いは実質的にエッチングされないもの
である。好ましい態様において、上記第１保護絶縁膜は
酸化シリコン膜を含み、その側壁部に形成される上記エ
ッチング防止膜は窒化シリコン膜である。
の主面上に互いに隣接して形成され、それぞれが第１ゲ
ート絶縁膜と、フローティングゲート電極と、第２ゲー
ト絶縁膜と、コントロールゲート電極と、第１保護絶縁
膜とからなり、それらの順で積層された少なくとも一対
の積層構造体によって少なくとも二辺が区画される接続
孔（コンタクトホール）を含む半導体集積回路装置を対
象とし、上記第１保護絶縁膜の両側壁部にはエッチング
防止膜を有している。このエッチング防止膜は、上記第
１保護絶縁膜とともに前記第１ゲート絶縁膜のエッチン
グ工程に曝されたとき、第１保護絶縁膜に比べ、エッチ
ングしにくいもの、すなわち、エッチング選択比が異な
るものであり、或いは実質的にエッチングされないもの
である。好ましい態様において、上記第１保護絶縁膜は
酸化シリコン膜を含み、その側壁部に形成される上記エ
ッチング防止膜は窒化シリコン膜である。
【００２３】ＳＡＣ技術により、一対の上記積層構造体
間に存在する酸化シリコン膜のような層間絶縁膜に接続
孔を形成する場合、まず、サイドスペーサ用の薄い窒化
シリコン膜を積層構造体表面全体に沿って形成し、その
上面に積層構造体間の溝を埋めるように層間絶縁膜を形
成する。そして、この酸化シリコン膜のような層間絶縁
膜に対し、エッチングされにくい下地のサイドスペーサ
用絶縁膜である窒化シリコン膜をエッチングの停止層
（ストッパー）として使用して、上記層間絶縁膜をエッ
チング除去する。この場合、上記第１保護絶縁膜を覆う
サイドスペーサ用窒化シリコン膜にエッチング停止層と
して充分な厚さを確保できないとき、上記層間絶縁膜の
接続孔形成のために必要なエッチング量に耐え得るよう
に、第１保護絶縁膜は酸化シリコン膜の上層に窒化シリ
コン膜を積層した多層膜としても良い。これによって、
上記第１保護絶縁膜の窒化シリコン膜をエッチング停止
層の一部として使用できる。上記態様によれば、コント
ロールゲート電極に積層される半導体基板にストレスを
与える窒化シリコン材料のような保護絶縁膜材料の使用
を省略または低減できる。
間に存在する酸化シリコン膜のような層間絶縁膜に接続
孔を形成する場合、まず、サイドスペーサ用の薄い窒化
シリコン膜を積層構造体表面全体に沿って形成し、その
上面に積層構造体間の溝を埋めるように層間絶縁膜を形
成する。そして、この酸化シリコン膜のような層間絶縁
膜に対し、エッチングされにくい下地のサイドスペーサ
用絶縁膜である窒化シリコン膜をエッチングの停止層
（ストッパー）として使用して、上記層間絶縁膜をエッ
チング除去する。この場合、上記第１保護絶縁膜を覆う
サイドスペーサ用窒化シリコン膜にエッチング停止層と
して充分な厚さを確保できないとき、上記層間絶縁膜の
接続孔形成のために必要なエッチング量に耐え得るよう
に、第１保護絶縁膜は酸化シリコン膜の上層に窒化シリ
コン膜を積層した多層膜としても良い。これによって、
上記第１保護絶縁膜の窒化シリコン膜をエッチング停止
層の一部として使用できる。上記態様によれば、コント
ロールゲート電極に積層される半導体基板にストレスを
与える窒化シリコン材料のような保護絶縁膜材料の使用
を省略または低減できる。
【００２４】本発明の他の態様によれば、半導体基板主
面にＭＩＳトランジスタ構造を含む半導体集積回路装置
の製造方法を対象とし、半導体基板の主面の活性領域を
覆って形成された第１ゲート絶縁膜を形成する工程と、
フローティングゲート電極と、第２ゲート絶縁膜と、コ
ントロールゲート電極と、第１保護絶縁膜とからなり、
それらの順で積層された少なくとも一対の積層構造体に
形成する工程と、前記一対の積層構造体間に露出する前
記第１ゲート絶縁膜を通してソースまたはドレインを形
成するための不純物を導入する工程と、上記不純物導入
工程によってダメージを受けた前記第１ゲート絶縁膜の
露出部分を除去或いは洗浄する工程とを含み、前記除去
または洗浄工程において上記第１保護絶縁膜の側壁部が
後退しないように、上記積層構造体の形成工程におい
て、上記第１保護絶縁膜の側壁部にエッチング防止膜を
形成することを特徴とする。好ましい態様において、上
記第１保護絶縁膜は酸化シリコン膜を含み、上記と同様
な理由により、酸化シリコン膜と窒化シリコン膜の多層
膜にしても良い。一方、第１保護絶縁膜の側壁部を覆う
上記エッチング保護膜は窒化シリコン膜である。これに
よって、コントロールゲート電極に積層される半導体基
板にストレスを与える窒化シリコン材料のような保護絶
縁膜材料の使用を省略または低減できる。また、上記第
１ゲート絶縁膜の露出部分を除去或いは洗浄する工程に
おいて、フローティングゲート電極下から露出する第１
ゲート絶縁膜の除去或いは洗浄を、通常のＭＩＳトラン
ジスタの製造工程において行われる洗浄に比べ、十分な
除去或いは洗浄とすることができる。従って、特に、第
１ゲート絶縁膜のダメージ部分を除去することができる
ので、フラッシュメモリの書き込み情報の保持特性を良
好なものとすることができる。
面にＭＩＳトランジスタ構造を含む半導体集積回路装置
の製造方法を対象とし、半導体基板の主面の活性領域を
覆って形成された第１ゲート絶縁膜を形成する工程と、
フローティングゲート電極と、第２ゲート絶縁膜と、コ
ントロールゲート電極と、第１保護絶縁膜とからなり、
それらの順で積層された少なくとも一対の積層構造体に
形成する工程と、前記一対の積層構造体間に露出する前
記第１ゲート絶縁膜を通してソースまたはドレインを形
成するための不純物を導入する工程と、上記不純物導入
工程によってダメージを受けた前記第１ゲート絶縁膜の
露出部分を除去或いは洗浄する工程とを含み、前記除去
または洗浄工程において上記第１保護絶縁膜の側壁部が
後退しないように、上記積層構造体の形成工程におい
て、上記第１保護絶縁膜の側壁部にエッチング防止膜を
形成することを特徴とする。好ましい態様において、上
記第１保護絶縁膜は酸化シリコン膜を含み、上記と同様
な理由により、酸化シリコン膜と窒化シリコン膜の多層
膜にしても良い。一方、第１保護絶縁膜の側壁部を覆う
上記エッチング保護膜は窒化シリコン膜である。これに
よって、コントロールゲート電極に積層される半導体基
板にストレスを与える窒化シリコン材料のような保護絶
縁膜材料の使用を省略または低減できる。また、上記第
１ゲート絶縁膜の露出部分を除去或いは洗浄する工程に
おいて、フローティングゲート電極下から露出する第１
ゲート絶縁膜の除去或いは洗浄を、通常のＭＩＳトラン
ジスタの製造工程において行われる洗浄に比べ、十分な
除去或いは洗浄とすることができる。従って、特に、第
１ゲート絶縁膜のダメージ部分を除去することができる
ので、フラッシュメモリの書き込み情報の保持特性を良
好なものとすることができる。
【００２５】本発明のさらに他の態様によれば、フラッ
シュメモリのＭＩＳトランジスタ構造を含む次の工程を
含む半導体集積回路装置の製造方法に向けられている。
すなわち、（ａ）半導体基板の主面に酸化シリコン膜か
らなる第１ゲート絶縁膜を形成し、前記第１ゲート絶縁
膜上に第１導電膜、第２ゲート絶縁膜および第２導電膜
をこの順に形成する工程、（ｂ）前記第２導電膜上に酸
化シリコン膜の単層膜、または酸化シリコン膜上に窒化
シリコン膜を形成した積層膜からなる第１保護絶縁膜を
形成する工程、（ｃ）前記第１保護絶縁膜をパターニン
グすることにより、前記第１保護絶縁膜からなるエッチ
ングマスクを形成する工程、（ｄ）前記エッチングマス
クをマスクに用いたドライエッチングで前記第２導電
膜、前記第２ゲート絶縁膜および前記第１導電膜をこの
順にパターニングすることにより、前記第１導電膜から
なるフローティングゲート電極と前記第２導電膜からな
るコントロールゲート電極とを有し、前記コントロール
ゲート電極の上部が前記第１保護絶縁膜で覆われた積層
構造のゲート電極を複数形成する工程、（ｅ）前記
（ｃ）工程の後、前記（ｄ）工程に先立って、または前
記（ｄ）工程の後、パターニングされた前記第１保護絶
縁膜の両側壁部に窒化シリコン膜からなるエッチング防
止膜を形成する工程、（ｆ）前記複数のゲート電極の互
いに対向する側壁部間に位置する前記半導体基板の主面
に不純物を導入することによって、ソース領域およびド
レイン領域を形成する工程、（ｇ）前記（ｆ）工程の
後、フッ酸を含んだエッチング液を用いて前記半導体基
板の表面を処理することにより、前記複数のゲート電極
の互いに対向する側壁部間に位置する前記第１ゲート絶
縁膜を洗浄する工程、（ｈ）前記（ｇ）工程の後、前記
複数のゲート電極のそれぞれの上部および両側壁部を覆
い、前記複数のゲート電極の互いに対向する側壁部間を
埋め込まない程度の膜厚を有する窒化シリコン膜からな
る第２保護絶縁膜を形成する工程、（ｉ）前記第２保護
絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形
成し、前記複数のゲート電極の互いに対向する側壁部間
を前記層間絶縁膜で埋め込む工程、（ｊ）前記複数のゲ
ート電極の互いに対向する側壁部間に位置する前記層間
絶縁膜および前記第２保護絶縁膜をエッチングすること
により、前記ソース領域の表面を露出する第１接続孔お
よび前記ドレイン領域の表面を露出する第２接続孔を形
成する工程、および（ｋ）前記第１接続孔の内部に、前
記ソース領域と電気的に接続される第３導電膜を形成
し、前記第２接続孔の内部に、前記ドレイン領域と電気
的に接続される第４導電膜を形成する工程を含む。この
ような形態によれば、コントロールゲート電極の上部を
覆う第１保護絶縁膜を酸化シリコン膜で構成することに
より、第１ゲート酸化膜やその下部の半導体基板に及ぼ
すストレスが低減され、第１ゲート酸化膜中に結晶欠陥
が発生するのを抑制することができる。
シュメモリのＭＩＳトランジスタ構造を含む次の工程を
含む半導体集積回路装置の製造方法に向けられている。
すなわち、（ａ）半導体基板の主面に酸化シリコン膜か
らなる第１ゲート絶縁膜を形成し、前記第１ゲート絶縁
膜上に第１導電膜、第２ゲート絶縁膜および第２導電膜
をこの順に形成する工程、（ｂ）前記第２導電膜上に酸
化シリコン膜の単層膜、または酸化シリコン膜上に窒化
シリコン膜を形成した積層膜からなる第１保護絶縁膜を
形成する工程、（ｃ）前記第１保護絶縁膜をパターニン
グすることにより、前記第１保護絶縁膜からなるエッチ
ングマスクを形成する工程、（ｄ）前記エッチングマス
クをマスクに用いたドライエッチングで前記第２導電
膜、前記第２ゲート絶縁膜および前記第１導電膜をこの
順にパターニングすることにより、前記第１導電膜から
なるフローティングゲート電極と前記第２導電膜からな
るコントロールゲート電極とを有し、前記コントロール
ゲート電極の上部が前記第１保護絶縁膜で覆われた積層
構造のゲート電極を複数形成する工程、（ｅ）前記
（ｃ）工程の後、前記（ｄ）工程に先立って、または前
記（ｄ）工程の後、パターニングされた前記第１保護絶
縁膜の両側壁部に窒化シリコン膜からなるエッチング防
止膜を形成する工程、（ｆ）前記複数のゲート電極の互
いに対向する側壁部間に位置する前記半導体基板の主面
に不純物を導入することによって、ソース領域およびド
レイン領域を形成する工程、（ｇ）前記（ｆ）工程の
後、フッ酸を含んだエッチング液を用いて前記半導体基
板の表面を処理することにより、前記複数のゲート電極
の互いに対向する側壁部間に位置する前記第１ゲート絶
縁膜を洗浄する工程、（ｈ）前記（ｇ）工程の後、前記
複数のゲート電極のそれぞれの上部および両側壁部を覆
い、前記複数のゲート電極の互いに対向する側壁部間を
埋め込まない程度の膜厚を有する窒化シリコン膜からな
る第２保護絶縁膜を形成する工程、（ｉ）前記第２保護
絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形
成し、前記複数のゲート電極の互いに対向する側壁部間
を前記層間絶縁膜で埋め込む工程、（ｊ）前記複数のゲ
ート電極の互いに対向する側壁部間に位置する前記層間
絶縁膜および前記第２保護絶縁膜をエッチングすること
により、前記ソース領域の表面を露出する第１接続孔お
よび前記ドレイン領域の表面を露出する第２接続孔を形
成する工程、および（ｋ）前記第１接続孔の内部に、前
記ソース領域と電気的に接続される第３導電膜を形成
し、前記第２接続孔の内部に、前記ドレイン領域と電気
的に接続される第４導電膜を形成する工程を含む。この
ような形態によれば、コントロールゲート電極の上部を
覆う第１保護絶縁膜を酸化シリコン膜で構成することに
より、第１ゲート酸化膜やその下部の半導体基板に及ぼ
すストレスが低減され、第１ゲート酸化膜中に結晶欠陥
が発生するのを抑制することができる。
【００２６】また、上記酸化シリコン膜からなる第１保
護絶縁膜の両側壁部に窒化シリコン膜からなるエッチン
グ防止膜を形成することにより、フッ酸を含んだエッチ
ング液で第１ゲート絶縁膜を洗浄する際に第１保護絶縁
膜がエッチングされて後退する不具合を防止することが
できる。
護絶縁膜の両側壁部に窒化シリコン膜からなるエッチン
グ防止膜を形成することにより、フッ酸を含んだエッチ
ング液で第１ゲート絶縁膜を洗浄する際に第１保護絶縁
膜がエッチングされて後退する不具合を防止することが
できる。
【００２７】さらに、第１保護絶縁膜の後退が防止さ
れ、従って、上記第２保護絶縁膜である窒化シリコン膜
の異方性エッチング処理時における該第２保護絶縁膜の
側壁部の不要なエッチング除去も防止される。これによ
って、図５０を参照した上述のような、ドレイン領域或
いはソース領域にコンタクトする導電膜とコントロール
ゲート電極との間の耐圧低下の問題、或いはそれら導体
間短絡の問題を防止することができる。
れ、従って、上記第２保護絶縁膜である窒化シリコン膜
の異方性エッチング処理時における該第２保護絶縁膜の
側壁部の不要なエッチング除去も防止される。これによ
って、図５０を参照した上述のような、ドレイン領域或
いはソース領域にコンタクトする導電膜とコントロール
ゲート電極との間の耐圧低下の問題、或いはそれら導体
間短絡の問題を防止することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２９】（実施の形態１）図１は、本発明の一実施
の形態であるフラッシュメモリ（電気的に一括消去・再
書き込み可能な不揮発性半導体記憶装置）の主要部を示
すブロック図である。
の形態であるフラッシュメモリ（電気的に一括消去・再
書き込み可能な不揮発性半導体記憶装置）の主要部を示
すブロック図である。
【００３０】フラッシュメモリは、単結晶シリコンから
なる１個の半導体チップの主面に形成されており、記憶
部を構成するメモリアレイ（ＭＡＲＹ）とその周囲に配
置された周辺回路部とを有している。
なる１個の半導体チップの主面に形成されており、記憶
部を構成するメモリアレイ（ＭＡＲＹ）とその周囲に配
置された周辺回路部とを有している。
【００３１】メモリアレイ（ＭＡＲＹ）は、図の左右方
向に並行して延在する所定数のワード線ＷＬと、図の上
下方向に並行して延在する所定数のデータ線ＤＬと、こ
れらのワード線ＷＬおよびデータ線ＤＬの各交点に格子
状に配置された多数のメモリセルＭＣを含んでいる。メ
モリセルＭＣは、フローティングゲート電極とコントロ
ールゲート電極とを有する２層ゲート構造のＭＩＳＦＥ
Ｔで構成されている。このＭＩＳＦＥＴの構造および製
造方法については、後に詳述する。
向に並行して延在する所定数のワード線ＷＬと、図の上
下方向に並行して延在する所定数のデータ線ＤＬと、こ
れらのワード線ＷＬおよびデータ線ＤＬの各交点に格子
状に配置された多数のメモリセルＭＣを含んでいる。メ
モリセルＭＣは、フローティングゲート電極とコントロ
ールゲート電極とを有する２層ゲート構造のＭＩＳＦＥ
Ｔで構成されている。このＭＩＳＦＥＴの構造および製
造方法については、後に詳述する。
【００３２】本実施形態のフラッシュメモリは、例えば
ＮＯＲ型のメモリアレイ構造を採用している。ＮＯＲ型
のフラッシュメモリは、同一行に配置される所定数（例
えば１６個）のメモリセルＭＣを単位としてセルユニッ
トを構成する。セルユニットを構成する各メモリセルＭ
Ｃのコントロールゲート電極は、対応するワード線ＷＬ
に接続される。また、各メモリセルＭＣのドレイン領域
は、対応するデータ線ＤＬに接続され、ソース領域は、
図の上下方向に延在するソース線ＳＬに接続される。
ＮＯＲ型のメモリアレイ構造を採用している。ＮＯＲ型
のフラッシュメモリは、同一行に配置される所定数（例
えば１６個）のメモリセルＭＣを単位としてセルユニッ
トを構成する。セルユニットを構成する各メモリセルＭ
Ｃのコントロールゲート電極は、対応するワード線ＷＬ
に接続される。また、各メモリセルＭＣのドレイン領域
は、対応するデータ線ＤＬに接続され、ソース領域は、
図の上下方向に延在するソース線ＳＬに接続される。
【００３３】上記ワード線ＷＬは、Ｘアドレスデコーダ
ＸＤに接続され、ソース線ＳＬは、ソース電圧制御回路
ＳＶＣに接続される。また、データ線ＤＬは、センスア
ンプＳＡおよびＹスイッチ回路ＹＳを介して入出力回路
ＩＯに接続される。
ＸＤに接続され、ソース線ＳＬは、ソース電圧制御回路
ＳＶＣに接続される。また、データ線ＤＬは、センスア
ンプＳＡおよびＹスイッチ回路ＹＳを介して入出力回路
ＩＯに接続される。
【００３４】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢから内部Ｘアドレス信号が供給されると共
に、タイミング発生回路ＴＧから各種内部制御信号が供
給され、内部電圧発生回路ＶＧから各種内部電圧が供給
される。また、ソース電圧制御回路ＳＶＣには、Ｙアド
レスバッファＹＢから内部Ｙアドレス信号が供給される
と共に、タイミング発生回路ＴＧから各種内部制御信号
が供給され、内部電圧発生回路ＶＧから各種内部電圧が
供給される。さらに、Ｙスイッチ回路ＹＳには、Ｙアド
レスデコーダＹＤからデータ線選択信号が供給され、Ｙ
アドレスデコーダＹＤには、ＹアドレスバッファＹＢか
ら内部Ｙアドレス信号が供給される。Ｘアドレスバッフ
ァＸＢには、外部装置からＸアドレス信号が供給され、
ＹアドレスバッファＹＢには、Ｙアドレス信号が供給さ
れる。
バッファＸＢから内部Ｘアドレス信号が供給されると共
に、タイミング発生回路ＴＧから各種内部制御信号が供
給され、内部電圧発生回路ＶＧから各種内部電圧が供給
される。また、ソース電圧制御回路ＳＶＣには、Ｙアド
レスバッファＹＢから内部Ｙアドレス信号が供給される
と共に、タイミング発生回路ＴＧから各種内部制御信号
が供給され、内部電圧発生回路ＶＧから各種内部電圧が
供給される。さらに、Ｙスイッチ回路ＹＳには、Ｙアド
レスデコーダＹＤからデータ線選択信号が供給され、Ｙ
アドレスデコーダＹＤには、ＹアドレスバッファＹＢか
ら内部Ｙアドレス信号が供給される。Ｘアドレスバッフ
ァＸＢには、外部装置からＸアドレス信号が供給され、
ＹアドレスバッファＹＢには、Ｙアドレス信号が供給さ
れる。
【００３５】ＸアドレスバッファＸＢは、供給されたＸ
アドレス信号をもとに内部Ｘアドレス信号を形成し、こ
れをＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、ＸアドレスバッファＸＢから供給
される内部Ｘアドレス信号をデコードし、メモリアレイ
（ＭＡＲＹ）のワード線ＷＬを選択または非選択レベル
とする。
アドレス信号をもとに内部Ｘアドレス信号を形成し、こ
れをＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、ＸアドレスバッファＸＢから供給
される内部Ｘアドレス信号をデコードし、メモリアレイ
（ＭＡＲＹ）のワード線ＷＬを選択または非選択レベル
とする。
【００３６】一方、ＹアドレスバッファＹＢは、供給さ
れたＹアドレス信号をもとに内部Ｙアドレス信号を形成
し、これをソース電圧制御回路ＳＶＣおよびＹアドレス
デコーダＹＤに供給する。また、ソース電圧制御回路Ｓ
ＶＣは、ＹアドレスバッファＹＢから供給される内部Ｙ
アドレス信号をデコードし、メモリアレイ（ＭＡＲＹ）
のソース線ＳＬを選択または非選択レベルとする。Ｙア
ドレスデコーダＹＤは、ＹアドレスバッファＹＢから供
給される内部Ｙアドレス信号をデコードし、Ｙスイッチ
回路ＹＳに対するデータ線選択信号を選択レベルとす
る。さらに、Ｙスイッチ回路ＹＳは、Ｙアドレスデコー
ダＹＤから供給されるデータ線選択信号のハイレベルを
受けてセンスアンプＳＡの対応する回路と入出力回路Ｉ
Ｏとの間を選択的に接続する。
れたＹアドレス信号をもとに内部Ｙアドレス信号を形成
し、これをソース電圧制御回路ＳＶＣおよびＹアドレス
デコーダＹＤに供給する。また、ソース電圧制御回路Ｓ
ＶＣは、ＹアドレスバッファＹＢから供給される内部Ｙ
アドレス信号をデコードし、メモリアレイ（ＭＡＲＹ）
のソース線ＳＬを選択または非選択レベルとする。Ｙア
ドレスデコーダＹＤは、ＹアドレスバッファＹＢから供
給される内部Ｙアドレス信号をデコードし、Ｙスイッチ
回路ＹＳに対するデータ線選択信号を選択レベルとす
る。さらに、Ｙスイッチ回路ＹＳは、Ｙアドレスデコー
ダＹＤから供給されるデータ線選択信号のハイレベルを
受けてセンスアンプＳＡの対応する回路と入出力回路Ｉ
Ｏとの間を選択的に接続する。
【００３７】タイミング発生回路ＴＧは、外部装置から
起動制御信号として供給されるチップイネーブル信号
（ＣＥＢ）、ライトイネーブル信号（ＷＥＢ）および出
力イネーブル信号（ＯＥＢ）をもとに各種内部制御信号
を選択的に形成し、フラッシュメモリの各部に供給す
る。また、内部電圧発生回路ＶＧは、外部装置から供給
される電源電圧（ＶccおよびＶss）をもとに各種内部電
圧を生成し、フラッシュメモリの各部に供給する。電源
電圧Ｖccは、例えば３．３Ｖのような正電位である。ま
た、内部電圧発生回路ＶＧにより生成される内部電圧に
は、書き込み、消去あるいは読み出し動作に必要な、例
えば１０Ｖ、３Ｖあるいは１Ｖといった各種電位が含ま
れる。
起動制御信号として供給されるチップイネーブル信号
（ＣＥＢ）、ライトイネーブル信号（ＷＥＢ）および出
力イネーブル信号（ＯＥＢ）をもとに各種内部制御信号
を選択的に形成し、フラッシュメモリの各部に供給す
る。また、内部電圧発生回路ＶＧは、外部装置から供給
される電源電圧（ＶccおよびＶss）をもとに各種内部電
圧を生成し、フラッシュメモリの各部に供給する。電源
電圧Ｖccは、例えば３．３Ｖのような正電位である。ま
た、内部電圧発生回路ＶＧにより生成される内部電圧に
は、書き込み、消去あるいは読み出し動作に必要な、例
えば１０Ｖ、３Ｖあるいは１Ｖといった各種電位が含ま
れる。
【００３８】図２は、上記メモリアレイ（ＭＡＲＹ）の
要部平面図、図３は、図２のＡ−Ａ線に沿った断面図、
図４は、図２のＢ−Ｂ線に沿った断面図、図５は、図４
の拡大断面図である。
要部平面図、図３は、図２のＡ−Ａ線に沿った断面図、
図４は、図２のＢ−Ｂ線に沿った断面図、図５は、図４
の拡大断面図である。
【００３９】ｐ型の単結晶シリコンからなる半導体基板
（以下、基板という）１にはｐ型ウエル４が形成されて
いる。このｐ型ウエル４には、周囲が素子分離溝２で囲
まれた多数の活性領域Ｌが形成されている。これらの活
性領域Ｌは、図２の左右方向に並行して延在する長い帯
状の平面パターンを有している。
（以下、基板という）１にはｐ型ウエル４が形成されて
いる。このｐ型ウエル４には、周囲が素子分離溝２で囲
まれた多数の活性領域Ｌが形成されている。これらの活
性領域Ｌは、図２の左右方向に並行して延在する長い帯
状の平面パターンを有している。
【００４０】メモリアレイ（ＭＡＲＹ）の基板１上に
は、図２の左右方向に並行して延在する多数のワード線
ＷＬと、図２の上下方向、すなわちワード線ＷＬと直交
する方向に並行して延在する多数のデータ線ＤＬとが形
成され、これらのワード線ＷＬとデータ線ＤＬとの交点
に多数のメモリセルＭＣが格子状に配置されている。
は、図２の左右方向に並行して延在する多数のワード線
ＷＬと、図２の上下方向、すなわちワード線ＷＬと直交
する方向に並行して延在する多数のデータ線ＤＬとが形
成され、これらのワード線ＷＬとデータ線ＤＬとの交点
に多数のメモリセルＭＣが格子状に配置されている。
【００４１】上記メモリセルＭＣを構成するＭＩＳＦＥ
Ｔは、ｐ型ウエル４の表面に形成されたゲート酸化膜
（第１ゲート絶縁膜）６と、ゲート酸化膜６上に形成さ
れたフローティングゲート電極７と、フローティングゲ
ート電極７上に形成されたＯＮＯ膜（第２ゲート絶縁
膜）８と、ＯＮＯ膜８上に形成されたコントロールゲー
ト電極９と、ゲート電極（フローティングゲート電極７
およびコントロールゲート電極９）の両側のｐ型ウエル
４に形成されたｎ型不純物導入領域（ソース領域、ドレ
イン領域）２０とを含んでいる。
Ｔは、ｐ型ウエル４の表面に形成されたゲート酸化膜
（第１ゲート絶縁膜）６と、ゲート酸化膜６上に形成さ
れたフローティングゲート電極７と、フローティングゲ
ート電極７上に形成されたＯＮＯ膜（第２ゲート絶縁
膜）８と、ＯＮＯ膜８上に形成されたコントロールゲー
ト電極９と、ゲート電極（フローティングゲート電極７
およびコントロールゲート電極９）の両側のｐ型ウエル
４に形成されたｎ型不純物導入領域（ソース領域、ドレ
イン領域）２０とを含んでいる。
【００４２】上記ＭＩＳＦＥＴのコントロールゲート電
極９は、活性領域Ｌ以外の領域ではワード線ＷＬを構成
している。また、ＭＩＳＦＥＴのｎ型不純物導入領域２
０の一方（ドレイン領域）には、その上部に形成された
コンタクトホール（接続孔）２７を通じてデータ線ＤＬ
が接続され、他方（ソース領域）には、その上部に形成
されたコンタクトホール（接続孔）２８を通じてソース
線ＳＬが接続されている。
極９は、活性領域Ｌ以外の領域ではワード線ＷＬを構成
している。また、ＭＩＳＦＥＴのｎ型不純物導入領域２
０の一方（ドレイン領域）には、その上部に形成された
コンタクトホール（接続孔）２７を通じてデータ線ＤＬ
が接続され、他方（ソース領域）には、その上部に形成
されたコンタクトホール（接続孔）２８を通じてソース
線ＳＬが接続されている。
【００４３】図５に示すように、メモリセルＭＣを構成
するＭＩＳＦＥＴのコントロールゲート電極９（ワード
線ＷＬ）上には、酸化シリコン膜（第１保護絶縁膜）１
５が形成されており、この酸化シリコン膜１５の側壁に
は窒化シリコン膜からなるエッチング防止膜１７が形成
されている。このエッチング防止膜１７の機能について
は後述する。また、ゲート電極（フローティングゲート
電極７およびコントロールゲート電極９）の側壁および
酸化シリコン膜１５の上面には、窒化シリコン膜（第２
保護絶縁膜）２２が形成されている。この窒化シリコン
膜２２は、後述するように、前記コンタクトホール２
７、２８をゲート電極（フローティングゲート電極７お
よびコントロールゲート電極９）に対して自己整合（セ
ルフアライン）で形成するために使用される。
するＭＩＳＦＥＴのコントロールゲート電極９（ワード
線ＷＬ）上には、酸化シリコン膜（第１保護絶縁膜）１
５が形成されており、この酸化シリコン膜１５の側壁に
は窒化シリコン膜からなるエッチング防止膜１７が形成
されている。このエッチング防止膜１７の機能について
は後述する。また、ゲート電極（フローティングゲート
電極７およびコントロールゲート電極９）の側壁および
酸化シリコン膜１５の上面には、窒化シリコン膜（第２
保護絶縁膜）２２が形成されている。この窒化シリコン
膜２２は、後述するように、前記コンタクトホール２
７、２８をゲート電極（フローティングゲート電極７お
よびコントロールゲート電極９）に対して自己整合（セ
ルフアライン）で形成するために使用される。
【００４４】メモリセルＭＣへの書き込み動作は、選択
したメモリセルＭＣのドレイン領域に６Ｖの電圧、コン
トロールゲート電極９に９Ｖの電圧をそれぞれ印加し、
一方、ソース領域およびウエル４を基準電位（ゼロ電
位）とする。これにより、ドレイン領域の端部に電界強
度のピークが生じ、チャネル電流がこの領域でホットエ
レクトロン（ｅ-）となって、ゲート酸化膜６を通じて
フローティングゲート電極７に注入されることにより、
書き込みが行われる。
したメモリセルＭＣのドレイン領域に６Ｖの電圧、コン
トロールゲート電極９に９Ｖの電圧をそれぞれ印加し、
一方、ソース領域およびウエル４を基準電位（ゼロ電
位）とする。これにより、ドレイン領域の端部に電界強
度のピークが生じ、チャネル電流がこの領域でホットエ
レクトロン（ｅ-）となって、ゲート酸化膜６を通じて
フローティングゲート電極７に注入されることにより、
書き込みが行われる。
【００４５】また、読み出し動作は、選択したメモリセ
ルＭＣのドレイン領域に１Ｖの電圧を、コントロールゲ
ート電極９に５Ｖの電圧をそれぞれ印加し、ソース領域
およびウエル４を基準電位（ゼロ電位）にする。これに
より、選択トランジスタのドレイン電流の有無を検出す
ることにより、蓄積情報を検知する。一方、消去動作
は、メモリセルＭＣのドレイン領域およびウエル領域を
フローティング状態とし、コントロールゲート電極９に
０Ｖの電圧、ソース領域に１４Ｖの電圧を印加し、フロ
ーティングゲート電極７中に蓄積された電子を、ゲート
酸化膜６のＦＮトンネリングによって、ソース領域側へ
放出することにより行う。
ルＭＣのドレイン領域に１Ｖの電圧を、コントロールゲ
ート電極９に５Ｖの電圧をそれぞれ印加し、ソース領域
およびウエル４を基準電位（ゼロ電位）にする。これに
より、選択トランジスタのドレイン電流の有無を検出す
ることにより、蓄積情報を検知する。一方、消去動作
は、メモリセルＭＣのドレイン領域およびウエル領域を
フローティング状態とし、コントロールゲート電極９に
０Ｖの電圧、ソース領域に１４Ｖの電圧を印加し、フロ
ーティングゲート電極７中に蓄積された電子を、ゲート
酸化膜６のＦＮトンネリングによって、ソース領域側へ
放出することにより行う。
【００４６】次に、本実施形態のフラッシュメモリの製
造方法を図６〜図３８を用いて工程順に説明する。これ
らの図のうち、符号Ａ−Ａを付した断面図は、前記図２
のＡ−Ａ線に沿った断面図、符号Ｂ−Ｂを付した断面図
は、前記図２のＢ−Ｂ線に沿った断面図である。
造方法を図６〜図３８を用いて工程順に説明する。これ
らの図のうち、符号Ａ−Ａを付した断面図は、前記図２
のＡ−Ａ線に沿った断面図、符号Ｂ−Ｂを付した断面図
は、前記図２のＢ−Ｂ線に沿った断面図である。
【００４７】まず、図６（メモリアレイ領域の要部平面
図）および図７に示すように、基板１の主面の素子分離
領域に複数の素子分離溝２を形成する。素子分離溝２
は、基板１の主面をエッチングして深さ２５０ｎｍ程度
の溝を形成し、続いてこの溝の内部を含む基板１上にＣ
ＶＤ法で膜厚６００ｎｍ程度酸化シリコン膜３を堆積し
た後、溝の外部の不要な酸化シリコン膜３を化学機械研
磨(Chemical MechanicalPolishing;ＣＭＰ)法で研磨、
除去することによって形成する。図６に示すように、こ
れらの素子分離溝２を形成することにより、メモリアレ
イ領域の基板１には、図の左右方向に並行して延在する
長い帯状の平面パターンを有する多数の活性領域Ｌが形
成される。
図）および図７に示すように、基板１の主面の素子分離
領域に複数の素子分離溝２を形成する。素子分離溝２
は、基板１の主面をエッチングして深さ２５０ｎｍ程度
の溝を形成し、続いてこの溝の内部を含む基板１上にＣ
ＶＤ法で膜厚６００ｎｍ程度酸化シリコン膜３を堆積し
た後、溝の外部の不要な酸化シリコン膜３を化学機械研
磨(Chemical MechanicalPolishing;ＣＭＰ)法で研磨、
除去することによって形成する。図６に示すように、こ
れらの素子分離溝２を形成することにより、メモリアレ
イ領域の基板１には、図の左右方向に並行して延在する
長い帯状の平面パターンを有する多数の活性領域Ｌが形
成される。
【００４８】次に、図８に示すように、基板１の表面に
ｐ型不純物、例えばＢ（ホウ素）をイオン注入した後、
基板１を１０００℃程度で熱処理してｐ型不純物を基板
１内に拡散させることにより、ｐ型ウエル４を形成す
る。続いて、基板１を８００℃〜９００℃で湿式酸化す
ることにより、ｐ型ウエル４の表面に膜厚１０ｎｍ程度
のゲート酸化膜６を形成する。
ｐ型不純物、例えばＢ（ホウ素）をイオン注入した後、
基板１を１０００℃程度で熱処理してｐ型不純物を基板
１内に拡散させることにより、ｐ型ウエル４を形成す
る。続いて、基板１を８００℃〜９００℃で湿式酸化す
ることにより、ｐ型ウエル４の表面に膜厚１０ｎｍ程度
のゲート酸化膜６を形成する。
【００４９】次に、図９および図１０に示すように、基
板１上にＣＶＤ法で膜厚７０ｎｍ〜１００ｎｍ程度の多
結晶シリコン膜７Ａを堆積する。多結晶シリコン膜７Ａ
には、その堆積工程中にｎ型不純物、例えばリン（Ｐ）
をドープする。あるいは、ノンドープの多結晶シリコン
膜７Ａを堆積した後にイオン注入法でｎ型不純物をドー
プしてもよい。多結晶シリコン膜７Ａは、メモリセルを
構成するＭＩＳＦＥＴのフローティングゲート電極７と
して使用される。
板１上にＣＶＤ法で膜厚７０ｎｍ〜１００ｎｍ程度の多
結晶シリコン膜７Ａを堆積する。多結晶シリコン膜７Ａ
には、その堆積工程中にｎ型不純物、例えばリン（Ｐ）
をドープする。あるいは、ノンドープの多結晶シリコン
膜７Ａを堆積した後にイオン注入法でｎ型不純物をドー
プしてもよい。多結晶シリコン膜７Ａは、メモリセルを
構成するＭＩＳＦＥＴのフローティングゲート電極７と
して使用される。
【００５０】次に、図１１、図１２および図１３に示す
ように、フォトレジスト膜をマスクにして多結晶シリコ
ン膜７Ａをドライエッチングすることにより、活性領域
Ｌの上部に、その延在方向に沿って延在する長い帯状の
平面パターンを有する多結晶シリコン膜７Ｂを形成す
る。
ように、フォトレジスト膜をマスクにして多結晶シリコ
ン膜７Ａをドライエッチングすることにより、活性領域
Ｌの上部に、その延在方向に沿って延在する長い帯状の
平面パターンを有する多結晶シリコン膜７Ｂを形成す
る。
【００５１】次に、図１４および図１５に示すように、
多結晶シリコン膜７Ｂが形成された基板１上に酸化シリ
コン膜、窒化シリコン膜および酸化シリコン膜からなる
ＯＮＯ膜８を形成する。ＯＮＯ膜８は、メモリセルを構
成するＭＩＳＦＥＴの第２ゲート絶縁膜として使用さ
れ、例えば基板１上にＣＶＤ法で膜厚５ｎｍの酸化シリ
コン膜、膜厚７ｎｍの窒化シリコン膜および膜厚４ｎｍ
の酸化シリコン膜を順次堆積することによって形成す
る。
多結晶シリコン膜７Ｂが形成された基板１上に酸化シリ
コン膜、窒化シリコン膜および酸化シリコン膜からなる
ＯＮＯ膜８を形成する。ＯＮＯ膜８は、メモリセルを構
成するＭＩＳＦＥＴの第２ゲート絶縁膜として使用さ
れ、例えば基板１上にＣＶＤ法で膜厚５ｎｍの酸化シリ
コン膜、膜厚７ｎｍの窒化シリコン膜および膜厚４ｎｍ
の酸化シリコン膜を順次堆積することによって形成す
る。
【００５２】次に、図１６および図１７に示すように、
ＯＮＯ膜８の上部に膜厚２００ｎｍ程度の多結晶シリコ
ン膜９Ａを形成し、続いて多結晶シリコン膜９Ａの上部
に膜厚３００ｎｍ程度の酸化シリコン膜１５を形成す
る。多結晶シリコン膜９Ａは、ＣＶＤ法で堆積し、その
後、イオン注入法で膜中にｎ型不純物をドープする。酸
化シリコン膜１５は、例えばテトラエトキシシランガス
を７００℃程度で熱分解する熱ＣＶＤ法で堆積する。多
結晶シリコン膜９Ａは、メモリセルを構成するＭＩＳＦ
ＥＴのコントロールゲート電極９およびワード線ＷＬと
して使用される。また、酸化シリコン膜１５は、コント
ロールゲート電極９の上部を保護する絶縁膜として使用
される。
ＯＮＯ膜８の上部に膜厚２００ｎｍ程度の多結晶シリコ
ン膜９Ａを形成し、続いて多結晶シリコン膜９Ａの上部
に膜厚３００ｎｍ程度の酸化シリコン膜１５を形成す
る。多結晶シリコン膜９Ａは、ＣＶＤ法で堆積し、その
後、イオン注入法で膜中にｎ型不純物をドープする。酸
化シリコン膜１５は、例えばテトラエトキシシランガス
を７００℃程度で熱分解する熱ＣＶＤ法で堆積する。多
結晶シリコン膜９Ａは、メモリセルを構成するＭＩＳＦ
ＥＴのコントロールゲート電極９およびワード線ＷＬと
して使用される。また、酸化シリコン膜１５は、コント
ロールゲート電極９の上部を保護する絶縁膜として使用
される。
【００５３】このように、本実施形態では、コントロー
ルゲート電極９の上部を保護する絶縁膜を酸化シリコン
膜１５で構成するので、この絶縁膜を窒化シリコン膜で
構成した場合のように、ゲート酸化膜６やその下部の基
板１に大きなストレスが生じることはない。これによ
り、ゲート酸化膜６中に結晶欠陥が発生するのを抑制す
ることができるので、リーク電流が極めて少ない高品質
のゲート酸化膜６を実現することができる。
ルゲート電極９の上部を保護する絶縁膜を酸化シリコン
膜１５で構成するので、この絶縁膜を窒化シリコン膜で
構成した場合のように、ゲート酸化膜６やその下部の基
板１に大きなストレスが生じることはない。これによ
り、ゲート酸化膜６中に結晶欠陥が発生するのを抑制す
ることができるので、リーク電流が極めて少ない高品質
のゲート酸化膜６を実現することができる。
【００５４】次に、図１８に示すように、フォトレジス
ト膜１６をマスクにして酸化シリコン膜１５をドライエ
ッチングすることにより、多結晶シリコン膜９Ａの一部
を露出させる。ドライエッチング後の酸化シリコン膜１
５は、活性領域Ｌの延在方向と直交する方向に延在する
長い帯状の平面パターンを有している。
ト膜１６をマスクにして酸化シリコン膜１５をドライエ
ッチングすることにより、多結晶シリコン膜９Ａの一部
を露出させる。ドライエッチング後の酸化シリコン膜１
５は、活性領域Ｌの延在方向と直交する方向に延在する
長い帯状の平面パターンを有している。
【００５５】次に、フォトレジスト膜１６を除去した
後、図１９に示すように、基板１上にＣＶＤ法で膜厚１
５ｎｍ〜３０ｎｍ程度の薄い窒化シリコン膜１７Ａを堆
積し、続いて図２０に示すように、上記窒化シリコン膜
１７Ａを異方的にドライエッチングして酸化シリコン膜
１５の側壁のみに残すことにより、この側壁に窒化シリ
コン膜１７Ａからなるエッチング防止膜１７を形成す
る。
後、図１９に示すように、基板１上にＣＶＤ法で膜厚１
５ｎｍ〜３０ｎｍ程度の薄い窒化シリコン膜１７Ａを堆
積し、続いて図２０に示すように、上記窒化シリコン膜
１７Ａを異方的にドライエッチングして酸化シリコン膜
１５の側壁のみに残すことにより、この側壁に窒化シリ
コン膜１７Ａからなるエッチング防止膜１７を形成す
る。
【００５６】次に、図２１に示すように、側壁にエッチ
ング防止膜１７が形成された酸化シリコン膜１５をマス
クにして多結晶シリコン膜９Ａをドライエッチングし、
さらに図２２に示すように、多結晶シリコン膜９Ａの下
層のＯＮＯ膜８および多結晶シリコン膜７Ｂを順次ドラ
イエッチングすることにより、多結晶シリコン７Ｂから
なるフローティングゲート電極７および多結晶シリコン
膜９Ａからなるコントロールゲート電極９（ワード線Ｗ
Ｌ）を形成する。図２３に示すように、コントロールゲ
ート電極９（ワード線ＷＬ）は、活性領域Ｌの延在方向
と直交する方向（図の上下方向）に並行して延在する長
い帯状の平面パターンを有している。
ング防止膜１７が形成された酸化シリコン膜１５をマス
クにして多結晶シリコン膜９Ａをドライエッチングし、
さらに図２２に示すように、多結晶シリコン膜９Ａの下
層のＯＮＯ膜８および多結晶シリコン膜７Ｂを順次ドラ
イエッチングすることにより、多結晶シリコン７Ｂから
なるフローティングゲート電極７および多結晶シリコン
膜９Ａからなるコントロールゲート電極９（ワード線Ｗ
Ｌ）を形成する。図２３に示すように、コントロールゲ
ート電極９（ワード線ＷＬ）は、活性領域Ｌの延在方向
と直交する方向（図の上下方向）に並行して延在する長
い帯状の平面パターンを有している。
【００５７】次に、図２４に示すように、メモリセルを
構成するＭＩＳＦＥＴのソース領域およびドレイン領域
を形成するために、ゲート電極（フローティングゲート
電極７およびコントロールゲート電極９）のスペース領
域のｐ型ウエル４にｎ型不純物（例えばヒ素（Ａｓ））
をイオン注入する。続いて、図２５に示すように、メモ
リセルを構成するＭＩＳＦＥＴの短チャネル効果を抑制
するために、上記スペース領域のｐ型ウエル４にｐ型不
純物（ホウ素（Ｂ））をイオン注入する。ｐ型不純物の
イオン注入は、斜めイオン注入法を用い、ｎ型不純物よ
りも広い領域に導入する。
構成するＭＩＳＦＥＴのソース領域およびドレイン領域
を形成するために、ゲート電極（フローティングゲート
電極７およびコントロールゲート電極９）のスペース領
域のｐ型ウエル４にｎ型不純物（例えばヒ素（Ａｓ））
をイオン注入する。続いて、図２５に示すように、メモ
リセルを構成するＭＩＳＦＥＴの短チャネル効果を抑制
するために、上記スペース領域のｐ型ウエル４にｐ型不
純物（ホウ素（Ｂ））をイオン注入する。ｐ型不純物の
イオン注入は、斜めイオン注入法を用い、ｎ型不純物よ
りも広い領域に導入する。
【００５８】次に、図２６に示すように、基板１を約９
００℃で熱処理し、上記ｎ型不純物およびｐ型不純物を
ｐ型ウエル４内に拡散させることにより、ＭＩＳＦＥＴ
のソース領域およびドレイン領域を構成するｎ型不純物
導入領域２０と、ｎ型不純物導入領域２０を取り囲むパ
ンチスルーストッパ用のｐ型不純物導入領域２１とを形
成する。
００℃で熱処理し、上記ｎ型不純物およびｐ型不純物を
ｐ型ウエル４内に拡散させることにより、ＭＩＳＦＥＴ
のソース領域およびドレイン領域を構成するｎ型不純物
導入領域２０と、ｎ型不純物導入領域２０を取り囲むパ
ンチスルーストッパ用のｐ型不純物導入領域２１とを形
成する。
【００５９】ここまでの工程で、ゲート電極（フローテ
ィングゲート電極７およびコントロールゲート電極９）
のスペース領域のゲート酸化膜６には、ゲート電極の加
工工程や不純物のイオン注入工程で生じたダメージが残
っている。このダメージは、フローティングゲート電極
７に注入された電子がフローティングゲート電極７の端
部から基板１にリークするパスとなるなど、ゲート酸化
膜６の品質を劣化させるため、十分に除去しておく必要
がある。
ィングゲート電極７およびコントロールゲート電極９）
のスペース領域のゲート酸化膜６には、ゲート電極の加
工工程や不純物のイオン注入工程で生じたダメージが残
っている。このダメージは、フローティングゲート電極
７に注入された電子がフローティングゲート電極７の端
部から基板１にリークするパスとなるなど、ゲート酸化
膜６の品質を劣化させるため、十分に除去しておく必要
がある。
【００６０】そこで、図２７に示すように、フッ酸水溶
液（ＨＦ：Ｈ2Ｏ＝１：９９）を使ってゲート酸化膜６
をエッチングする。ゲート酸化膜６中のダメージを十分
に除去するためには、図２８に拡大して示すように、フ
ローティングゲート電極７の側壁端部下のゲート酸化膜
６（矢印で示す箇所）が、少なくともその膜厚分程度、
後退するまでエッチングすることが望ましい。
液（ＨＦ：Ｈ2Ｏ＝１：９９）を使ってゲート酸化膜６
をエッチングする。ゲート酸化膜６中のダメージを十分
に除去するためには、図２８に拡大して示すように、フ
ローティングゲート電極７の側壁端部下のゲート酸化膜
６（矢印で示す箇所）が、少なくともその膜厚分程度、
後退するまでエッチングすることが望ましい。
【００６１】前述したように、本実施形態では、コント
ロールゲート電極９の上部を保護する酸化シリコン膜１
５の側壁に窒化シリコン膜からなるエッチング防止膜１
７を形成する。そのため、上記したゲート酸化膜６中の
ダメージを除去するためのエッチング工程で酸化シリコ
ン膜１５の側壁がエッチングされ、ゲート電極の中心方
向に後退することはない。
ロールゲート電極９の上部を保護する酸化シリコン膜１
５の側壁に窒化シリコン膜からなるエッチング防止膜１
７を形成する。そのため、上記したゲート酸化膜６中の
ダメージを除去するためのエッチング工程で酸化シリコ
ン膜１５の側壁がエッチングされ、ゲート電極の中心方
向に後退することはない。
【００６２】次に、図２９および図３０（図２９の拡大
図）に示すように、基板１を約８５０℃で湿式酸化する
ことによって、ゲート電極（フローティングゲート電極
７およびコントロールゲート電極９）のスペース領域す
なわちｎ型不純物導入領域（ソース領域、ドレイン領
域）２０の表面と、フローティングゲート電極７の側壁
端部下とに膜厚１０ｎｍ程度の清浄で、ダメージのない
高品質のゲート酸化膜６を再形成する。
図）に示すように、基板１を約８５０℃で湿式酸化する
ことによって、ゲート電極（フローティングゲート電極
７およびコントロールゲート電極９）のスペース領域す
なわちｎ型不純物導入領域（ソース領域、ドレイン領
域）２０の表面と、フローティングゲート電極７の側壁
端部下とに膜厚１０ｎｍ程度の清浄で、ダメージのない
高品質のゲート酸化膜６を再形成する。
【００６３】次に、図３１に示すように、基板１上にＣ
ＶＤ法で膜厚１３０ｎｍ程度の窒化シリコン膜２２を堆
積し、続いてその上部にＣＶＤ法で膜厚２００ｎｍ程度
の酸化シリコン膜２３を堆積する。窒化シリコン膜２２
の膜厚は、ゲート電極（フローティングゲート電極７お
よびコントロールゲート電極９）のスペースの半分以下
とし、このスペース領域が窒化シリコン膜２２で完全に
埋まらないようにする。一方、酸化シリコン膜２３は、
このスペース領域を完全に埋め込むように堆積する。
ＶＤ法で膜厚１３０ｎｍ程度の窒化シリコン膜２２を堆
積し、続いてその上部にＣＶＤ法で膜厚２００ｎｍ程度
の酸化シリコン膜２３を堆積する。窒化シリコン膜２２
の膜厚は、ゲート電極（フローティングゲート電極７お
よびコントロールゲート電極９）のスペースの半分以下
とし、このスペース領域が窒化シリコン膜２２で完全に
埋まらないようにする。一方、酸化シリコン膜２３は、
このスペース領域を完全に埋め込むように堆積する。
【００６４】次に、図３２に示すように、酸化シリコン
膜２３の上部にＣＶＤ法で膜厚８００ｎｍ程度の酸化シ
リコン膜２４を堆積し、続いて酸化シリコン膜２４を化
学機械研磨法で研磨してその表面を平坦化した後、酸化
シリコン膜２４の上部にＣＶＤ法で膜厚９０ｎｍ程度の
酸化シリコン膜２５を堆積する。酸化シリコン膜２４の
研磨、平坦化は、メモリアレイと他の領域（周辺回路
部）の段差を低減するために行う。また、酸化シリコン
膜２５は、上記研磨工程で酸化シリコン膜２４の表面に
生じたスクラッチを埋めるために堆積する。
膜２３の上部にＣＶＤ法で膜厚８００ｎｍ程度の酸化シ
リコン膜２４を堆積し、続いて酸化シリコン膜２４を化
学機械研磨法で研磨してその表面を平坦化した後、酸化
シリコン膜２４の上部にＣＶＤ法で膜厚９０ｎｍ程度の
酸化シリコン膜２５を堆積する。酸化シリコン膜２４の
研磨、平坦化は、メモリアレイと他の領域（周辺回路
部）の段差を低減するために行う。また、酸化シリコン
膜２５は、上記研磨工程で酸化シリコン膜２４の表面に
生じたスクラッチを埋めるために堆積する。
【００６５】次に、図３３に示すように、酸化シリコン
膜２５の上部に形成したフォトレジスト膜２６をマスク
にして、ゲート電極（フローティングゲート電極７およ
びコントロールゲート電極９）のスペース領域の酸化シ
リコン膜２５、２４、２３をドライエッチングする。こ
のエッチングは、窒化シリコンに対する酸化シリコンの
エッチング選択比が大きくなるような条件で行い、窒化
シリコン膜２２の表面が露出した段階でエッチングを停
止する。
膜２５の上部に形成したフォトレジスト膜２６をマスク
にして、ゲート電極（フローティングゲート電極７およ
びコントロールゲート電極９）のスペース領域の酸化シ
リコン膜２５、２４、２３をドライエッチングする。こ
のエッチングは、窒化シリコンに対する酸化シリコンの
エッチング選択比が大きくなるような条件で行い、窒化
シリコン膜２２の表面が露出した段階でエッチングを停
止する。
【００６６】次に、図３４に示すように、ゲート電極
（フローティングゲート電極７およびコントロールゲー
ト電極９）のスペース領域の窒化シリコン膜２２および
その下層の薄いゲート酸化膜６をドライエッチングする
ことにより、ｎ型不純物導入領域（ソース領域、ドレイ
ン領域）２０の表面を露出するコンタクトホール２７、
２８を形成する。窒化シリコン膜２２のエッチングは、
異方性エッチング法を用い、ゲート電極（フローティン
グゲート電極７およびコントロールゲート電極９）の側
壁に窒化シリコン膜２２を残すようにする。これによ
り、ゲート電極（フローティングゲート電極７およびコ
ントロールゲート電極９）に対して自己整合（セルフア
ライン）でコンタクトホール２７、２８を形成すること
ができる。
（フローティングゲート電極７およびコントロールゲー
ト電極９）のスペース領域の窒化シリコン膜２２および
その下層の薄いゲート酸化膜６をドライエッチングする
ことにより、ｎ型不純物導入領域（ソース領域、ドレイ
ン領域）２０の表面を露出するコンタクトホール２７、
２８を形成する。窒化シリコン膜２２のエッチングは、
異方性エッチング法を用い、ゲート電極（フローティン
グゲート電極７およびコントロールゲート電極９）の側
壁に窒化シリコン膜２２を残すようにする。これによ
り、ゲート電極（フローティングゲート電極７およびコ
ントロールゲート電極９）に対して自己整合（セルフア
ライン）でコンタクトホール２７、２８を形成すること
ができる。
【００６７】図３５は、コンタクトホール２７、２８の
平面パターンを示している。図示のように、ｎ型不純物
導入領域（ソース領域、ドレイン領域）２０の一方（ド
レイン領域）の上部に形成されるコンタクトホール２７
は、活性領域Ｌ毎に分離された穴状のパターンを有して
いる。すなわち、コンタクトホール２７は、活性領域Ｌ
の延在方向に隣接する２個のＭＩＳＦＥＴ（メモリセル
ＭＣ）に１個の割合で形成される。
平面パターンを示している。図示のように、ｎ型不純物
導入領域（ソース領域、ドレイン領域）２０の一方（ド
レイン領域）の上部に形成されるコンタクトホール２７
は、活性領域Ｌ毎に分離された穴状のパターンを有して
いる。すなわち、コンタクトホール２７は、活性領域Ｌ
の延在方向に隣接する２個のＭＩＳＦＥＴ（メモリセル
ＭＣ）に１個の割合で形成される。
【００６８】これに対し、ｎ型不純物導入領域（ソース
領域、ドレイン領域）２０の他方（ソース領域）の上部
に形成されるコンタクトホール２８は、コントロールゲ
ート電極９（ワード線ＷＬ）の延在方向に沿って延在す
る長い帯状の平面パターンを有している。すなわち、コ
ンタクトホール２８は、コントロールゲート電極９（ワ
ード線ＷＬ）の延在方向に沿った多数のＭＩＳＦＥＴ
（メモリセルＭＣ）に共通のコンタクトホールとなる。
領域、ドレイン領域）２０の他方（ソース領域）の上部
に形成されるコンタクトホール２８は、コントロールゲ
ート電極９（ワード線ＷＬ）の延在方向に沿って延在す
る長い帯状の平面パターンを有している。すなわち、コ
ンタクトホール２８は、コントロールゲート電極９（ワ
ード線ＷＬ）の延在方向に沿った多数のＭＩＳＦＥＴ
（メモリセルＭＣ）に共通のコンタクトホールとなる。
【００６９】次に、図３６に示すように、コンタクトホ
ール２７、２８を通じてｎ型不純物導入領域（ソース領
域、ドレイン領域）２０にｎ型不純物（ＰまたはＡｓ）
をイオン注入することによって、ｎ型不純物導入領域
（ソース領域、ドレイン領域）２０を低抵抗化する。こ
のイオン注入は、後の工程でコンタクトホール２７、２
８の内部に形成されるプラグ３０とｎ型不純物導入領域
（ソース領域、ドレイン領域）２０とのコンタクト抵抗
を低減するために行う。
ール２７、２８を通じてｎ型不純物導入領域（ソース領
域、ドレイン領域）２０にｎ型不純物（ＰまたはＡｓ）
をイオン注入することによって、ｎ型不純物導入領域
（ソース領域、ドレイン領域）２０を低抵抗化する。こ
のイオン注入は、後の工程でコンタクトホール２７、２
８の内部に形成されるプラグ３０とｎ型不純物導入領域
（ソース領域、ドレイン領域）２０とのコンタクト抵抗
を低減するために行う。
【００７０】次に、図３７に示すように、コンタクトホ
ール２７、２８の内部にプラグ３０を形成する。プラグ
３０を形成するには、例えばコンタクトホール２７、２
８の内部を含む酸化シリコン膜２５上にスパッタリング
法で膜厚１０ｎｍ程度のＴｉ膜および膜厚８０ｎｍ程度
のＴｉＮ膜を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法
で膜厚３５０ｎｍ程度のＷ膜を堆積した後、コンタクト
ホール２７、２８の外部のＴｉ膜、ＴｉＮ膜およびＷ膜
を化学的機械研磨法で除去する。ソース領域の上部のコ
ンタクトホール２８内に形成されたプラグ３０は、コン
トロールゲート電極９（ワード線ＷＬ）の延在方向に沿
った多数のＭＩＳＦＥＴ（メモリセルＭＣ）に共通のソ
ース線ＳＬを構成する。
ール２７、２８の内部にプラグ３０を形成する。プラグ
３０を形成するには、例えばコンタクトホール２７、２
８の内部を含む酸化シリコン膜２５上にスパッタリング
法で膜厚１０ｎｍ程度のＴｉ膜および膜厚８０ｎｍ程度
のＴｉＮ膜を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法
で膜厚３５０ｎｍ程度のＷ膜を堆積した後、コンタクト
ホール２７、２８の外部のＴｉ膜、ＴｉＮ膜およびＷ膜
を化学的機械研磨法で除去する。ソース領域の上部のコ
ンタクトホール２８内に形成されたプラグ３０は、コン
トロールゲート電極９（ワード線ＷＬ）の延在方向に沿
った多数のＭＩＳＦＥＴ（メモリセルＭＣ）に共通のソ
ース線ＳＬを構成する。
【００７１】次に、図３８に示すように、酸化シリコン
膜２５の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シ
リコン膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２７の上部の酸
化シリコン膜２５を除去し、プラグ３０の表面を露出す
るスルーホール３２を形成する。
膜２５の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シ
リコン膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２７の上部の酸
化シリコン膜２５を除去し、プラグ３０の表面を露出す
るスルーホール３２を形成する。
【００７２】その後、スルーホール３２の内部を含む酸
化シリコン膜２５上にスパッタリング法とＣＶＤ法とで
膜厚３５０ｎｍ程度のＷ膜を堆積し、続いてフォトレジ
スト膜をマスクにしたドライエッチングでＷ膜をパター
ニングしてデータ線ＤＬを形成することにより、前記図
２〜図４に示すメモリセルＭＣが略完成する。その後、
データ線ＤＬの上部には層間絶縁膜を介して２層程度の
Ａｌ配線が形成されるが、その図示は省略する。
化シリコン膜２５上にスパッタリング法とＣＶＤ法とで
膜厚３５０ｎｍ程度のＷ膜を堆積し、続いてフォトレジ
スト膜をマスクにしたドライエッチングでＷ膜をパター
ニングしてデータ線ＤＬを形成することにより、前記図
２〜図４に示すメモリセルＭＣが略完成する。その後、
データ線ＤＬの上部には層間絶縁膜を介して２層程度の
Ａｌ配線が形成されるが、その図示は省略する。
【００７３】本実施形態によれば、メモリセルＭＣを構
成するＭＩＳＦＥＴの特性を劣化させることなく、ＳＡ
Ｃ技術を利用した微細加工を実現できるので、ＮＯＲ型
フラッシュメモリの大容量化、微細化を推進することが
できる。
成するＭＩＳＦＥＴの特性を劣化させることなく、ＳＡ
Ｃ技術を利用した微細加工を実現できるので、ＮＯＲ型
フラッシュメモリの大容量化、微細化を推進することが
できる。
【００７４】（実施の形態２）前記実施の形態１では、
メモリセルＭＣを構成するＭＩＳＦＥＴのゲート酸化膜
６中に結晶欠陥が発生するのを抑制するために、コント
ロールゲート電極９の上部を保護する絶縁膜を酸化シリ
コン膜１５のみで構成したが、本実施形態では、図３９
に示すように、コントロールゲート電極９上の保護絶縁
膜を酸化シリコン膜１５とその上部に堆積した窒化シリ
コン膜１８とで構成する。
メモリセルＭＣを構成するＭＩＳＦＥＴのゲート酸化膜
６中に結晶欠陥が発生するのを抑制するために、コント
ロールゲート電極９の上部を保護する絶縁膜を酸化シリ
コン膜１５のみで構成したが、本実施形態では、図３９
に示すように、コントロールゲート電極９上の保護絶縁
膜を酸化シリコン膜１５とその上部に堆積した窒化シリ
コン膜１８とで構成する。
【００７５】これにより、メモリセルＭＣのサイズの微
細化と共に、隣接するメモリセルＭＣとのスペースが縮
小し、このスペースよりもコンタクトホール２７（２
８）の径が相対的に大きくなった場合でも、図４０に示
すように、コンタクトホール２７（２８）を形成する際
のエッチングでコントロールゲート電極９上の酸化シリ
コン膜１５が深く削れる不具合を防止することができ
る。この場合でも、ゲート酸化膜６中に結晶欠陥が発生
するのを抑制するため、窒化シリコン膜１８の膜厚は最
小限に止めることが望ましい。
細化と共に、隣接するメモリセルＭＣとのスペースが縮
小し、このスペースよりもコンタクトホール２７（２
８）の径が相対的に大きくなった場合でも、図４０に示
すように、コンタクトホール２７（２８）を形成する際
のエッチングでコントロールゲート電極９上の酸化シリ
コン膜１５が深く削れる不具合を防止することができ
る。この場合でも、ゲート酸化膜６中に結晶欠陥が発生
するのを抑制するため、窒化シリコン膜１８の膜厚は最
小限に止めることが望ましい。
【００７６】また、この場合でも、保護絶縁膜（酸化シ
リコン膜１５および窒化シリコン膜１８）の側壁に窒化
シリコン膜からなるエッチング防止膜１７を形成するこ
とにより、前述したフッ酸洗浄工程で酸化シリコン膜１
５の側壁がエッチングされて後退する不具合を防止する
ことができる。
リコン膜１５および窒化シリコン膜１８）の側壁に窒化
シリコン膜からなるエッチング防止膜１７を形成するこ
とにより、前述したフッ酸洗浄工程で酸化シリコン膜１
５の側壁がエッチングされて後退する不具合を防止する
ことができる。
【００７７】また、前記実施の形態１では、前記図１８
〜図２２に示したように、酸化シリコン膜１５をドライ
エッチングして多結晶シリコン膜９Ａの一部を露出させ
た後、酸化シリコン膜１５の側壁にエッチング防止膜１
７を形成し、次いで側壁にエッチング防止膜１７が形成
された酸化シリコン膜１５をマスクにして多結晶シリコ
ン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂを順
次ドライエッチングしたが、図４１および図４２に示す
ように、酸化シリコン膜１５をマスクにして多結晶シリ
コン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂを
ドライエッチングした後、それらの側壁にエッチング防
止膜１７を形成してもよい。この場合も、前述したフッ
酸洗浄工程で酸化シリコン膜１５の側壁がエッチングさ
れて後退する不具合を防止することができる。
〜図２２に示したように、酸化シリコン膜１５をドライ
エッチングして多結晶シリコン膜９Ａの一部を露出させ
た後、酸化シリコン膜１５の側壁にエッチング防止膜１
７を形成し、次いで側壁にエッチング防止膜１７が形成
された酸化シリコン膜１５をマスクにして多結晶シリコ
ン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂを順
次ドライエッチングしたが、図４１および図４２に示す
ように、酸化シリコン膜１５をマスクにして多結晶シリ
コン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂを
ドライエッチングした後、それらの側壁にエッチング防
止膜１７を形成してもよい。この場合も、前述したフッ
酸洗浄工程で酸化シリコン膜１５の側壁がエッチングさ
れて後退する不具合を防止することができる。
【００７８】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００７９】前記実施の形態では、ＮＯＲ型フラッシュ
メモリに適用した場合について説明したが、これに限定
されるものではなく、例えばＮＡＮＤ型フラッシュメモ
リやＡＮＤ型フラッシュメモリのように、フローティン
グゲート電極とコントロールゲート電極とを有する２層
ゲート構造のＭＩＳＦＥＴでメモリセルを構成する他の
フラッシュメモリに適用することもできる。すなわち、
図４３に示すようなＮＡＮＤ型フラッシュメモリの選択
ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデータ線ＤＬ
とを接続するコンタクトホール４０を自己整合で形成す
る場合や、図４４に示すような、ＡＮＤ型フラッシュメ
モリの選択ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデ
ータ線ＤＬとを接続するコンタクトホール４１を自己整
合で形成する場合などに適用することで、ＮＡＮＤ型フ
ラッシュメモリやＡＮＤ型フラッシュメモリの微細化、
大容量化を推進することができる。
メモリに適用した場合について説明したが、これに限定
されるものではなく、例えばＮＡＮＤ型フラッシュメモ
リやＡＮＤ型フラッシュメモリのように、フローティン
グゲート電極とコントロールゲート電極とを有する２層
ゲート構造のＭＩＳＦＥＴでメモリセルを構成する他の
フラッシュメモリに適用することもできる。すなわち、
図４３に示すようなＮＡＮＤ型フラッシュメモリの選択
ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデータ線ＤＬ
とを接続するコンタクトホール４０を自己整合で形成す
る場合や、図４４に示すような、ＡＮＤ型フラッシュメ
モリの選択ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデ
ータ線ＤＬとを接続するコンタクトホール４１を自己整
合で形成する場合などに適用することで、ＮＡＮＤ型フ
ラッシュメモリやＡＮＤ型フラッシュメモリの微細化、
大容量化を推進することができる。
【００８０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８１】本発明によれば、メモリセルを構成するＭ
ＩＳＦＥＴの特性を劣化させることなく、ＳＡＣ技術を
利用した微細加工を実現することができる。
ＩＳＦＥＴの特性を劣化させることなく、ＳＡＣ技術を
利用した微細加工を実現することができる。
【００８２】本発明によれば、フラッシュメモリの大容
量化、微細化を推進することができる。
量化、微細化を推進することができる。
【図１】本発明の一実施の形態であるＮＯＲ型フラッシ
ュメモリの主要部を示すブロク図である。
ュメモリの主要部を示すブロク図である。
【図２】本発明の一実施の形態であるフラッシュメモリ
のメモリアレイを示す要部平面図である。
のメモリアレイを示す要部平面図である。
【図３】図２のＡ−Ａ線に沿った半導体基板の要部断面
図である。
図である。
【図４】図２のＢ−Ｂ線に沿った半導体基板の要部断面
図である。
図である。
【図５】図４の拡大断面図である。
【図６】本発明の一実施の形態であるフラッシュメモリ
の製造方法を示す要部平面図である。
の製造方法を示す要部平面図である。
【図７】本発明の一実施の形態であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図８】本発明の一実施の形態であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図９】本発明の一実施の形態であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図１０】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部平面図である。
リの製造方法を示す要部平面図である。
【図１２】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１４】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１７】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１９】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２０】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２３】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部平面図である。
リの製造方法を示す要部平面図である。
【図２４】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２５】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２７】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２８】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部拡大断面図である。
リの製造方法を示す要部拡大断面図である。
【図２９】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３０】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部拡大断面図である。
リの製造方法を示す要部拡大断面図である。
【図３１】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３２】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３３】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３４】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３５】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部平面図である。
リの製造方法を示す要部平面図である。
【図３６】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３７】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３８】本発明の一実施の形態であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３９】本発明の他の実施の形態であるフラッシュメ
モリを示す要部拡大断面図である。
モリを示す要部拡大断面図である。
【図４０】本発明の他の実施の形態であるフラッシュメ
モリの製造方法を示す要部拡大断面図である。
モリの製造方法を示す要部拡大断面図である。
【図４１】本発明の他の実施の形態であるフラッシュメ
モリの製造方法を示す要部断面図である。
モリの製造方法を示す要部断面図である。
【図４２】本発明の他の実施の形態であるフラッシュメ
モリの製造方法を示す要部断面図である。
モリの製造方法を示す要部断面図である。
【図４３】本発明の他の実施の形態であるＮＡＮＤ型フ
ラッシュメモリの概略回路図である。
ラッシュメモリの概略回路図である。
【図４４】本発明の他の実施の形態であるＡＮＤ型フラ
ッシュメモリの概略回路図である。
ッシュメモリの概略回路図である。
【図４５】本発明者らが検討した課題を説明する断面図
である。
である。
【図４６】本発明者らが検討した課題を説明する断面図
である。
である。
【図４７】本発明者らが検討した課題を説明する断面図
である。
である。
【図４８】本発明者らが検討した課題を説明する断面図
である。
である。
【図４９】本発明者らが検討した課題を説明する拡大断
面図である。
面図である。
【図５０】本発明者らが検討した課題を説明する拡大断
面図である。
面図である。
１ 半導体基板 ２ 素子分離溝 ３ 酸化シリコン膜 ４ ｐ型ウエル ６ ゲート酸化膜（第１ゲート絶縁膜） ７ フローティングゲート電極 ７Ａ 多結晶シリコン膜 ８ ＯＮＯ膜（第２ゲート絶縁膜） ９Ａ 多結晶シリコン膜 ９ コントロールゲート電極 １５ 酸化シリコン膜（第１保護絶縁膜） １６ フォトレジスト膜 １７ エッチング防止膜 １７Ａ 窒化シリコン膜 １８ 窒化シリコン膜 ２０ ｎ型不純物導入領域（ソース領域、ドレイン領
域） ２１ ｐ型不純物導入領域 ２２ 窒化シリコン膜（第２保護絶縁膜） ２３、２４、２５ 酸化シリコン膜 ２６ フォトレジスト膜 ２７、２８ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ スルーホール ４０、４１ コンタクトホール １００ 半導体基板 １０１ ゲート酸化膜 １０２ フローティングゲート電極 １０２Ａ 多結晶シリコン膜 １０３ ＯＮＯ膜 １０４ コントロールゲート電極 １０４Ａ 多結晶シリコン膜 １０５ 酸化シリコン膜 １０６ フォトレジスト膜 １０７ 不純物導入領域（ソース領域、ドレイン領域） １０８ 窒化シリコン膜 ＤＬ データ線 ＩＯ 入出力回路 ＭＡＲＹ メモリアレイ ＭＣ メモリセル ＳＡ センスアンプ ＳＬ ソース線 ＳＶＣ ソース電圧制御回路 ＴＧ タイミング発生回路 ＶＧ 内部電圧発生回路 ＷＬ ワード線 ＸＢ Ｘアドレスバッファ ＸＤ Ｘアドレスデコーダ ＹＢ Ｙアドレスバッファ ＹＤ Ｙアドレスデコーダ ＹＳ Ｙスイッチ回路
域） ２１ ｐ型不純物導入領域 ２２ 窒化シリコン膜（第２保護絶縁膜） ２３、２４、２５ 酸化シリコン膜 ２６ フォトレジスト膜 ２７、２８ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ スルーホール ４０、４１ コンタクトホール １００ 半導体基板 １０１ ゲート酸化膜 １０２ フローティングゲート電極 １０２Ａ 多結晶シリコン膜 １０３ ＯＮＯ膜 １０４ コントロールゲート電極 １０４Ａ 多結晶シリコン膜 １０５ 酸化シリコン膜 １０６ フォトレジスト膜 １０７ 不純物導入領域（ソース領域、ドレイン領域） １０８ 窒化シリコン膜 ＤＬ データ線 ＩＯ 入出力回路 ＭＡＲＹ メモリアレイ ＭＣ メモリセル ＳＡ センスアンプ ＳＬ ソース線 ＳＶＣ ソース電圧制御回路 ＴＧ タイミング発生回路 ＶＧ 内部電圧発生回路 ＷＬ ワード線 ＸＢ Ｘアドレスバッファ ＸＤ Ｘアドレスデコーダ ＹＢ Ｙアドレスバッファ ＹＤ Ｙアドレスデコーダ ＹＳ Ｙスイッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚本 恵介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 柳田 博史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 岡田 大介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F001 AA43 AA60 AA63 AB08 AC06 AD05 AD52 AD53 AD60 AD61 AE02 AE03 AE08 AG07 AG10 AG11 AG12 AG28 5F083 EP23 EP55 EP56 EP63 EP64 EP68 EP69 EP76 EP77 EP79 ER02 ER09 ER16 ER22 GA06 JA04 JA39 JA40 MA03 MA05 MA06 MA19 MA20 NA01 PR03 PR05 PR06 PR07 PR10 PR29 PR37 PR40 5F101 BA29 BA33 BA36 BB05 BC11 BD31 BD33 BD34 BD35 BD36 BE02 BE05 BE07 BH08 BH09 BH13 BH14 BH19
Claims (21)
- 【請求項１】 不揮発性半導体記憶装置を含む半導体集
積回路装置であって、 主面を有する半導体基板と、 前記半導体基板の主面上に互いに隣接して形成され、そ
れぞれが第１ゲート絶縁膜と、フローティングゲート電
極と、第２ゲート絶縁膜と、コントロールゲート電極
と、両側壁部にエッチング防止膜を有する第１保護絶縁
膜とからなり、それらの順で積層された少なくとも一対
の積層構造体と、 前記一対の積層構造体の互いに対向する側壁部間に位置
する前記半導体基板の主面に形成され、ソース領域また
はドレイン領域として作用する第１不純物導入領域と、 前記一対の積層構造体のそれぞれの側壁部を覆って形成
され、その底部が前記第１不純物導入領域の一表面部に
延在する第２保護絶縁膜と、 前記一対の積層構造体の互いに対向する前記側壁部を覆
う前記第２保護絶縁膜によって規定された接続孔を埋め
るように形成され、前記第１不純物導入領域に電気的に
接続された第１導体層と、を有することを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１ゲート絶縁膜は、酸化シリコン膜からな
り、前記第１保護絶縁膜は、少なくともその一部に酸化
シリコン膜を含み、前記エッチング防止膜および前記第
２保護絶縁膜は、窒化シリコン膜からなることを特徴と
する半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記第１保護絶縁膜は、酸化シリコン膜とその上
部に積層された窒化シリコン膜とからなることを特徴と
する半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記第１不純物導入領域は、ドレイン領域として
作用し、前記第１導体層は、データ線の一部として作用
することを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記少なくとも一対の積層構造体の上部には、少
なくとも一層以上の酸化シリコン膜からなる層間絶縁膜
が形成され、前記データ線は、前記層間絶縁膜上に形成
されていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項４記載の半導体集積回路装置にお
いて、前記一対の積層構造体の前記第１不純物導入領域
が形成された側壁部とは反対側の側壁部に位置する前記
半導体基板の主面には、ソース領域として作用する第２
不純物領域が形成され、前記第２不純物領域には、ソー
ス線の一部として作用する第２導体層が電気的に接続さ
れていることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、前記ソース領域として作用する第２導体層は、前
記第２不純物領域を挟む前記一対の積層構造体の互いに
対向する前記側壁部を覆う前記第２保護絶縁膜によって
規定された接続孔を埋めるように形成されていることを
特徴とする半導体集積回路装置。 - 【請求項８】 請求項１記載の半導体集積回路装置にお
いて、前記第２ゲート絶縁膜は、酸化シリコン膜と窒化
シリコン膜とを交互に３層以上積層した絶縁膜からなる
ことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項１記載の半導体集積回路装置にお
いて、前記少なくとも一対の積層構造体のそれぞれは、
フラッシュメモリのメモリセルを構成し、前記メモリセ
ルの書き込みは、前記フローティングゲート電極に電荷
を注入して行うことを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項９記載の半導体集積回路装置に
おいて、前記フラッシュメモリは、ＮＯＲ型フラッシュ
メモリであることを特徴とする半導体集積回路装置。 - 【請求項１１】 ＭＩＳトランジスタ構造を含む半導体
集積回路装置の製造方法であって、（ａ）半導体基板の
主面にＭＩＳトランジスタ構造を形成するための第１ゲ
ート絶縁膜を形成する工程、（ｂ）前記第１ゲート絶縁
膜上の一部を覆う第１ゲート電極と、前記第１ゲート電
極上を覆う第１絶縁膜との２層を含み、前記第１絶縁膜
の側壁部にエッチング防止膜が形成された少なくとも一
対の積層構造体を形成する工程、（ｃ）前記積層構造体
によって覆われていない領域の前記第１ゲート絶縁膜を
通じて前記半導体基板に不純物を導入することによっ
て、前記積層構造体に自己整合した第１不純物導入領域
を前記半導体基板の主面に形成する工程、（ｄ）前記
（ｃ）工程の後、前記積層構造体によって覆われていな
い領域の前記第１ゲート絶縁膜を除去する工程、（ｅ）
前記（ｄ）工程の後、前記積層構造体の上部および側壁
部を覆う第２絶縁膜を形成する工程、を有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
の製造方法において、前記（ｄ）工程と前記（ｅ）工程
との間に、（ｄ−２）前記第１ゲート絶縁膜が除去され
た領域の前記半導体基板の主面を酸化することによっ
て、前記主面に絶縁膜を形成する工程、をさらに有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
の製造方法において、前記（ｅ）工程の後、（ｆ）前記
第２絶縁膜によって覆われた前記積層構造体を覆い、か
つ前記積層構造体間のスペースを埋めるように、前記第
２絶縁膜上に第３絶縁膜を形成する工程、（ｇ）前記第
３絶縁膜上にコンタクトホール用マスクを形成し、前記
マスクを用いた異方性エッチングで前記第３絶縁膜およ
び前記第２絶縁膜をそれらの積層方向に選択的に除去す
ることによって、前記第３絶縁膜および前記第２絶縁膜
を貫通して前記第１不純物導入領域の表面に達するコン
タクトホールを形成する工程、をさらに含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法において、前記（ｇ）工程の後、（ｈ）前記
コンタクトホールを埋め込み、かつ前記第１不純物導入
領域と電気的に接続される配線用導体層を形成する工
程、をさらに含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
の製造方法において、前記積層構造体を構成する前記第
１ゲート電極と前記第１絶縁膜との間には、第２ゲート
絶縁膜とその上部に積層された第２ゲート電極とが介在
していることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１６】 請求項１４記載の半導体集積回路装置
の製造方法において、前記第１ゲート絶縁膜、前記第１
絶縁膜および前記第３絶縁膜は、酸化シリコン膜からな
り、前記エッチング防止膜および前記第２絶縁膜は、窒
化シリコン膜からなることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１７】 請求項１６記載の半導体集積回路装置
の製造方法において、前記第１ゲート電極および前記第
２ゲート電極は、多結晶シリコン膜からなり、前記第２
ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜およ
び酸化シリコン膜がそれらの順に積層された３層膜から
なることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
の製造方法において、前記第１絶縁膜は、酸化シリコン
膜および窒化シリコン膜がそれらの順に積層された２層
膜からなり、前記エッチング防止膜は、前記２層膜の側
壁部を覆うように形成されていることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１９】 以下の工程を有する半導体集積回路装
置の製造方法：（ａ）半導体基板の主面に酸化シリコン
膜からなる第１ゲート絶縁膜を形成し、前記第１ゲート
絶縁膜上に第１導電膜、第２ゲート絶縁膜および第２導
電膜をこの順に形成する工程、（ｂ）前記第２導電膜上
に酸化シリコン膜の単層膜、または酸化シリコン膜上に
窒化シリコン膜を形成した積層膜からなる第１保護絶縁
膜を形成する工程、（ｃ）前記第１保護絶縁膜をパター
ニングすることにより、前記第１保護絶縁膜からなるエ
ッチングマスクを形成する工程、（ｄ）前記エッチング
マスクをマスクに用いたドライエッチングで前記第２導
電膜、前記第２ゲート絶縁膜および前記第１導電膜をこ
の順にパターニングすることにより、前記第１導電膜か
らなるフローティングゲート電極と前記第２導電膜から
なるコントロールゲート電極とを有し、前記コントロー
ルゲート電極の上部が前記第１保護絶縁膜で覆われた積
層構造のゲート電極を複数形成する工程、（ｅ）前記
（ｃ）工程の後、前記（ｄ）工程に先立って、または前
記（ｄ）工程の後、パターニングされた前記第１保護絶
縁膜の両側壁部に窒化シリコン膜からなるエッチング防
止膜を形成する工程、（ｆ）前記複数のゲート電極の互
いに対向する側壁部間に位置する前記半導体基板の主面
に不純物を導入することによって、ソース領域およびド
レイン領域を形成する工程、（ｇ）前記（ｆ）工程の
後、フッ酸を含んだエッチング液を用いて前記半導体基
板の表面を処理することにより、前記複数のゲート電極
の互いに対向する側壁部間に位置する前記第１ゲート絶
縁膜を洗浄する工程、（ｈ）前記（ｇ）工程の後、前記
複数のゲート電極のそれぞれの上部および両側壁部を覆
い、前記複数のゲート電極の互いに対向する側壁部間を
埋め込まない程度の膜厚を有する窒化シリコン膜からな
る第２保護絶縁膜を形成する工程、（ｉ）前記第２保護
絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形
成し、前記複数のゲート電極の互いに対向する側壁部間
を前記層間絶縁膜で埋め込む工程、（ｊ）前記複数のゲ
ート電極の互いに対向する側壁部間に位置する前記層間
絶縁膜および前記第２保護絶縁膜をエッチングすること
により、前記ソース領域の表面を露出する第１接続孔お
よび前記ドレイン領域の表面を露出する第２接続孔を形
成する工程、（ｋ）前記第１接続孔の内部に、前記ソー
ス領域と電気的に接続される第３導電膜を形成し、前記
第２接続孔の内部に、前記ドレイン領域と電気的に接続
される第４導電膜を形成する工程。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
の製造方法において、前記第１接続孔の内部に形成され
た前記第３導電膜は、ソース線の一部として作用し、前
記第２接続孔の内部に形成された前記第４導電膜は、デ
ータ線の一部として作用することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２１】 請求項２０記載の半導体集積回路装置
の製造方法において、前記複数のゲート電極のそれぞれ
は、フラッシュメモリのメモリセルを構成し、前記メモ
リセルの書き込みは、前記フローティングゲート電極に
電荷を注入して行い、前記メモリセルの消去は、前記フ
ローティングゲート電極に注入された前記電荷を前記半
導体基板に放出して行うことを特徴とする半導体集積回
路装置の製造方法。
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