TWI427771B - 半導體裝置及其之製造方法 - Google Patents

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Description

半導體裝置及其之製造方法 發明領域
本發明係有關一種半導體裝置及一種製造半導體裝置的方法。
 發明背景
有各種類型的半導體裝置，例如：動態隨機存取記憶體(DRAM)和靜態隨機存取記憶體(SRAM)。於此等類型之中，一種半導體裝置，其中一儲存資訊之溝槽電容器係形成於一元件隔離絕緣薄膜之中，具有DRAM以及SRAM二者的優點，DRAM能夠容易高度地予以積體且具有大的電容，而SRAM能夠以高速與低的功率消耗量來運作。
於是，為了最大化低功率消耗量的優點，此型的半導體裝置需要有此一組態，其中於該溝槽電容器內的漏電流能被降低。
國際公開案號WO92/02044小冊子揭露與本實施例相關的一技術。於此文獻中，一虛設的主動區被備製於一胞元區的外周邊中以防止一真實主動區的寬度不在蝕刻的時候降低。
 發明概要
本文中討論的實施例之一個態樣係要備製一種半導體裝置，其包括一備製數個胞元主動區於一胞元區內之半導 體基材，一形成於介於該等胞元主動區之間的該半導體基材中的元件隔離溝槽，一形成於該元件隔離溝槽之中的電容器介電膜，以及一形成於該電容器介電膜之上的電容器上部電極，且與該半導體基材和該電容器介電膜一起構成一電容器，其中一虛設的主動區係被備製於在該胞元區的旁邊的該半導體基材中。
圖式簡單說明
第1圖是依據本發明的序言的解釋之一種半導體裝置的放大平面圖；第2圖是沿著第1圖中的線X1－X1所取得的一橫截面圖；第3圖係依據本發明的序言的解釋之半導體裝置的等價電路圖；第4圖顯示沿著第1圖中的線Y1－Y1以及線Y2－Y2所取得的橫截面圖；第5圖係一實際的產品的一平面佈局；第6A至6Y圖是顯示如本發明之第一實施例的一半導體裝置之製造方法的橫截面圖；第7A和7B圖是顯示如本發明之第一實施例之製造半導體裝置的方法之平面圖；第8圖是顯示於本發明之第一實施例的包括一虛設的主動區之一廣大的區域的一平面圖；第9圖係經由研究該半導體裝置的不良百分比係藉由備製該虛設的主動區而減少至何種程度而獲得的一圖； 第10圖係經由研究是否一漏電流係藉由備製本發明之第一實施例的虛設的主動區而實際地減少所獲得的一圖；第11圖是顯示如本發明之第一實施例的虛設的主動區之一第一實例之一配置實例的一平面圖；第12圖是顯示於第11圖中的虛設的主動區以及其之週邊之放大平面圖；第13圖是顯示如本發明之第一實施例的虛設的主動區之一第二實例之一配置實例的一平面圖；第14圖是顯示於第13圖中的虛設的主動區以及其之週邊之放大平面圖；第15A至15K圖是顯示如本發明之第二實施例的一半導體裝置之製造方法的橫截面圖；第16圖係經由研究本發明之第二實施例中的半導體裝置的不良百分比而獲得的一圖；第17A至17D圖是顯示如本發明之第三實施例的一半導體裝置之製造方法的橫截面圖；第18圖係經由研究本發明之第三實施例中的半導體裝置的不良百分比而獲得的一圖；第19圖係經由研究是否第18圖的缺陷可歸因於一漏電流而獲得的一圖；第20圖係經由研究半導體裝置的不良百分比而獲得的一圖，其係藉由降低一元件隔離絕緣薄膜的一殘餘薄膜厚度至比第18圖中的研究所使用的更低。
 較佳實施例之詳細說明
在說明較佳實施例之前，將先提出本實施例的序言之解釋。
第1圖是一種依據本實施例的序言的解釋之半導體裝置的放大平面圖。第2圖是沿著第1圖中的X1－X1線所取得的一橫截面圖。
此半導體裝置係使用一形成於一元件隔離溝槽之中的電容器作為一胞元電容器。第1圖於圖的左側顯示一胞元區C的端部件C1，也就是，缺少一胞元之一部件的擴大的近處。
如第2圖中顯示的，此半導體裝置具有形成於一個p型矽基材(半導體基材)1之中的一個n井16。此外，一元件隔離溝槽1a係形成於該矽基材1的上表面之內，以及一由一氧化矽薄膜所製成的電容器介電膜21係形成於該元件隔離溝槽1a之中。
再者，一由多晶矽構成的上部電極(板電極)23b係形成於該電容器介電膜21之上。一電容器Q係由該上部電極23b、該電容器介電膜21，以及該矽基材1所建構成。
並且，一個MOS型選擇電晶體TRSEL ，其中該電容器介電膜21係用作為一閘極絕緣薄膜，係緊鄰著該電容器Q而形成。該選擇電晶體TRSEL 除了一由多晶矽構成的閘極電極(字組線)23c之外還具有一源極/汲極延伸區36和一源極/汲極區47。
在此等之中，該源極/汲極延伸區36運行以電氣地連接該電容器Q和該選擇電晶體TRSEL 。另一方面，該源極/汲極區47係構成一位元線(BL)的一部件。
然後，一金屬矽化物層49係形成於未被一矽化物區塊40b所覆蓋的該等電極的23b和23c之一區域之內的上表面之上。再者，一層間絕緣薄膜51係形成於該矽基材1的整個上表面之上。該層間絕緣薄膜51於該源極/汲極區47上具有一個孔51b，以及一位元線接觸插塞55係形成於該孔51b之內。
注意到，於形成該位元線接觸插塞55的製程中，一字組線接觸插塞80也如第1圖中顯示的在同時形成於該閘極電極23c之上。
第1圖中顯示的數個胞元主動區102係予以界定為該矽基材1內未形成該元件隔離溝槽1a(參見第2圖)的區域。該胞元主動區102包括該源極/汲極延伸區36、該源極/汲極區47，以及於該閘極電極23c之下的一通道區。
第3圖係此半導體裝置的一等價電路圖。
如第3圖中顯示的，於此半導體裝置中，一種一電晶體一電容器型的記憶體胞元係由該電容器Q和該選擇電晶體TRSEL 予以建構成。於此記憶體胞元內，施加至該n井16和該上部電極(板電極)23b的電壓是固定的。在作業的期間內，一接地電位一直被施加至該n井16，以及－1.55 V的一電壓一直被施加至該上部電極23b。
舉例而言，在寫入“1”的時候，一高位準電壓(0 V)係施 加至該位元線(源極/汲極區)47，以及一低位準電壓(－1.55 V)係施加至該字組線(閘極電極)23c。藉此，該選擇電晶體TRSEL 係被開啟，藉此施加該位元線47的一電壓至該電容器Q。結果，介於該電容器Q的2個電極之間的一電位差變成1.55 V，以及電荷係被堆積於該電容器Q之內。以此方式，資訊"1"係寫入該電容器Q之內。
相比之下，在寫入“0”的時候，當該選擇電晶體TRSEL 係如“1”的寫入的情況下為開啟(ON)的狀態時，一低位準電壓(－1.2 V)係施加至該位元線47，藉此，介於該電容器Q的2個電極之間的一電位差變成如同0.35 V(＝|－1.55 V－(－1.2 V)|)一樣小，藉此電荷幾乎不堆積於該電容器Q之內。以此方式，儲存於該電容器Q內的資訊變成"0"。
在這裡，為了不要選擇此胞元，需要施加0.35 V的電壓至該字組線23c以關閉該選擇電晶體TRSEL 。
第4圖顯示沿著第1圖中的線Y1－Y1以及線Y2－Y2所取得的橫截面圖。
如第4圖中顯示的，雖然該等元件隔離溝槽1a的形狀是設計成該等溝槽1a的各個是一樣的，該等元件隔離溝槽1a的各個之實際的橫截面形狀變成不同的。此係由於在第1圖的左側中不存在該等胞元區102的事實，藉此於該胞元區C的端部件C1處之該等胞元主動區102係比另一區C2配置不足。因此，於該端部件C1處，該元件隔離溝槽1a的寬度在該元件隔離溝槽1a係藉由蝕刻形成的時候係經由光學鄰近效應而變窄。
此外，當該等胞元主動區102以此方式不足地分佈時，該元件隔離溝槽1a的一側表面之傾斜角度θ傾向成為大的，當該元件隔離溝槽1a係藉由蝕刻形成時。此亦引起該等元件隔離溝槽1a的橫截面形狀之差異。
當該元件隔離溝槽1a的寬度係由於光學鄰近效應而減少時，一沿著第4圖中的途徑P之漏電流在介於該等鄰近的胞元主動區102之間是增加的。此係因為既然固定的電壓(－1.55 V)係如上說明的在作業的期間內一直被施加至該上部電極23b，該元件隔離溝槽1a的底表面的傳導性係自n型的n井16反轉成為一個p型以非故意地形成一通道1b，以及因此，漏電流變得更可能沿著該通道1b而流動，當一電位差係如同位元線的電壓改變的情況時而於與該等鄰近的胞元主動區102之間發生時。
當此一漏電流係於鄰近的胞元之儲存資訊係不同於"1"和"0"的情況下而產生時，一電荷係自一胞元留置另一個。此引起儲存於各胞元內的資訊被破壞的麻煩。
雖然漏電流很可能如上說明的發生於該胞元區C的端部件C1中，本申請案的發明人於一實際的產品中進行本研究以具體指明一漏電流很可能發生的一位置。
第5圖係一實際的產品的一平面佈局。
於第5圖中，該胞元區C具有具有的24 wl×32排組之排組結構，以及係配置為4列和4行。此外，周邊電路區，例如：一放大器電路amp、一字組線解碼器Wdec、一直流電路DC、一冗餘電路ECC、一輸入輸出電路IO和類似物， 係予以配置介於該等鄰接的胞元區C之間。
本研究結果顯示出，於此一佈局中，以上說明的漏電流係顯著地產生於介於如顯示於第5圖的(i)至(iii)之內的該等胞元區C和周邊電路區之間的邊界中。
考慮到此等要點，本申請案的發明人已經設計出如以下說明的實施例。
第6A至6Y圖是顯示如第一實施例之製造半導體裝置的方法的橫截面圖，以及第7A和7B圖是其等之平面圖。
於第6A至6Y圖的各個橫截面圖中，除一周邊電路區A和一胞元區C之外，還顯示在該胞元區C的一端部件旁邊的一自由區B之橫截面。於此等圖示中，顯示於較上側的一橫截面圖係對應至一沿著於平面圖(第7A和7B圖)中的線X1－X1所取得的橫截面圖。此外，至於該胞元區C，沿著平面圖(第7A和7B圖)中的線Y1－Y1和線Y2－Y2所取得的橫截面之係被顯示。於該胞元區C的此等橫截面圖中，沿著線Y1－Y1所取得的橫截面圖是該胞元區C的端部件C1之橫截面圖，以及沿著線Y2－Y2所取得的橫截面圖是該另一部件C2的橫截面圖。
再者，於第6A至6Y以及第7A和7B圖中，給予第1至5圖的相同的參考號碼以代表如於序言的解釋中說明的那些相同的組份。
為了製造此半導體裝置，如第6A圖中顯示的，一個具有大概10 nm的厚度之第一熱氧化薄膜2首先藉由熱氧化該p型矽基材1的上表面而形成。隨後，一具有大概112 nm的 厚度之氮化矽薄膜係藉由一電漿CVD法而形成於該第一熱氧化薄膜2之上。如此形成的氮化矽薄膜係使用作為一拋光終止薄膜3。
由氮化矽所製成的該拋光終止薄膜3具有高應力，但是經由以此方式形成該拋光終止薄膜3於該第一熱氧化薄膜2之上，能預防由於該拋光終止薄膜3的應力而來之缺陷不發生於該矽基材1內。
接著，如第6 B圖中顯示的，一光阻劑係予以塗敷於該拋光終止薄膜3之上，以及接而予以暴露且予以顯影以形成一第一阻抗圖案5。在其之後，該拋光終止薄膜3、該第一熱氧化薄膜2，以及該矽基材1係經由該第一阻抗圖案5的窗5a而予以乾式蝕刻。
乾式蝕刻，舉例而言，係藉由於一感應耦合電漿(ICP)型的電漿蝕刻設備中，使用Cl2 作為一蝕刻氣體予以進行。藉此，界定數個胞元主動區102之元件隔離溝槽1a係形成於該矽基材1內。
此外，於該胞元區C旁邊的該自由區B內，一虛設的主動區103係藉由該等元件隔離溝槽1a予以界定。
再者，於該周邊電路區A內，該等元件隔離溝槽1a，其等係界定一周邊主動區101，例如：一源極/汲極區和一周邊MOS電晶體的一通道區，係形成於該矽基材1內。
於以上的乾式蝕刻中，使用此一蝕刻條件以使得該等窗5a的側表面在蝕刻的期間內係後縮的。因此，該等元件隔離溝槽(isolation device grooves)1a的側表面係如顯示於圖示之內的自該矽基材1的一垂直線方向傾斜。
之後，以上說明的第一阻抗圖案5係予以移除。
第7A圖是在此製程完成之後的一平面圖。
如第7A圖中顯示的，該虛設的主動區103係獨立於該等胞元主動區102而形成。
此外，該等胞元主動區102和該虛設的主動區103的平面大小不特別地限制。於本實施例中，該虛設的主動區103的寬度W3設定成0.24 μm。此外，介於該等胞元區102和該虛設的主動區103之間的間隔W4被設定成0.49 μm。鄰近的胞元主動區係藉由寬度W5(＝0.19 μm)予以分隔。
如上說明的，於本實施例中，該虛設的主動區103係備製於該自由區B中。於是，於該胞元區C的該端部件C1中，該胞元主動區102係假定密集地予以配置。為此之故，於該端部件C1和該另一部件C2中的該等胞元主動區102係以實質相同的密度予以配置。於是，在暴露光阻劑的時候之光學鄰近效應能使得在部件C1和C2內實質相等。藉此，在部件C1和C2內的該第一阻抗圖案5之寬度D1和D2(參見第6B圖)能成為實質地相等的。因此，如顯示於第6B圖的橫截面圖中的，該等元件隔離溝槽1a於Y1－Y1橫截面和Y2－Y2橫截面中的寬度W1和W2變成實質相等的。
再者，因該虛設的主動區103係予以備製以降低該胞元區C的該端部件C1中之該等胞元主動區102的配置密度之差異，乾式蝕刻在形成元件隔離溝槽1a的時候係於該端部件C1與另一部件C2中以實質相同的方式繼續進行。因此，於此等部件內的該等元件隔離溝槽1a的側表面之傾角θ1和 θ2能成為實質地相等的。
接著，如第6C圖中顯示的，為復原於該等元件隔離溝槽1a的內部表面內由於乾式蝕刻所遭到的損傷，該等元件隔離溝槽1a的內部表面係予以熱氧化以形成一個第二熱氧化薄膜7。該第二熱氧化薄膜7的厚度不特別地限制。於本實施例中，其之厚度設定成大概10 nm。
接著，用於獲得第6D圖中顯示的一橫截面結構之製程將予以說明。
首先，作為一元件隔離絕緣薄膜9之一氧化矽薄膜係藉由高密度電漿CVD(HDPCVD)法予以形成於該第二熱氧化薄膜7的各個以及該拋光終止薄膜3之上。該等元件隔離溝槽1a係完全地用該元件隔離絕緣薄膜9予以嵌埋。
之後，形成於該拋光終止薄膜3之上的過量的元件隔離絕緣薄膜9係予以拋光以及藉由CMP法予以移除。因此，該元件隔離絕緣薄膜9只留在於該等元件隔離溝槽1a內。注意到拋光係在該拋光終止薄膜3處自動地停止。
此外，因該第二熱氧化薄膜7係預先於該元件隔離溝槽1a之中形成，該矽基材1和該元件隔離絕緣薄膜9的黏著可以增加，藉此可以預防該元件隔離絕緣薄膜9的剝落。
接著，如第6E圖中顯示的，一光阻劑係予以塗敷於該拋光終止薄膜3和該元件隔離絕緣薄膜9之上。光阻劑接而予以暴露且顯影以形成一第二阻抗圖案11。如第6E圖中顯示的，該第二阻抗圖案11於稍後要形成一電容器的區域內具有窗11a。
隨後，如第6F圖中顯示的，該元件隔離絕緣薄膜9係經由該等窗11a而予以乾式蝕刻。藉此，於稍後要形成一電容器的區域內該元件隔離絕緣薄膜9係形成為薄的，以及該元件隔離絕緣薄膜9的上表面係比該矽基材1的上表面為降低的。
此乾式蝕刻，舉例而言，係藉由在一磁控管反應離子蝕刻(RIE)電漿蝕刻設備中且使用C4 F8 作為一蝕刻氣體進行。靠此蝕刻氣體，氧化矽的蝕刻速率係更高於氮化矽的蝕刻速率。因此，只有由氧化矽所製成的該元件隔離絕緣薄膜9能予以選擇性地蝕刻。
蝕刻該元件隔離絕緣薄膜9的蝕刻時間不特別地限制。於本實施例中，蝕刻時間設定成25秒。
接著，如第6G圖中顯示的，令該第二阻抗圖案11接受灰化以及予以移除。之後，該矽基材1的整個上表面係暴露至一氫氟酸溶液。經由此濕式蝕刻，在第6F圖的蝕刻製程的期間內所產生的蝕刻產物係予以移除，以及該矽基材1的表面係予以清潔。
接著，如第6H圖中顯示的，由所氮化矽製成的該拋光終止薄膜3係藉由使用磷酸作為一蝕刻溶液的濕式蝕刻予以移除。
接著，如第6I圖中顯示的，為了清潔該矽基材1的表面，表面係再次予以熱氧化以於該等元件隔離溝槽1a的內部表面上形成一具有大概10 nm的厚度之第三熱氧化薄膜14。
接著，如第6 J圖中顯示的，作為一n型雜質的磷係於加速能量600 KeV和1×1013 cm－2 的劑量的條件之下予以離子佈植至於該等A至C區域之內的該矽基材1之中。藉此，比該等元件隔離溝槽1a更深的n井16係形成於此等區域之中。
在這裡，設若於該元件隔離絕緣薄膜9之下的n型雜質的濃度是低的，該部件的傳導性於一些事例中會反轉成為一個p型，藉此引起漏電流之通道係形成於該元件隔離絕緣薄膜9之下。
為了處理此問題，於後續的製程中，如第6 K圖中顯示的，此一n型通道中止區17係藉由離子佈植予以形成，其等雜質的濃度於該等元件隔離溝槽1a的底表面上具有一尖峰。藉由此等通道中止區17，可以預防通道於該等元件隔離溝槽1a之下形成。
注意到於一電容器稍後要形成的部件中，該元件隔離絕緣薄膜9係於第6F圖的製程中予以蝕刻以及予以變薄，藉此離子被更深地佈植至該矽基材1之中，比起其他部件。於是，於一電容器稍後要形成的部件之處，雜質的濃度在如圖示顯示的比該等元件隔離溝槽1a的底表面更深的一位置處具有一尖峰。
此離子佈植的條件不特別地限制。於本實施例中，作為一n型雜質的磷係於加速能量240 KeV和1×1012 cm－2 的劑量的條件之下予以佈植。
接著，如第6 L圖中顯示的，為了調整一稍後要於該周邊電路區A和該胞元區C內形成的pMOS電晶體的一閥值電 壓，砷作為一n型雜質係予以離子佈植至該周邊電路區A內的該矽基材1之中，藉此形成一用於調整一閥值電壓的雜質擴散區域18。離子佈植係以以下方式予以執行：該雜質擴散區域18的雜質濃度之尖峰係座落於比該通道中止區17更淺。
用於調整一閥值電壓的該雜質擴散區域18也於該自由區B和該胞元區C之內形成。然而，於該胞元區C之內形成一電容器的一部件中，於該等元件隔離溝槽1a內的該元件隔離絕緣薄膜9係藉由蝕刻而變薄。因此，用於調整一閥值電壓的該雜質擴散區域18之雜質濃度係在比該等元件隔離溝槽1a的底表面更深的一位置處具有一尖峰。
之後，如第6M圖中顯示的，在離子佈植的時候使用作為一貫穿薄膜的該第三熱氧化薄膜14係藉由使用一氫氟酸溶液之濕式蝕刻予以移除，藉此該矽基材1之經清潔的表面係暴露的。
接著，如第6N圖中顯示的，該矽基材1的上表面以及該等元件隔離溝槽1a的側表面係予以熱氧化以形成一具有大概3.0 nm的厚度之第四熱氧化薄膜20。
該第四熱氧化薄膜20係與該胞元區C之中的該等元件隔離溝槽1a內之該元件隔離絕緣薄膜9一起構成一電容器介電膜21。如上說明的，於該等元件隔離溝槽1a內的該元件隔離絕緣薄膜9係藉由蝕刻而變薄。因此，反映該等元件隔離溝槽1a之凹入部件係於該電容器介電膜21的上表面之上形成。
相比之下，形成於該矽基材1的上表面之上的該第四熱氧化薄膜20係作用為稍後要於該周邊電路區A和該胞元區C內形成的一MOS電晶體之一閘極絕緣薄膜。
接著，如第6O圖中顯示的，一作為一傳導性薄膜23之多晶矽薄膜係藉由CVD方法、以大概180 nm的厚度形成於該元件隔離絕緣薄膜9的各個以及該第四熱氧化薄膜20之上。
隨後，如第6 P圖中顯示的，一光阻劑係予以塗敷於該傳導性薄膜23之上。光阻劑接而被暴露以及顯影以形成一第三阻抗圖案25。
接著，如第6 Q圖中顯示的，該傳導性薄膜23係藉由使用該第三阻抗圖案25作為之一遮罩而予以乾式蝕刻。乾式蝕刻，舉例而言，係在感應耦合電漿(ICP)型的電漿蝕刻設備內、藉由HBr的使用作為一蝕刻氣體而進行。
藉此，一用於一周邊的MOS電晶體的閘極電極23a係形成於該周邊電路區A之內。
另一方面，上部電極23b，以及構成一字組線的一部件之閘極電極23c係形成於該胞元區C之內。在此等之中，該等上部電極23b係與該電容器介電膜21和該矽基材1一起構成電容器Q。如上說明的，反映該等元件隔離溝槽1a之凹入部件係於該電容器介電膜21的上表面之上形成。藉此，該矽基材1，亦作為電容器的下部電極，以及該等上部電極23b之面對面積是增加的，藉此該等電容器Q的電容能被增加。
之後，該第三阻抗圖案25係予以移除。
接著，藉由使用該閘極電極23a作為一遮罩，作為一p型雜質的硼係予以離子佈植至該矽基材1之中，藉此一周邊電路之源極/汲極延伸區29係於該閘極電極23a的旁邊形成。
再者，如第6R圖中顯示的，一覆蓋該胞元區C之第四阻抗圖案27係於該矽基材1之上形成。之後，作為一n型雜質之砷係予以離子佈植至未被該第四阻抗圖案27所覆蓋的該周邊電路區A內的該矽基材1之中，藉此用於預防擊穿(punch－through)之囊袋區域28係伴隨該閘極電極23a以自行對準的方式形成。
在其之後，該第四阻抗圖案27係予以移除。
接著，用於獲得第6S圖中顯示的一橫截面結構之製程將予以說明。
首先，一光阻劑係予以塗覆於該矽基材1的整個上表面之上。光阻劑接而予以暴露和顯影以形成一覆蓋該周邊電路區A的第五阻抗圖案31。注意到該胞元區C和該自由區B係暴露而未被該第五阻抗圖案31所覆蓋。
隨後，作為一p型雜質的硼係予以離子佈植至該等閘極電極23c旁邊的該矽基材1之中，藉此形成一胞元區C的源極/汲極延伸區36。
再者，為了預防一稍後要於該胞元區C中形成的MOS電晶體不被擊穿之目的，同時該等閘極電極23c係使用作為一遮罩，作為一n型雜質的磷係予以離子佈植至該等閘極電極23c旁邊的該矽基材1之中。藉此，形成一胞元區C之囊袋 區域35。
注意到此等囊袋區域35和該等源極/汲極延伸區36也形成於該自由區B內的該虛設的主動區103之中。
在此離子佈植完成之後，該第五阻抗圖案31係予以移除。
接著，如第6T圖中顯示的，一氧化矽薄膜係藉由CVD方法予以形成於該矽基材1的整個上表面之上，以及氧化矽薄膜係被使用作為一側壁絕緣薄膜40。之後，如顯示於圖示之內，一第六阻抗圖案43係形成於該側壁絕緣薄膜40之上。
接著，如第6 U圖中顯示的，藉由使用該第六阻抗圖案43作為一遮罩，該側壁絕緣薄膜40係予以回蝕，藉此絕緣側壁40a係形成於該等電極23a至23c的旁邊，以及矽化物區塊40b係形成於介於該等上部電極23b和該等閘極電極23c之間的區域之中。
之後，該第六阻抗圖案43係予以移除。
接著，如第6V圖中顯示的，作為一p型雜質的硼係予以離子佈植至該等區域A至C之中。藉此，源極/汲極區45和47係形成於該等胞元區A和C之內的該等閘極電極23a和23c旁邊之該矽基材1內。
注意到於形成該等矽化物區塊40b的部件中，n型雜質不導入至基材，因為該等矽化物區塊40b係預防離子的佈植。
此外，於此離子佈植中，n型雜質區域也形成於該自由 區B內的該虛設的主動區103之中，藉此形成一虛擬的雜質擴散區域46。
用到目前為止說明的製程，一由該閘極電極23a、該等源極/汲極區45和類似物所構成的MOS型週邊電晶體TRPERI 係形成於該周邊電路區A之內。另一方面，一由該閘極電極23c、該源極/汲極區47、該源極/汲極延伸區36和類似物所構成的MOS型選擇性電晶體TRSEL 係形成於該胞元區C之內。
如參照第6B圖所說明的，該元件隔離溝槽1a的側表面係形成以便自該矽基材1的垂直線方向傾斜。因此，由該元件隔離絕緣薄膜9產生的應力係藉由該等元件隔離溝槽1a的側表面予以降低，藉此能預防應力不強烈地作用於該等電晶體TRPERI 和TRSEL 的通道區之上。
接著，用於獲得第6W圖中顯示的一橫截面結構之製程將予以說明。
首先，一作為一耐火金屬薄膜之鈷薄膜係藉由濺鍍法予以形成於該矽基材1的整個上表面之上。隨後，退火鈷薄膜以與矽反應，藉此一由矽化鈷所製成的金屬矽化物層49係形成於該矽基材1以及該等閘極電極23a至23c的上表面之上。之後，於該元件隔離絕緣薄膜9和類似物之上的未反應的耐火金屬薄膜係藉由濕式蝕刻予以移除。
注意到於形成該等矽化物區塊40b的部件中，介於矽和耐火金屬薄膜之間的反應係藉由該等矽化物區塊40b予以防止，以及因此該金屬矽化物層49未形成。
接著，如第6X圖中顯示的，一作為一層間絕緣薄膜51之氧化矽薄膜係藉由CVD方法形成於該矽基材1的整個上表面之上。之後，該層間絕緣薄膜51的上表面係藉由CMP方法予以拋光以及平面化。
接著，用於獲得第6Y圖中顯示的一橫截面結構之製程將予以說明。
首先，該層間絕緣薄膜51係藉由光微影法予以圖案化以及蝕刻，藉此第一與第二孔51a和51b係形成於該周邊電路區A和該胞元區C內的該等源極/汲極區45和47之上的該層間絕緣薄膜51內。
之後，一鈦薄膜和一氮化鈦薄膜係以此順序形成於該第一與第二孔51a和51b的內表面上以及於該層間絕緣薄膜51的上表面上作為一膠膜。再者，一鎢薄膜係藉由CVD方法形成於膠膜之上以便完全地用鎢薄膜嵌埋該等孔51a和51b。之後，於該層間絕緣薄膜51之上的過量的膠膜和鎢薄膜係藉由CMP方法予以拋光以及移除。因此，膠膜和鎢薄膜係留在該等孔51a和51b之內各別地作為周邊接觸插塞53和一位元線接觸插塞55。
用到目前為止說明的製程，如本實施例之半導體裝置的基礎結構係完成的。
此半導體裝置的放大平面圖係顯示於第7B圖中，其顯示出一電晶體一電容器型的一記憶體胞元MC係於該胞元區C之中由該選擇電晶體TRSEL 和該電容器Q所構成。
此半導體裝置的等價電位以及其之作業係相似於第3 圖中所說明的，以及其之說明將省略。
第8圖是顯示包括該虛設區103之一廣大的區域的一平面圖。
如第8圖中顯示的，於該虛設的主動區103的左側延伸出主動區不存在的一區域。該胞元區C，於其中鄰近的主動區係由一有效距離，舉例而言5 μm或更多，予以分隔之部件，係被稱為“大末端(macro end)”。於第8圖的實施例中，該虛設的主動區103係被備製於大末端中。
配置於該大末端內的該虛設的主動區103係沿著該等胞元主動區102的一反覆的方向(第8圖的縱軸方向)以條紋的形狀延伸。並且，於大末端內的該虛設的主動區103具有36.68 μm的長度，其係對應至該胞元區C的最小單元(768位元)的一側之長度。
注意到該虛設的主動區103的一電位不特別地限制，以及可以是一浮動電位或一固定電位。
如參照第6B和7A圖所說明的，於以上說明的實施例中，該虛設的主動區103係備製於在該胞元區C旁邊的該自由區B中。藉此，該胞元區C的端部件C1中之該等胞元主動區102的配置密度會與該另一部件C2中的該等胞元主動區102之配置密度接近。
藉此，於該端部件C1與另一部件C2中的之光學鄰近效應能實質相等於在該第一阻抗圖案5藉由暴露光阻劑而形成的時候。於是，該第一阻抗圖案5之可歸因於光學鄰近效應的大小差異能實質相等於該等部件中的之C1和C2的大 小差異。
結果，於該端部件C1中的該等元件隔離溝槽1a的寬度，其係藉由使用該第一阻抗圖案5作為一遮罩之蝕刻而形成，能到達與該另一部件C2中的該等元件隔離溝槽1a的寬度一樣寬的程度。因此，於該端部件C1中的該等鄰近的胞元主動區102能藉由該等元件隔離溝槽1a而較佳地電氣分隔。藉此，介於鄰近的胞元之間的漏電流能於該端部件C1中予以減少。
第9圖係經由研究該半導體裝置的不良百分比藉由備製該虛設的主動區103而減少至何種程度而獲得的一圖。注意到於此研究中，一種一電晶體一電容器的胞元之功能測試係予以進行。然後，決定半導體裝置為不良的或是非不良的，端視是否胞元作業與否而定。於此功能測試中發現的缺陷被稱為一進行缺陷(march defect)(MC)。
如第9圖中顯示的，明顯地當與(a)未備製該虛設的主動區103的事例相比較時，備製該虛設的主動區103之事例(b)中的進行缺陷係大幅減少的。
然而，進行缺陷也包括由於除了一漏電流之外的原因所發生的缺陷，舉例而言，一配線缺陷和類似物。因此，無法簡單地由第9圖的結果推論基材內的漏電流係減少的。
為了研究是否漏電流係實際減少的，本申請案的發明人進行相似於第9圖的測試之測試，同時加熱該矽基材1。結果顯示於第10圖中。
因基材溫度在測試的時候係更高的，產生由於一漏電流之缺陷的頻率是增加的。
然而，第10圖的結果顯示出即便於備製該虛設的主動區103之事例(參見第7B圖)中係藉由加熱該矽基材1至85℃而進行測試，不良百分比變成與基材溫度是25℃的事例中相同的程度。
由此結果，證實第9圖中於備製該虛設的主動區103之事例中產生的缺陷幾乎不包括由於漏電流之缺陷，以及基材中的漏電流係實際地藉由備製該虛設的主動區103而減少。
順便一提，設若焦點只在使得於該端部件C1中的該等胞元主動區102的配置密度(參見第7B圖)假定地更接近另一區C2的配置密度，該等胞元主動區102係以如同該胞元區C之中的相同的方式予以配置於該自由區B內也是可能的。
然而，於此事例中，形成比該記憶體胞元MC的寬度更寬之該自由區B(參見第7B圖)是必須的，以便確保足夠配置該等胞元主動區102於該自由區B內的空間。藉此，一晶片尺寸變成非所欲地更大的。
為此之故，如第7B圖中顯示的，於形成該等元件隔離溝槽1a的製程(第6B圖)中，一介於該胞元區C的端部件C1中之該等胞元主動區102和該虛設的主動區103之間的間隔W6被設定成比該記憶體胞元MC的一寬度W7更窄是較佳的。於本實施例中，舉例而言，間隔W6被設定成0.73 μm以及寬度W7被設定成0.96 μm。
以此組態，確保該自由區B內的廣大空間是不必要的，像是如上說明的在該等胞元主動區102係被形成於該自由 區B之中作為一虛設的主動區的狀況下。因此，漏電流能減少而不增加晶片尺寸。
(3)虛設的主動區之配置實施例
接著，如以上說明的第一實施例之該虛設的主動區103之各種各樣的配置實例將予以說明。
第11圖是顯示如第一實施例的一配置實例的一平面圖。
於本實施例中，虛設的主動區103係以條紋的形狀予以配置於介於該周邊電路區A和該胞元區C之間的該自由區B內。
注意到一感應放大器單元D係形成於該胞元區C的一近處之內，以及因而一漏電流幾乎不發生於接近該感應放大器單元D的一部件中的該胞元區C之中。因此，於此部件中，一虛設的主動區103不予以配置。
第12圖是顯示第11圖中的虛設的主動區以及其之週邊之放大平面圖。
設若該虛設的主動區103的一寬度係過度地狹窄，覆蓋該虛設的主動區103之該第一阻抗圖案5的一部件之寬度(參見第6B圖)也變成窄的，藉此該第一阻抗圖案5很可能於此部件中剝除。
此外，設若介於該虛設的主動區103和該等胞元主動區102之間的間隔變成寬的，漏電流容易發生。
因同時地滿足此等限制之寬度，該虛設的主動區103之寬度於本實施例中被設定成0.24 μm。此外，介於該虛設的主動區103和該周邊主動區101之間的間隔設定成0.48 μm，藉此使該虛設的主動區103盡可能接近該等胞元主動區102。藉此，使於該端部件C1中之該等胞元主動區102的配置密度接近於該另一部件C2中之該等胞元主動區102的配置密度，藉此使該等部件C1和C2中的光學鄰近效應之差異成為小的。
第13圖是顯示如第二實施例的一配置實例的一平面圖。
於本實施例中，虛設的主動區103亦以條紋的形狀予以配置於介於該周邊電路區A和該胞元區C之間的該自由區B內。
第14圖是該虛設的主動區103和其之週邊的一放大平面圖。於本實施例中，該虛設的主動區103係以顯示於第14圖中之間隔和寬度予以配置。
於本實施例中，會提供一種半導體裝置的說明，其中於該胞元區C的端部件C1中的元件隔離溝槽1a之下的漏電流能被降低而不需備製第一實施例的一虛設的主動區103。
第15A至15K圖是顯示如本發明之實施例的製造半導體裝置的方法之橫截面圖。
注意到於此等圖示中，與第一實施例的那些相同的參考號碼會提供給第一實施例中說明的組件，以及其之說明因而會省略。此外，於此等橫截面圖的各個中，相似於第一實施例，亦會顯示第7A和7B圖中之該等區域C1和C2之內的沿著線Y1－Y1和線Y2－Y2所取得的橫截面。
為了製造此半導體裝置，於第一實施例中說明的第6A 至6D圖之製程首先予以進行以獲得顯示於第15A圖中的一橫截面結構。
於本實施例中，不需要形成第一實施例的該虛設的主動區103。以下，會提供該虛設的主動區103未形成的事例中的說明。於是，於第15A至15K圖的橫截面圖中，一形成一虛設的主動區103之自由區B被省略。
當該虛設的主動區103未以此方式形成時，於該胞元區C的端部件C1和該另一部件C2中之光學鄰近效應的程度係如第一實施例中說明的是變化的，因此，於該端部件C1中的該元件隔離溝槽1a內的一寬度W1變成比該另一部件C2中的一寬度W2更窄。
接著，如第15B圖中顯示的，一光阻劑係予以塗敷於一矽基材1的整個上表面之上。光阻劑接而予以暴露和予以顯影以形成一第七阻抗圖案60。
如顯示於本圖示之內的，該第七阻抗圖案60覆蓋該胞元區C的端部件C1，以及於該另一部件C2之內的形成一電容器之一區域之上具有一窗60a。
接著，如第15C圖中顯示的，於該另一部件C2中的一元件隔離絕緣薄膜9係經由以上說明的窗60a予以乾式蝕刻，藉此該元件隔離溝槽1a的底表面上的該元件隔離絕緣薄膜9係具有一第一厚度T1。
此乾式蝕刻，舉例而言，係藉由在一種磁控管RIE型的電漿蝕刻設備內、使用C4F8作為一蝕刻氣體而予以進行。
之後，該第七阻抗圖案60係予以移除。
接著，如第15D圖中顯示的，一第八阻抗圖案61係於該矽基材1之上形成。該第八阻抗圖案61係於該胞元區C的端部件C1之內要形成一電容器的一區域之上具有一窗61a。注意到該部件C2，其存在於該胞元區除了端部件C1的一區域之內，係以該第八阻抗圖案61予以覆蓋。
接著，如第15E圖中顯示的，於該端部件C1中的該元件隔離絕緣薄膜9係經由該第八阻抗圖案61的該窗61a予以乾式蝕刻。結果，於該元件隔離溝槽1a的底表面上的該元件隔離絕緣薄膜9係具有比第一厚度T1更厚的一第二厚度T2。
此蝕刻能藉由以下方式予以進行：藉由如那些使用於之前的第15C圖之蝕刻製程之中的相同的蝕刻氣體和蝕刻設備之使用，以及藉由設定一蝕刻時間為比第15C圖的蝕刻製程之蝕刻時間更短的。
在完成乾式蝕刻之後，該第八阻抗圖案61係予以移除。
之後，如第15F圖中顯示的，雖然利用磷酸作為蝕刻溶液，由氮化矽所製成的該拋光終止薄膜3係藉由濕式蝕刻予以移除。
接著，如第15G圖中顯示的，該矽基材1的表面係予以熱氧化，藉此一第三熱氧化薄膜14係以大概10 nm的厚度形成於該等元件隔離溝槽1a的一內部表面上以清潔該矽基材1的表面。
接著，如第15H圖中顯示的，作為一n型雜質的磷係予以離子佈植至該等區域A和C之內的該矽基材1之中以形成 一個n井16，其係比此等區域內的該等元件隔離溝槽1a更深。注意到用於離子佈植的條件係與第一實施例的那些相同，以及其之說明因而會省略。
接著，如第15I圖中顯示的，為了預防於該元件隔離絕緣薄膜9之下的傳導性不反轉成為p型，以及因而預防一引起漏電流之通道不形成，一通道中止區17係藉由離子佈植作為一n型雜質的磷至此等區域內的該矽基材1之中而形成於區域A和C之內的矽基材內。
注意到如第一實施例中說明的相同的條件可以使用作為此離子佈植的條件。
在這裡，如第一實施例中說明的，於該胞元區C之中的該元件隔離絕緣薄膜9係藉由蝕刻而變薄。因此，於該胞元區C中的該元件隔離絕緣薄膜9之下，離子係比其他部件佈植更深入該基材1之中，藉此雜質的濃度在比該等元件隔離溝槽1a的底表面更深的一位置具有一尖峰。
然而，此使得該通道中止區17的雜質濃度於該胞元區C之中的該等元件隔離溝槽1a的底表面處之成為不足夠的，藉此非所欲的通道可能形成於該等元件隔離溝槽1a的底表面的近處內。特別地，因該元件隔離溝槽1a的寬度於該胞元區C的端部件C1中係比該另一部件C2中的更窄，很可能漏電流藉由通道而增加，以及因此於該端部件C1中的記憶體胞元可能是不良的。
因此，此一結構於通道不容易形成的該端部件C1中係比該另一部件C2更需要的。
此一結構能於後續的第15J圖的製程之中形成。
於第15J圖的製程中，一n型雜質係予以佈植至區域A和C之中，以便於以在該周邊電路區A和該胞元區C內形成用於調整一閥值電壓pMOS電晶體的雜質擴散區域18。如第一實施例中說明的相同的條件能使用作為此離子佈植的條件。
在這裡，於第15E圖的蝕刻製程中，於該端部件C1中的該等元件隔離溝槽1a內的該元件隔離絕緣薄膜9的厚度T2設定成要比於該另一部件C2中的該元件隔離絕緣薄膜9之厚度T1更大。
於是，於此離子佈植中，留在該端部件C1中的該元件隔離絕緣薄膜9之對抗離子的阻擋本領是增加的，以及因此雜質濃度的尖峰係接近於該端部件C1中的之該等元件隔離溝槽1a的底表面。因此，用於調整一閥值電壓的該等雜質擴散區域18亦能作用為該端部件C1中的該等元件隔離溝槽1a之下的通道中止區。因此，可以預防以上說明的通道形成於該等元件隔離溝槽1a之底表面的近處內。
在這裡，此一能量可以使用作為此離子佈植的加速能量，於該端部件C1中的用於調整一閥值電壓之該等雜質擴散區域18的雜質濃度係於該等元件隔離溝槽1a的底表面具有一尖峰。藉由使用此一能量，經由用於調整一閥值電壓之該等雜質擴散區域18的通道中止作用可以予以最大化。
注意到雖然該元件隔離絕緣薄膜9的厚度T1係於該另一部件C2中比於該端部件C1中的更薄，於此部件C2中的該 元件隔離溝槽1a的寬度係足夠寬的。因此，相較於該端部件C1，於該部件C2中的該等元件隔離溝槽1a的底表面之近處之中形成通道是較不可能的。
在其之後，進行於第一實施例中說明的第6M至6Y圖的製程，藉此如本實施例之第15K圖中顯示的半導體裝置之基礎結構係予以完成。
如以上說明的本實施例中，該元件隔離絕緣薄膜9係厚厚地留在該胞元區C的端部件C1中。因此，用於調整周邊電路的一閥值電壓之該等雜質擴散區域18能作用為該端部件C1中的通道中止區。藉此，在沒有備製第一實施例的該虛設的主動區103的情況下，於該端部件C1中的該等元件隔離溝槽1a之下的漏電流能予以預防，以及因此，於該端部件C1中的之記憶體胞元很不可能變成不良的。
接著，會提供對於依據本實施例能獲得的功效之研究的說明，其係由本申請案的發明人進行。
第16圖係經由研究半導體裝置的不良百分比而獲得的一圖，其係於該元件隔離絕緣薄膜9的一蝕刻時間設定成27秒的條件之下以留下比第一實施例為厚的該元件隔離絕緣薄膜9。此研究係以以下3種事例進行：(a)不備製一虛設的主動區103的事例，(b)備製一虛設的主動區103的事例，以及(c)備製一虛設的主動區103且留下比(a)和(b)事例更厚的該元件隔離絕緣薄膜9之事例。
注意到此研究係藉由加熱基材至85℃予以進行。
如第16圖中顯示的，事例(a)和(b)之不良百分比係比事 例(c)之不良百分比更高。此係因為事例(a)和(b)中的該元件隔離薄膜(device isolation film)9之殘餘薄膜厚度係降低的。
此外，於此3圖之中，不良百分比在像本發明一樣留下厚厚地該元件隔離絕緣薄膜9之事例(c)中變成最小的。
由此結果，可歸因於一漏電流的缺陷係藉由於該等元件隔離溝槽1a內留下厚厚地該元件隔離絕緣薄膜9而降低係變得明顯。
接著，一種如本發明之第三實施例的半導體裝置將予以說明。如以下將說明的，相似於第二實施例，一漏電流係在不備製一虛設的主動區103的情況下而降低的一結構係於本實施例中製造。
第17A至17D圖是顯示如本實施例的製造半導體裝置的方法的橫截面圖。
注意到，於此等圖示中，與第一實施例的那些相同的參考號碼會用來代表第一實施例中說明的組件，以及其之說明會省略。此外，於此等橫截面圖的各個中，亦會顯示第7A和7B圖中之該等區域C1和C2之內的沿著線Y1－Y1和線Y2－Y2所取得的橫截面。
為了製造此半導體裝置，於第一實施例中說明的第6A至6I圖之製程首先予以進行以獲得顯示於第17A圖中的橫截面結構。
注意到相似於第二實施例，於第一實施例中說明的該虛設的主動區103不需要於本實施例中形成，以及因此會提供該虛設的主動區103不於以下中形成的事例之說明。於 是，一形成一虛設的主動區103之自由區B係於第17A至17D圖中省略。
因該虛設的主動區103未以此方式形成，於該胞元區C內的該端部件C1和該另一部件C2中之光學鄰近效應的程度係變化的。因此，於該端部件C1中的一元件隔離溝槽1a內的寬度W1變成比該另一部件C2中的寬度W2更窄。
再者，於第二實施例中，於該等元件隔離溝槽1a的底部內的該元件隔離絕緣薄膜9之殘餘薄膜厚度在該端部件C1和該另一部件C2中係改變的。然而，於本實施例中，於該等部件C1和C2中的該等元件隔離溝槽1a的底部內之該元件隔離絕緣薄膜9的殘餘薄膜厚度變成相等的，因為本實施例採用第一實施例中說明的製程。
隨後，於第一實施例中說明的第6J至6L圖之製程係予以進行以於該矽基材1內形成n井16、通道中止區17，以及用於調整一閥值電壓的雜質擴散區域18。
接著，如第17C圖中顯示的，一光阻劑係塗敷於該第三熱氧化薄膜14和該元件隔離絕緣薄膜9的各個之上。光阻劑接而予以暴露以及予以顯影以形成一第九阻抗圖案70。如第17C圖中顯示的，該第九阻抗圖案70具有暴露該胞元區C的端部件C1的一窗70a。該胞元區C的另一部件C2和該周邊電路區A係以該第九阻抗圖案70予以覆蓋。
在其之後，雖然使用該第九阻抗圖案70作為一遮罩，作為一n型雜質的磷係選擇性地予以離子佈植至該端部件C1內的該矽基材1之中，藉此於該等元件隔離溝槽1a之下的 該等通道中止區17的雜質濃度係選擇性地增加。
注意到此離子佈植的條件不特別地限制。於本實施例中，加速能量設定成50 KeV以及劑量設定成1×1012 cm－2 。
之後，該第九阻抗圖案70係予以移除。
在其之後，進行於第一實施例中說明的第6M至6Y圖的製程，藉此如本實施例之第17D圖中顯示的半導體裝置之基礎結構係予以完成。
如以上說明的實施例中，額外的離子佈植係如第17C圖中說明的於該胞元區C的端部件C1上進行，藉此於該端部件C1中的該等元件隔離溝槽1a之下的該等通道中止區17之n型雜質濃度係增加的。
因此，於該等元件隔離溝槽1a的底表面之近處的n型雜質的濃度係經由額外的離子佈植而變高，即使當該等通道中止區17的n型雜質濃度於低於該等元件隔離溝槽1a的底表面的之一位置具有一尖峰時，由於該元件隔離絕緣薄膜9，其之對抗離子之阻擋本領係經由變薄而下降的。因此，於該溝槽1a的底表面上的該矽基材1之傳導性較不可能要反轉成為p型，藉此能預防引起漏電流之通道不於該等元件隔離溝槽1a的底表面之上形成。
特別地，額外的離子佈植係於該端部件C1上進行，該處該元件隔離溝槽1a的寬度係窄的以及因而一漏電流容易地發生於該溝槽1a的底表面內。因此，能預防該端部件C1中的記憶體胞元之變成不良的，以及因此半導體裝置的產量能改善。
並且，經由使用此一加速能量用於離子佈植，其中於該端部件C1中的通道中止區之雜質濃度的一尖峰係與於該端部件C1中之該元件隔離溝槽1a的底表面重疊，可以預防不必要的通道形成於該溝槽1a的底表面之中至最大的程度。
接著，會提供對於依據本實施例獲得的功效之研究的說明，其係由本申請案的發明人進行。
第18圖係經由研究於以下3種事例中的不良百分比而獲得的一圖：(a)不備製一虛設的主動區103的事例，(b)備製一虛設的主動區103的事例，以及(c)備製一虛設的主動區103且進行額外的離子佈植(第17C圖)之事例。
注意到於此研究中，該元件隔離絕緣薄膜9的蝕刻時間設定成25秒，其係與第一實施例的蝕刻時間相同，以便留下相對厚的該元件隔離絕緣薄膜9。此外，測試係藉由加熱基材至85℃而進行。
如第18圖中顯示的，於該元件隔離絕緣薄膜9的厚度是厚的之事例中，介於進行額外的離子佈植之事例(c)以及不進行的事例(b)之間沒有主要差異，以及因此不良百分比係單純地藉由備製該虛設的主動區103而予以改善。此係因為該元件隔離絕緣薄膜9對抗離子之阻擋本領是增加的，當該元件隔離絕緣薄膜9的厚度是厚的時。於是，該等通道中止區17的雜質濃度係該等元件隔離溝槽1a的底表面的近處具有一尖峰。因此，經由該等通道中止區17，形成於底表面之中的通道係予以預防的。
此外，第19圖是經由研究在備製一虛設的主動區103以及進行額外的離子佈植的事例中、當在25℃和85℃的基材溫度之下進行測試時，不良百分比如何變化而獲得的一圖。
如第19圖中顯示的，無論基材的溫度如何，不良百分比是相同的。由此結果，可以了解到發生於第18圖的研究中的缺陷不可歸因於一漏電流。
第20圖是經由進行如同第18圖之相同的條件之下的研究而獲得的一圖，其中留在該等元件隔離溝槽1a內的該元件隔離絕緣薄膜9係藉由設定第6G圖中的該元件隔離絕緣薄膜9之蝕刻時間成相對長的時間，舉例而言27秒，而予以變薄。
如第20圖中顯示的，當該元件隔離絕緣薄膜9係以此方式變薄時，進行額外的離子佈植之事例(c)的不良百分比係變成比不進行額外的離子佈植之事例(b)的不良百分比為更小的。
此可能因為當該元件隔離絕緣薄膜9是薄的時，該等通道中止區17的雜質濃度係在低於該等元件隔離溝槽1a的底表面之一位置處具有一尖峰，以及該等通道中止區17無法預防通道於底表面處的形成，以及因而不進行額外的離子佈植之事例(b)之不良百分比是增加的。
從第20圖的結果，明顯地額外的離子佈植(第17C圖)對於該元件隔離溝槽1a內的該元件隔離絕緣薄膜9是薄的之事例是特別有效的。
雖然實施例已經於上文中詳盡地說明，但本發明不限制於以上說明的實施例。舉例而言，於該端部件C1中的漏電流能視需要而藉由組合第一至第三實施例而更有效地予以降低，而不只是分別地進行此等實施例。
並且，前述認為僅僅是作為本發明的原理之例證的。而且，因本技藝中具有技術的那些人會容易地想到許多的修飾和改變，所以不希望限制本發明至顯示且說明的確切解釋和應用，以及於是，全部適合的修飾和均等物可以視為落在附隨的申請專利範圍和其等之均等物中的本發明的範疇之內。
C‧‧‧胞元區
55‧‧‧位元線接觸插塞
C1‧‧‧端部件
80‧‧‧字組線接觸插塞
C2‧‧‧另一部件
102‧‧‧胞元主動區
1‧‧‧矽基材
P‧‧‧途徑
16‧‧‧n井
1b‧‧‧通道
1a‧‧‧元件隔離溝槽
amp‧‧‧放大器電路
21‧‧‧電容器介電膜
Wdec‧‧‧字組線解碼器
23b‧‧‧上部電極(板電極)
DC‧‧‧直流電路
Q‧‧‧電容器
ECC‧‧‧冗餘電路
TRSEL ‧‧‧選擇電晶體
IO‧‧‧輸入輸出電路
23c‧‧‧閘極電極(字組線)
A‧‧‧周邊電路區
36‧‧‧源極/汲極延伸區
B‧‧‧自由區
45,47‧‧‧源極/汲極區(位元線)
2‧‧‧第一熱氧化薄膜
49‧‧‧金屬矽化物層
3‧‧‧拋光終止薄膜
40b‧‧‧矽化物區塊
5‧‧‧第一阻抗圖案
51‧‧‧層間絕緣薄膜
5a,11a,60a,61a,70a‧‧‧窗
103‧‧‧虛設的主動區
36‧‧‧源極/汲極延伸區
101‧‧‧周邊主動區
40‧‧‧側壁絕緣薄膜
W4,W6‧‧‧間隔
43‧‧‧第六阻抗圖案
θ1,θ2‧‧‧傾角
40a‧‧‧絕緣側壁
7‧‧‧第二熱氧化薄膜
46‧‧‧虛擬的雜質擴散區域
9‧‧‧元件隔離絕緣薄膜
TRPERI ‧‧‧週邊電晶體
11‧‧‧第二阻抗圖案
51a‧‧‧第一孔
14‧‧‧第三熱氧化薄膜
51b‧‧‧第二孔
17‧‧‧通道中止區
53‧‧‧周邊接觸插塞
18‧‧‧雜質擴散區域
D‧‧‧感應放大器單元
20‧‧‧第四熱氧化薄膜
60‧‧‧第七阻抗圖案
23‧‧‧傳導性薄膜
T1‧‧‧第一厚度
25‧‧‧第三阻抗圖案
61‧‧‧第八阻抗圖案
23a‧‧‧閘極電極
T2‧‧‧第二厚度
29‧‧‧源極/汲極延伸區
70‧‧‧第九阻抗圖案
27‧‧‧第四阻抗圖案
28,35‧‧‧囊袋區域
W1,W2,W3,W5,D1,D2,W7‧‧‧寬度
31‧‧‧第五阻抗圖案
第1圖是依據本發明的序言的解釋之一種半導體裝置的放大平面圖；第2圖是沿著第1圖中的線X1－X1所取得的一橫截面圖；第3圖係依據本發明的序言的解釋之半導體裝置的等價電路圖；第4圖顯示沿著第1圖中的線Y1－Y1以及線Y2－Y2所取得的橫截面圖；第5圖係一實際的產品的一平面佈局；第6A至6Y圖是顯示如本發明之第一實施例的一半導體裝置之製造方法的橫截面圖；第7A和7B圖是顯示如本發明之第一實施例之製造 半導體裝置的方法之平面圖；第8圖是顯示於本發明之第一實施例的包括一虛設的主動區之一廣大的區域的一平面圖；第9圖係經由研究該半導體裝置的不良百分比係藉由備製該虛設的主動區而減少至何種程度而獲得的一圖；第10圖係經由研究是否一漏電流係藉由備製本發明之第一實施例的虛設的主動區而實際地減少所獲得的一圖；第11圖是顯示如本發明之第一實施例的虛設的主動區之一第一實例之一配置實例的一平面圖；第12圖是顯示於第11圖中的虛設的主動區以及其之週邊之放大平面圖；第13圖是顯示如本發明之第一實施例的虛設的主動區之一第二實例之一配置實例的一平面圖；第14圖是顯示於第13圖中的虛設的主動區以及其之週邊之放大平面圖；第15A至15K圖是顯示如本發明之第二實施例的一半導體裝置之製造方法的橫截面圖；第16圖係經由研究本發明之第二實施例中的半導體裝置的不良百分比而獲得的一圖；第17A至17D圖是顯示如本發明之第三實施例的一半導體裝置之製造方法的橫截面圖；第18圖係經由研究本發明之第三實施例中的半導體裝置的不良百分比而獲得的一圖； 第19圖係經由研究是否第18圖的缺陷可歸因於一漏電流而獲得的一圖；第20圖係經由研究半導體裝置的不良百分比而獲得的一圖，其係藉由降低一元件隔離絕緣薄膜的一殘餘薄膜厚度至比第18圖中的研究所使用的更低。
C‧‧‧胞元區
C1‧‧‧端部件
C2‧‧‧另一部件
1‧‧‧矽基材
9‧‧‧元件隔離絕緣薄膜
23b‧‧‧上部電極(板電極)
23c‧‧‧閘極電極(字組線)
40b‧‧‧矽化物區塊
55‧‧‧位元線接觸插塞
80‧‧‧字組線接觸插塞
102‧‧‧胞元主動區

Claims (15)

  1. 一種半導體裝置，其包含：一半導體基材，其係於一胞元區內備製數個胞元主動區，且於一周邊電路區內備製一周邊主動區；於該胞元區之中的該半導體基材內形成的一井；一第一元件隔離溝槽，其係形成於介於該等胞元主動區之間的該半導體基材中；一雜質擴散區域，其係形成於該第一元件隔離溝槽之下的該半導體基材中，該雜質擴散區域係為與該井之傳導類型相同的傳導類型；一形成於該第一元件隔離溝槽之中的電容器介電膜；一電容器上部電極，其係形成於該電容器介電膜之上，且與該半導體基材和該電容器介電膜一起構成一電容器；一第二元件隔離溝槽，其係形成於該周邊電路區內的該半導體基材中，具有與該第一元件隔離溝槽相同之深度，並且界定出在該半導體基材中之該周邊主動區；一形成於該第二元件隔離溝槽之中的元件隔離絕緣薄膜；以及一形成於該周邊主動區之中的電晶體，其中於該第一元件隔離溝槽的一底表面上的該電容器介電膜之薄膜厚度當與該胞元區的端部件之外的其他部件中的相比較時係更大的。
  2. 如申請專利範圍第1項之半導體裝置，其中 一凹入部件係形成於該第一元件隔離溝槽內的該電容器介電膜的一上表面上，以及，於該胞元區的端部件中，該雜質擴散區域的雜質濃度之尖峰係位在該第一元件隔離溝槽的該底表面內的位置，該底表面係於該凹入部件之下。
  3. 如申請專利範圍第1項之半導體裝置，其中該電晶體係一周邊的MOS電晶體，以及該雜質擴散區域係形成為於該半導體基材的該周邊電路區內的用於調整一閥值電壓之一雜質擴散區域。
  4. 一種半導體裝置，其包含：一半導體基材，其係於一胞元區內備製數個胞元主動區，且於一周邊電路區內備製一周邊主動區；於該胞元區之中的該半導體基材內形成一井；一第一元件隔離溝槽，其係形成於介於該等胞元主動區之間的該半導體基材中；一通道中止區，其係形成於該第一元件隔離溝槽之下的該半導體基材中，該通道中止區的傳導類型係為與該井之傳導類型相同的；一形成於該第一元件隔離溝槽之中的電容器介電膜；一電容器上部電極，其係形成於該電容器介電膜之上，且與該半導體基材和該電容器介電膜一起構成一電容器；一第二元件隔離溝槽，其係形成於該周邊電路區內的該半導體基材中，具有與該第一元件隔離溝槽相同之 深度，並且界定出在該半導體基材中之該周邊主動區；一形成於該第二元件隔離溝槽之中的元件隔離絕緣薄膜；以及一形成於該周邊主動區之中的電晶體，其中於該胞元區的一端部件內之該通道中止區的雜質濃度當與除了該胞元區的端部件之外的該通道中止區的一部件中的相比較時係更高的。
  5. 如申請專利範圍第4項之半導體裝置，其中一凹入部件係形成於該第一元件隔離溝槽內的該電容器介電膜的一上表面之上，以及，於該胞元區的端部件中，該通道中止區的雜質濃度之尖峰係位在該第一元件隔離溝槽的底表面內的位置，該底表面係於該凹入部件之下。
  6. 一種用於製造一半導體裝置的方法，其包含下列步驟：於一半導體基材上形成一阻抗圖案；藉由經過使用該阻抗圖案作為一遮罩而予以蝕刻該半導體基材而於該半導體基材中形成一第一元件隔離溝槽，以便由該第一元件隔離溝槽而於該半導體基材中的一胞元區內界定數個胞元主動區，以及在該胞元區的旁邊的該半導體基材中界定一虛設的主動區；移除該阻抗圖案；於該第一元件隔離溝槽內形成一第一元件隔離絕緣薄膜；蝕刻該第一元件隔離絕緣薄膜以將該第一元件隔 離絕緣薄膜的一上表面降下至比該半導體基材的一上表面更低；在該第一元件隔離絕緣薄膜的蝕刻之後，形成一個熱氧化薄膜於該第一元件隔離溝槽的一側表面上，以使得該熱氧化薄膜和該第一元件隔離絕緣薄膜成為一電容器介電膜；形成一上部電極於該電容器介電膜之上，該上部電極係與該電容器介電膜及該半導體基材一起構成一電容器；形成一第二元件隔離溝槽於該半導體基材中，以便於該半導體基材內之一周邊電路區中界定出一周邊主動區，該第二元件隔離溝槽具有與該第一元件隔離溝槽相同之深度；於該第二元件隔離溝槽中形成一第二元件隔離絕緣薄膜；以及於該周邊主動區中形成一電晶體。
  7. 如申請專利範圍第6項之製造半導體裝置的方法，其進一步包含下列步驟：形成一MOS電晶體的一閘極電極於該胞元主動區之上，偕同插入於其間的一閘極絕緣薄膜；其中該電容器和該MOS電晶體係作用為一電晶體一電容器型的記憶體胞元。
  8. 如申請專利範圍第7項之製造半導體裝置的方法，其中，當形成該第一元件隔離溝槽時，介於該胞元區的一 端部件內之該等胞元主動區以及該虛設的主動區之間的一間隔係設定成比該記憶體胞元的寬度為更小的。
  9. 如申請專利範圍第7項之製造半導體裝置的方法，其中，當形成該第一元件隔離溝槽時，該虛設的主動區係於該記憶體胞元的反覆的方向、以條紋的形狀延伸。
  10. 如申請專利範圍第6項之製造半導體裝置的方法，其中，當形成該第一元件隔離溝槽時，該虛設的主動區係獨立於該胞元主動區而形成。
  11. 一種用於製造一半導體裝置的方法，其包含下列步驟：於一半導體基材內形成一第一元件隔離溝槽以於該半導體基材的一胞元區內界定數個胞元主動區；於該第一元件隔離溝槽內形成一第一元件隔離絕緣薄膜；蝕刻除了該胞元區的一端部件之外的一部件中之該第一元件隔離絕緣薄膜以使該第一元件隔離絕緣薄膜於該第一元件隔離溝槽的一底表面上具有一第一厚度；蝕刻於該胞元區的該端部件中之該第一元件隔離絕緣薄膜以使該第一元件隔離絕緣薄膜於該第一元件隔離溝槽的一底表面上具有一第二厚度，該第二厚度係比該第一厚度為更厚的；於該胞元區之中的該半導體基材內形成一井；在該第一元件隔離絕緣薄膜被留下該等第一與第二厚度之後，形成一個熱氧化薄膜於該第一元件隔離溝 槽的一側表面上，以使得該熱氧化薄膜和該第一元件隔離絕緣薄膜成為一電容器介電膜；在該第一元件隔離絕緣薄膜被留下該等第一與第二厚度之後，藉由佈植具有與該井的傳導類型相同之傳導類型的一雜質之離子至該第一元件隔離溝槽之下的該半導體基材內而形成一雜質擴散區域；形成一上部電極於該電容器介電膜之上，該上部電極係與該電容器介電膜和該半導體基材一起構成一電容器；形成一第二元件隔離溝槽於該半導體基材中，以便於該半導體基材內之一周邊電路區中界定出一周邊主動區，該第二元件隔離溝槽具有與該第一元件隔離溝槽相同之深度；於該第二元件隔離溝槽中形成一第二元件隔離絕緣薄膜；以及於該周邊主動區中形成一電晶體。
  12. 如申請專利範圍第11項之製造半導體裝置的方法，其中，當形成該雜質擴散區域時，此一能量被使用作為該離子佈植的加速能量，該離子佈植係為該雜質擴散區域的雜質濃度之一尖峰係放置於該胞元區的該端部件中的該第一元件隔離溝槽之一底表面內的位置。
  13. 如申請專利範圍第11項之製造半導體裝置的方法，其中該電晶體係一MOS電晶體，並且 當形成該雜質擴散區域時，一用於調整該MOS電晶體的一閥值電壓之雜質擴散區域係形成於該半導體基材的該周邊電路區之中。
  14. 一種用於製造一半導體裝置的方法，其包含下列步驟：於一半導體基材內形成一第一元件隔離溝槽以於該半導體基材的一胞元區內界定數個胞元主動區；於該第一元件隔離溝槽內形成一第一元件隔離絕緣薄膜；蝕刻該第一元件隔離絕緣薄膜以將該第一元件隔離絕緣薄膜的一上表面降下至比該半導體基材的一上表面更低；於該胞元區之中的該半導體基材內形成一井；在該第一元件隔離絕緣薄膜的蝕刻之後，形成一個熱氧化薄膜於該第一元件隔離溝槽的一側表面上，以使得該熱氧化薄膜和該第一元件隔離絕緣薄膜成為一電容器介電膜；在該第一元件隔離絕緣薄膜的蝕刻之後，藉由佈植具有與該井的傳導類型相同之傳導類型的一雜質之離子至該第一元件隔離溝槽之下的該半導體基材內而形成一通道中止區；選擇性地佈植具有與該通道中止區的傳導類型相同之傳導類型的一雜質之離子至該胞元區的一端部件內之該第一元件隔離溝槽之下的該半導體基材內，以增加於該端部件中的該通道中止區之雜質濃度； 形成一上部電極於該電容器介電膜之上，該上部電極係與該電容器介電膜和該半導體基材一起構成一電容器；形成一第二元件隔離溝槽於該半導體基材中，以便於該半導體基材內之一周邊電路區中界定出一周邊主動區，該第二元件隔離溝槽具有與該第一元件隔離溝槽相同之深度；於該第二元件隔離溝槽中形成一第二元件隔離絕緣薄膜；以及於該周邊主動區中形成一電晶體。
  15. 如申請專利範圍第14項之製造半導體裝置的方法，其中，當增加該通道中止區的雜質濃度時，此一能量被使用作為該離子佈植的加速能量，該離子佈植係為該胞元區的該端部件中之該通道中止區的雜質濃度之一尖峰係與該端部件中的該第一元件隔離溝槽之一底表面重疊。
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