JPH1140779A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイ部と周辺回路部との耐圧が
低下するという問題点があった。 【解決手段】 メモリセルアレイ部Ａと、メモリセルア
レイ部Ａの周辺に形成された周辺回路部Ｂとを備えた半
導体装置において、メモリセルアレイ部Ａ内の素子を分
離するための第１の素子分離部２４と、周辺回路部Ｂ内
にて素子を分離するための第２の素子分離部２６と、メ
モリセルアレイ部Ａと周辺回路部Ｂとの接する箇所全て
の間に第１の素子分離２４と同一の構造を有する第３の
素子分離部２７とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置のメ
モリセルアレイ部と周辺回路部との境界の分離精度を向
上するための半導体装置および半導体装置の製造方法に
関するものである。

【０００２】

【従来の技術】図８は従来の半導体装置の構成を示す平
面図、図９は図８に示した半導体装置のＸ−Ｘ’線断面
における半導体装置の製造方法を示す断面図、図１０は
図８に示した半導体装置のＹ−Ｙ’線断面における半導
体装置の製造方法を示す断面図である。図において、１
は半導体基板で、メモリセルアレイ部Ａと周辺回路部Ｂ
とを有する。２はメモリセルアレイ部Ａ内にて素子を分
離するための第１の素子分離部、３は周辺回路部Ｂ内に
て素子を分離するための第２の素子分離部である。

【０００３】４はメモリセルアレイ部Ａおよび周辺回路
部Ｂにて半導体基板１上面に形成されたゲート酸化膜、
５はこのゲート酸化膜４上に形成されたフローティング
ゲート、６はこのフローティングゲート５上に形成され
たＴＥＯＳ、シリコンナイトライドおよびＴＥＯＳが順
次積層して成るＯＮＯ膜、７はこのＯＮＯ膜６上に形成
されたコントロールゲート（ワード線）である。

【０００４】次いで上記のように構成された従来の半導
体装置の製造方法を図８ないし図１０に基づいて説明す
る。まず、半導体基板１上のメモリセルアレイ部Ａ内お
よび周辺回路部Ｂ内に形成する素子を分離するための所
定の領域に、例えばＬＯＣＯＳ法にて第１および第２の
素子分離部２、３をそれぞれ形成する（図９（ａ）、図
１０（ａ））。

【０００５】次に、メモリセルアレイ部Ａ上にゲート酸
化膜４を形成する（図９（ｂ）、図１０（ｂ））。次
に、例えばＣＶＤ法にて、ポリシリコン膜またはアモル
ファスシリコン膜にて成る導電膜を堆積し、パターニン
グを行いメモリセルアレイ部Ａ上にフローティングゲー
ト５を形成する。次に、例えばＴＥＯＳ、シリコンナイ
トライドおよびＴＥＯＳが順次積層して成る絶縁膜を形
成し、パターニングを行いフローティングゲート５上に
ＯＮＯ膜６を形成する（図９（ｃ）、図１０（ｃ））。

【０００６】次に、例えばＣＶＤ法にて、ポリシリコン
膜またはアモルファスシリコン膜にて成る導電膜７ａを
堆積する（図９（ｄ）、図１０（ｄ））。そして、パタ
ーニングを行いフローティングゲート５上にコントロー
ルゲート（ワード線）７を形成する。この際同時に、周
辺回路部Ｂにて周辺トランジスタを形成するためのゲー
ト電極（図示省略）が形成されている。

【０００７】次に、半導体基板１の所定の領域にソース
／ドレイン領域８を形成する。そして、メモリセルアレ
イ部Ａではフラッシュメモリが、また、周辺回路部Ｂ内
では所望のトランジスタがそれぞれ形成される。そし
て、周辺回路部Ｂ内の第２の素子分離部３の下部には、
寄生ＭＯＳＴおよびパンチスルーを防止するためのチャ
ネルストッパ９が形成される（図８、図９（ｅ）、図１
０（ｅ））。

【０００８】上記の従来の例では、第１および第２の素
子分離部２、３をＬＯＣＯＳ法にて形成する場合を説明
したが、これに限られることはなく、例えば第１および
第２の素子分離部をトレンチにて形成する方法がある。
以下、この他の従来の半導体装置について説明する。

【０００９】図１１は他の従来の半導体装置の構成を示
す平面図、図１２ないし図１４は図１１に示した半導体
装置のＸ−Ｘ’線断面における半導体装置の製造方法を
示す断面図、図１５ないし図１７は図１１に示した半導
体装置のＹ−Ｙ’線断面における半導体装置の製造方法
を示す断面図である。図において、上記示した従来の場
合と同様の部分は同一符号を付して説明を省略する。

【００１０】１０はメモリセルアレイ部Ａ内にて素子を
分離するための第１の素子分離部２を形成するための第
１のトレンチ、１１は周辺回路部Ｂ内にて素子を分離す
るための第２の素子分離部３を形成するための第２のト
レンチである。

【００１１】次いで上記のように構成された従来の半導
体装置の製造方法を図１１ないし図１７に基づいて説明
する。まず、半導体基板１上に例えば熱酸化法にて、１
０ｎｍないし３０ｎｍの厚みを有する第１の酸化膜１２
を形成する。次に、例えばＣＶＤ法にて５０ｎｍの厚み
を有する窒化膜１３を形成する。次に、半導体基板１の
全面にレジストを塗布し、パターニングにより、周辺回
路部Ｂ内に形成する素子を分離するための所定の領域が
開口されるレジストマスク１４を形成する（図１２
（ａ）、図１５（ａ））。

【００１２】次に、レジストマスク１４を用いて、窒化
膜１３、第１の酸化膜１２および半導体基板１を所定量
エッチングし、第２のトレンチ１１を形成する（図１２
（ｂ）、図１５（ｂ））。次に、レジストマスク１４を
除去する。次に、第２のトレンチ１１が埋め込まれるよ
うに、ＣＶＤ法にて酸化膜１５を堆積する（図１２
（ｃ）、図１５（ｃ））。次に、ＣＭＰ法を用いて全面
を窒化膜１３ａの膜厚内にて終わる程度にエッチングす
る。（図１２（ｄ）、図１５（ｄ））。

【００１３】次に、残存している窒化膜１３ｂを、第１
の酸化膜１２とのエッチングの選択比を十分に有する方
法にて除去する。次に、第１の酸化膜１２をフッ酸系に
て除去する。次に、例えば熱酸化法にて３０ｎｍの厚み
を有する酸化膜を形成し、この酸化膜を例えばフッ酸系
にて除去する。

【００１４】この酸化膜の形成および除去の工程は、一
般的にＣＭＰ法にてエッチングを行った後に、このＣＭ
Ｐ法により生じた半導体基板１へのダメージを除去する
ために行われている工程であり、図示は省略する。そし
て、第２のトレンチ１１に埋め込まれた第２の素子分離
１１が形成される（図１２（ｅ）、図１５（ｅ））。

【００１５】次に、メモリセルアレイ部Ａ上および周辺
回路部Ｂ上に第２の酸化膜１６を形成する。次に、例え
ばＣＶＤ法にて、ポリシリコン膜またはアモルファスシ
リコン膜にて成る第１の導電膜１７を堆積する（図１３
（ａ）、図１６（ａ））。次に、半導体基板１の全面に
レジストを塗布し、パターニングにより、メモリセルア
レイＡ内に形成する素子を分離するための所定の領域が
開口されるレジストマスク１８を形成する（図１３
（ｂ）、図１６（ｂ））。

【００１６】次に、レジストマスク１８を用いて、第１
の導電膜１７、第２の酸化膜１６および半導体基板１の
所定量をエッチングし、第１のトレンチ１０を形成する
（図１３（ｃ）、図１６（ｃ））。次に、レジストマス
ク１８を除去し、第１のトレンチ１０が埋め込まれるよ
うに、ＣＶＤ法にて第３の酸化膜１９を堆積する（図１
３（ｄ）、図１６（ｄ））。次に、第３の酸化膜１９を
エッチバックにて第１のトレンチ１０内のみに残存する
ようにエッチングし、第１の素子分離部２を形成する。
（図１３（ｅ）、図１６（ｅ））。

【００１７】次に、周辺回路部Ｂ上に形成されている第
１の導電膜１７ａを除去し、メモリセルアレイ部Ａ上の
みに第１の導電膜１７ｂを残存させる（図１４（ａ）、
図１７（ａ））。次に、例えばＴＥＯＳ、シリコンナイ
トライドおよびＴＥＯＳが順次積層して成る絶縁膜２０
を堆積する。次に、例えばＣＶＤ法を用いて例えばポリ
シリコン膜またはアモルファスシリコン膜にて成る導電
膜２１を堆積する（図１４（ｂ）、図１７（ｂ））。

【００１８】次に、第２の導電膜２１、絶縁膜２０およ
び第１の導電膜１７ｂをパターニングし、ゲート酸化膜
４上にフローティングゲート２２、ＯＮＯ膜２３および
コントロールゲート（ワード線）７を形成する。この際
同時に、第２の導電膜２１により周辺回路部Ｂにて周辺
トランジスタを形成するためのゲート電極（図示省略）
が形成されている。

【００１９】次に、半導体基板１の所定の領域にソース
／ドレイン領域８を形成する。そして、メモリセルアレ
イ部Ａにはフラッシュメモリを、また、周辺回路部Ｂ内
には所望のトランジスタがそれぞれ形成される（図１
１、図１４（ｃ）、図１７（ｃ））。

【００２０】

【発明が解決しようとする課題】従来の半導体装置は上
記示したように形成されいるので、例えば図８に示した
従来例においては、第２の素子分離部３がＬＯＣＯＳ法
にて形成されているため、第２の素子分離部３にて寄生
ＭＯＳＴやパンチスルーなどを防ぐために、チャネルス
トッパ９が形成されている。しかし、チャネルストッパ
９とソース／ドレイン領域８とが近接しているため、不
純物の濃度勾配が急峻となり半導体装置の耐圧が低下す
るという問題点があった。

【００２１】また、例えば図１１にて示した従来例にお
いては、第２の素子分離部３を第２のトレンチ１１を酸
化膜１５にて埋め込む、トレンチ構造にて形成している
ため、図にて示した従来の場合と異なり、チャネルスト
ッパ９を形成する必要がなく、上記のような問題点は生
じない。しかし、周辺回路部Ｂの第２の素子分離部３の
大きさは、メモリセルアレイ部Ａの第１の素子分離部２
と異なり、大きさがさまざまである。

【００２２】よって、メモリセルアレイ部Ａの第１の素
子分離部２を形成した際に用いたような、酸化膜１９を
埋め込み、この酸化膜１９のエッチバックにより第１の
素子分離部２を形成するような、半導体基板にダメージ
の少ない方法でのエッチングを用いることができない。
そこで、周辺回路部Ｂでの酸化膜１５のエッチングに
は、ＣＭＰ法など半導体基板にダメージの係る方法にて
エッチングする必要が生じる。

【００２３】よって、上記にも示したようにＣＭＰ法を
行った後に、酸化膜を形成し、それを除去する事により
半導体基板１のダメージを極力減少させる工程を採用し
ている。しかしながら、半導体基板１のダメージが完全
に除去されることはなく、この半導体基板１のダメージ
により、後工程にて形成されるトランジスタなどの寿命
が短くなるという可能性がある。このことは、特にゲー
ト酸化膜４の品質に左右されるフラッシュメモリにおい
ては顕著に現れることとなる。

【００２４】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルアレイ部Ａと周辺回
路部Ｂとの分離が確実となり、かつ、半導体基板にスト
レスのかかることがない半導体装置および半導体装置の
製造方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、メモリセルアレイ部と、メモリセルア
レイ部の周辺に形成された周辺回路部とを備えた半導体
装置において、メモリセルアレイ部内の素子を分離する
ための第１の素子分離部と、周辺回路部内にて素子を分
離するための第２の素子分離部と、メモリセルアレイ部
と周辺回路部との接する箇所全ての間に第１の素子分離
部と同一の構造を有する第３の素子分離部とを備えたも
のである。

【００２６】また、この発明に係る請求項２の半導体装
置は、請求項１において、第１の素子分離部をトレンチ
構造にて、第２の素子分離部をＬＯＣＯＳ構造にて形成
するものである。

【００２７】また、この発明に係る請求項３の半導体装
置は、請求項１または請求項２において、メモリセルア
レイ部がフラッシメモリにて形成されている場合、メモ
リセルアレイ部のフローティングゲートを形成するため
の第１の導電体膜、コントロールゲートおよびワード線
を形成するための第２の導電体膜とを備え、周辺回路部
においてワード線の下部に第１の導電膜を残存させるも
のである。

【００２８】また、この発明に係る請求項３の半導体装
置は、請求項１ないし請求項３のいずれかにおいて、周
辺回路部と第３の素子分離部との間に、活性領域を備え
たものである。

【００２９】また、この発明に係る請求項５の半導体装
置は、請求項４に記載の活性領域上に、メモリセルアレ
イ部および周辺回路部上のトランジスタのゲートを形成
するための導電体膜を残存させるものである。

【００３０】また、この発明に係る請求項６の半導体装
置の製造方法は、メモリセルアレイ部と、メモリセルア
レイ部の周辺に形成された周辺回路部とを備えた半導体
装置のメモリセルアレイ部内の素子を分離するための第
１の素子分離部と、メモリセルアレイ部と周辺回路部と
の接する箇所全ての間に形成する第３の素子分離部とを
同一に形成するものである。

【００３１】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１はこの発明の実施の形態１における半
導体装置の構成を示す断面図、図２は図１に示した半導
体装置Ｘ−Ｘ’線断面における半導体装置の構成を示す
断面図、図３は図１に示した半導体装置のＹ−Ｙ’線断
面における半導体装置の構成を示す断面図、図４および
図５は図２に示した半導体装置の製造方法を示す断面
図、図６および図７は図３に示した半導体装置の製造方
法を示す断面図である。図において従来の場合と同様の
部分は同一符号を付して説明を省略する。

【００３２】２４はメモリセルアレイ部Ａ内にて素子を
分離するための第１の素子分離部で、第１のトレンチ２
５内に酸化膜が埋め込まれて成る。２６は周辺回路部Ｂ
内にて素子を分離するための第２の素子分離部、２７は
メモリセルアレイ部Ａと周辺回路部Ｂとの接する箇所全
ての間に第１の素子分離２４と同一の構造にて形成され
た第３の素子分離部で、第２のトレンチ２８内に酸化膜
が埋め込まれて成る。

【００３３】２９は周辺回路部Ｂと第３の素子分離部２
７との間に形成された活性領域、３０はメモリセルアレ
イ部Ａおよび周辺回路部Ｂにて半導体基板１上面に形成
されたゲート酸化膜、３１はこのゲート酸化膜３０上に
形成されたフローティングゲート、３２はこのフローテ
ィングゲート３１上に形成されたＴＥＯＳ、シリコンナ
イトライドおよびＴＥＯＳが順次積層して成るＯＮＯ
膜、３３はこのＯＮＯ膜３２上に形成されたコントロー
ルゲート（ワード線）である。

【００３４】３１ａは活性領域２７上を覆うように残存
された第１のダミー導電膜、３２ａは第１のダミー導電
膜３１ａ上に形成された第１のダミー絶縁膜、３３ａは
第１のダミー絶縁膜３２ａ上に形成されたダミー導電
膜、３１ｂおよび３２ｂは周辺回路部Ｂにてワード線３
３の下部に残存された第２のダミー導電膜および第２の
ダミー絶縁膜である。

【００３５】次いで上記のように構成された実施の形態
１の半導体装置の製造方法を図１ないし図７に基づいて
説明する。まず、半導体基板１上の周辺回路部Ｂ内に形
成する素子を分離するための所定の領域の半導体基板１
を掘り下げ、例えばＬＯＣＯＳ法にて第２の素子分離部
２６を形成する（図４（ａ）、図６（ａ））。

【００３６】次に、メモリセルアレイ部Ａ上および周辺
回路部Ｂ上に第２の酸化膜３４を形成する（図４
（ｂ）、図６（ｂ））。次に、例えばＣＶＤ法にて、ポ
リシリコン膜またはアモルファスシリコン膜にて成る第
１の導電膜３５を堆積する。次に、半導体基板１の全面
にレジストを塗布し、パターニングにより、メモリセル
アレイ部Ａ内に形成する素子を分離するための所定の領
域、および、メモリセルアレイ部Ａと周辺回路部Ｂとの
接する箇所全ての間がそれぞれ開口されるレジストマス
ク３６を形成する。（図４（ｃ）、図６（ｃ））。

【００３７】この際レジストマスク３６の、メモリセル
アレイＡ内に形成する素子を分離するための所定の領域
の開口と、メモリセルアレイ部Ａと周辺回路部Ｂとの接
する箇所全ての間がそれぞれ開口とは、ほぼ同一の幅、
例えば０．２５μｍの幅にて形成されている。これは、
後述する第２の酸化膜のエッチバック工程が対応できる
ようにするためである。

【００３８】またこの際、メモリセルアレイ部Ａと周辺
回路部Ｂとの接する箇所全ての間に形成される開口は、
周辺回路部Ｂから所定間隔空けて形成される。この所定
間隔としては、写真製版による重ね合わせ分と、第１の
素子分離部２６などの形成時のばらつきおよび第１の素
子分離部２６のバーズビークの変動分を加味した間隔の
例えば０．２５μｍの間隔にて形成すればよい。

【００３９】次に、レジストマスク３６を用いて、第１
の導電膜３５、第２の酸化膜３４および半導体基板１の
所定量、例えば５００ｎｍの深さとなるようにエッチン
グし、第１のトレンチ２５および第２のトレンチ２８を
形成する。そしてこの際同時に、第２のトレンチ２８と
周辺回路部Ｂ（第２の素子分離部２６）とに挟まれ、半
導体基板１以外の電位の加わらない、すなわち半導体装
置の動作に関与しない活性領域２９が形成されることと
なる（図４（ｄ）、図６（ｄ））。

【００４０】次に、レジストマスク３６を除去し、第１
のトレンチ２５および第２のトレンチ２８が埋め込まれ
るように、ＣＶＤ法にて第２の酸化膜３７を堆積する
（図５（ａ）、図７（ａ））。次に、第２の酸化膜３７
をエッチバックし、第１のトレンチ２５および第２のト
レンチ２８内のみに残存するようにエッチングし、第１
の素子分離部２４および第３の素子分離部２７をそれぞ
れ形成する（図５（ｂ）、図７（ｂ））。

【００４１】そして、第２の酸化膜３７のエッチングは
上記示したように、第１のトレンチ２５および第２のト
レンチ２８の幅をほぼ同一にて形成したので、第２の酸
化膜３７は例えばＣＭＰ法など半導体基板１のダメージ
を与えるようなエッチングを用いなく、エッチバックに
より行うことができる。

【００４２】また、この際の第２の酸化膜３７のエッチ
バック量としては、第１の導電膜３５ａの側面ができる
だけ露出するようにエッチングする必要がある。これ
は、第１の導電膜３５ａの側面部もキャパシタの容量と
して加味されるからである。しかし、チャネル部の半導
体基板１面より下がってエッチングされると、第２の素
子分離部２４および第３の素子分離部２７上にも、後述
する導電膜が積層されるため、後述する酸化膜を介した
寄生トランジスタが形成される可能性がある。よって、
これらのことを加味したエッチバック量にて第２の酸化
膜３７はエッチングされている。

【００４３】次に、第１の導電膜１７ａの所望の箇所、
すなわち、メモリセルアレイ部Ａ上、活性領域２９上、
および周辺回路部Ｂにおけるワード線形成領域上を残し
て、他の箇所をエッチングし除去する。そして、活性領
域２９上には第１のダミー導電膜３１ａが、また、周辺
回路部Ｂにおけるワード線形性領域上には第２のダミー
導電膜３１ｂが形成される（図５（ｃ）、図７
（ｃ））。

【００４４】次に、例えばＴＥＯＳ、シリコンナイトラ
イドおよびＴＥＯＳが順次積層して成る絶縁膜３８を堆
積する。次に、例えばＣＶＤ法を用いて例えばポリシリ
コン膜またはアモルファスシリコン膜にて成る第２の導
電膜３９を堆積する（図５（ｄ）、図７（ｄ））。

【００４５】次に、第２の導電膜３９、絶縁膜３８およ
び第１の導電膜３５ｂをパターニングし、ゲート酸化膜
３０上にフローティングゲート３１、ＯＮＯ膜３２およ
びコントロールゲート（ワード線）３３を形成する。こ
の際同時に、第２の導電膜３９により周辺回路部Ｂにて
周辺トランジスタを形成するためのゲート電極（図示省
略）が形成されている。また、第１のダミー導電膜３１
ａ上には第１のダミー絶縁膜３２ａおよびダミー導電膜
３３ａが、また、第２のダミー導電膜３１ｂ上には第２
のダミー絶縁膜およびワード線３３が形成されている。

【００４６】次に、従来の場合と同様に、半導体基板１
の所定の領域にソース／ドレイン領域８を形成する。そ
して、メモリセルアレイ部Ａにはフラッシュメモリを、
また、周辺回路部Ｂ内には所望のトランジスタがそれぞ
れ形成される。そして、周辺回路部Ｂ内の第２の素子分
離部３の下部には、寄生ＭＯＳＴおよびパンチスルーを
防止するためのチャネルストッパ９が形成される（図
１、図２、図３）。

【００４７】上記のように構成された実施の形態１の半
導体装置は、メモリセルアレイ部Ａと周辺回路部Ｂとの
接する全ての間に、第３の素子分離部２７を形成するよ
うにしたので、メモリセルアレイ部Ａ内のソース／ドレ
イン領域８と、周辺回路部Ｂ内のチャネルストッパ９と
が近接せず、第３の素子分離部２７にて分離されるた
め、濃度勾配が急峻になることが防止される。よって、
半導体装置の耐圧が低下するのを防止できる。

【００４８】さらに、第３の素子分離部２７と周辺回路
部Ｂとの間に、半導体装置の動作に関与しない活性領域
２９を形成しているので、第３の素子分離部２７での分
離は確実となり、半導体装置の耐圧が低下するのを確実
に防止できる。また、活性領域２９は、この上部に第１
のダミー導電膜３１ａ、第２のダミー導電膜３２ａおよ
びダミー導電膜３３ａ形成したので、活性領域２９にソ
ース／ドレイン領域８形成時の不純物が注入されるのが
防止され、活性領域２９の半導体基板１表面が、半導体
基板１と同電位に保たれる。よって、活性領域２９を確
実に半導体装置の動作に関与することなく形成すること
ができる。

【００４９】また、第１の素子分離部２４および第３の
素子分離部２７をトレンチ構造にて、また、第２の素子
分離部２６をＬＯＣＯＳ構造にて形成しているので、半
導体基板１にダメージを与えることなく、かつ、メモリ
セルアレイ部Ａ内の素子分離が確実と成る半導体装置を
形成することができる。また、第１の素子分離部２４と
第３の素子分離部２７とを同時に形成することができ、
効率よく半導体装置を製造することがでる。

【００５０】また、周辺回路部Ｂにてワード線３３の下
部に、第２のダミー導電膜３１ｂおよび第２のダミー絶
縁膜３２ｂを残存させるようにしたので、周辺回路部Ｂ
において、メモリセルアレイ部Ａと同様の厚み分ワード
線３３の下部に残存させることができる。よって、メモ
リセルアレイ部Ａと周辺回路部Ｂとの段差が軽減され、
半導体装置の平坦性の向上を図ることができる。

【００５１】尚、上記実施の形態においては第１の素子
分離部２４および第３の素子分離部２８をトレンチ構造
にて、第２の素子分離部２６をＬＯＣＯＳ構造にてそれ
ぞれ形成するようにしたが、これに限られることはな
く、第１および第２の素子分離部の構造に関係なく、メ
モリセルアレイ部Ａと周辺回路部Ｂとの接する全ての間
に、第３の素子分離部を形成するようにすれば同様の効
果を奏することはいうまでもない。

【００５２】

【発明の効果】以上のように、この発明の請求項１によ
れば、メモリセルアレイ部と、メモリセルアレイ部の周
辺に形成された周辺回路部とを備えた半導体装置におい
て、メモリセルアレイ部内の素子を分離するための第１
の素子分離部と、周辺回路部内にて素子を分離するため
の第２の素子分離部と、メモリセルアレイ部と周辺回路
部との接する箇所全ての間に第１の素子分離部と同一の
構造を有する第３の素子分離部とを備えたので、メモリ
セルアレイ部と周辺回路部との耐圧を向上することがで
きる半導体装置を提供することが可能となる。

【００５３】また、この発明の請求項２によれば、請求
項１において、第１の素子分離部をトレンチ構造にて、
第２の素子分離部をＬＯＣＯＳ構造にて形成するので、
メモリセルアレイ部と周辺回路部との耐圧を確実に向上
することができる半導体装置を提供することが可能とな
る。

【００５４】また、この発明の請求項３によれば、請求
項１または請求項２において、メモリセルアレイ部がフ
ラッシメモリにて形成されている場合、メモリセルアレ
イ部のフローティングゲートを形成するための第１の導
電体膜、コントロールゲートおよびワード線を形成する
ための第２の導電体膜とを備え、周辺回路部においてワ
ード線の下部に第１の導電膜を残存させるので、半導体
装置の平坦性を向上することができる半導体装置を提供
することが可能となる。

【００５５】また、この発明の請求項４によれば、請求
項１ないし請求項３のいずれかにおいて、周辺回路部と
第３の素子分離部との間に、活性領域を備えたので、メ
モリセルアレイ部と周辺回路部との耐圧を確実に向上す
ることができる半導体装置を提供することが可能とな
る。

【００５６】また、この発明の請求項５によれば、請求
項４に記載の活性領域上に、メモリセルアレイ部および
周辺回路部上のトランジスタのゲートを形成するための
導電体膜を残存させるので、活性領域を確実に確保する
ことができる半導体装置を提供することが可能となる。

【００５７】また、この発明の請求項６によれば、メモ
リセルアレイ部と、メモリセルアレイ部の周辺に形成さ
れた周辺回路部とを備えた半導体装置のメモリセルアレ
イ部内の素子を分離するための第１の素子分離部と、メ
モリセルアレイ部と周辺回路部との接する箇所全ての間
に形成する第３の素子分離部とを同一に形成するので、
半導体装置の工程を簡略化することができる半導体装置
の製造方法を提供することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体装置
の構成を示す平面図である。

【図２】 図１に示した半導体装置のＸ−Ｘ’線断面の
半導体装置の構成を示す断面図である。

【図３】 図１に示した半導体装置のＹ−Ｙ’線断面の
半導体装置の構成を示す断面図である。

【図４】 図２に示した半導体装置の製造方法を示す断
面図である。

【図５】 図２に示した半導体装置の製造方法を示す断
面図である。

【図６】 図３に示した半導体装置の製造方法を示す断
面図である。

【図７】 図３に示した半導体装置の製造方法を示す断
面図である。

【図８】 従来の半導体装置の構成を示す平面図であ
る。

【図９】 図８に示した半導体装置のＸ−Ｘ’線断面の
半導体装置の製造方法を示す断面図である。

【図１０】 図８に示した半導体装置のＹ−Ｙ’線断面
の半導体装置の製造方法を示す断面図である。

【図１１】 従来の半導体装置の構成を示す平面図であ
る。

【図１２】 図１１に示した半導体装置のＸ−Ｘ’線断
面の半導体装置の製造方法を示す断面図である。

【図１３】 図１１に示した半導体装置のＸ−Ｘ’線断
面の半導体装置の製造方法を示す断面図である。

【図１４】 図１１に示した半導体装置のＸ−Ｘ’線断
面の半導体装置の製造方法を示す断面図である。

【図１５】 図１１に示した半導体装置のＹ−Ｙ’線断
面の半導体装置の製造方法を示す断面図である。

【図１６】 図１１に示した半導体装置のＹ−Ｙ’線断
面の半導体装置の製造方法を示す断面図である。

【図１７】 図１１に示した半導体装置のＹ−Ｙ’線断
面の半導体装置の製造方法を示す断面図である。

【符号の説明】

１ 半導体基板、８ ソース／ドレイン領域、９ チャ
ネルストッパ、２４ 第１の素子分離部、２５ 第１の
トレンチ、２６ 第２の素子分離部、２７ 第２のトレ
ンチ、２８ 第３の素子分離部、２９ 活性領域、３０
ゲート酸化膜、３１ フローティングゲート、３１ａ
第１のダミー導電膜、３１ｂ 第２のダミー導電膜、
３２ ＯＮＯ膜、３２ａ 第１のダミー絶縁膜、３２ｂ
第２のダミー絶縁膜、３３ コントロールゲート（ワ
ード線）、３３ａ ダミー導電膜、３４，３４ａ 第１
の酸化膜、３５，３５ａ，３５ｂ 第１の導電膜、３６
レジストマスク、３７ 第２の酸化膜、３８ 絶縁
膜、３９ 第２の導電膜、Ａ メモリセルアレイ部、Ｂ
周辺回路部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ部と、上記メモリセル
   アレイ部の周辺に形成された周辺回路部とを備えた半導
   体装置において、上記メモリセルアレイ部内の素子を分
   離するための第１の素子分離部と、上記周辺回路部内に
   て素子を分離するための第２の素子分離部と、上記メモ
   リセルアレイ部と上記周辺回路部との接する箇所全ての
   間に上記第１の素子分離部と同一の構造を有する第３の
   素子分離部とを備えたことを特徴とする半導体装置。
2. 【請求項２】 第１の素子分離部をトレンチ構造にて、
   第２の素子分離部をＬＯＣＯＳ構造にて形成することを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 メモリセルアレイ部がフラッシメモリに
   て形成されている場合、メモリセルアレイ部のフローテ
   ィングゲートを形成するための第１の導電体膜、コント
   ロールゲートおよびワード線を形成するための第２の導
   電体膜とを備え、周辺回路部において上記ワード線の下
   部に第１の導電膜を残存させることを特徴とする請求項
   １または請求項２に記載の半導体装置。
4. 【請求項４】 周辺回路部と第３の素子分離部との間
   に、活性領域を備えたことを特徴とする請求項１ないし
   請求項３のいずれかに記載の半導体装置。
5. 【請求項５】 請求項４に記載の活性領域上に、メモリ
   セルアレイ部および周辺回路部上のトランジスタのゲー
   トを形成するための導電体膜を残存させることを特徴と
   する半導体装置。
6. 【請求項６】 メモリセルアレイ部と、上記メモリセル
   アレイ部の周辺に形成された周辺回路部とを備えた半導
   体装置の上記メモリセルアレイ部内の素子を分離するた
   めの第１の素子分離部と、上記メモリセルアレイ部と上
   記周辺回路部との接する箇所全ての間に形成する第３の
   素子分離部とを同一の工程にて形成することを特徴とす
   る半導体装置の製造方法。