KR100457404B1 - 단일비아에칭및이중충전프로세스로형성된집적회로의다중레벨배선구조 - Google Patents

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Abstract

다중레벨 배선 구조가 제공된다. 다중레벨 배선 구조는 적어도 2개의 실시예에 따라 형성된 2개, 3개 또는 그 이상의 레벨의 도체를 포함한다. 일실시예에 따르면, 도체(12)를 한 레벨로 부터 아래의 레벨에 연결하는 접촉 구조는 단일 비아 에칭 단계와 계속된 비아의 충전에 이용된 충전 단계로 부터 분리된 충전 단계에 의해 형성된다. 이 실시예에서, 비아(24)는 배선을 형성하는데 이융된 재료(14)로 부터 분리된 플로그를 형성하는 도전 재료(30)로 충전된다. 다른 실시예에서, 비아의 충전에 이용된 단계는 배선을 형성하는데 이용된 단계와 동일할 수 있다. 어느 한 경우에도, 비아는 제 1 유전체(22)를 통해 아래의 도체에 형성된다. 제 2 유전체(36)는 제 1 유전체 위에 패턴화되고, 위쪽의 배선을 제조하는데 이용된 충전 재료를 횡방향으로 한정하는 역할을 한다. 선택된 프로세스 시퀀스와 관계없이, 인터레벨 유전체 구조(36)는 실질적으로 평탄한채 남겨져 그위에 유전적으로 증착되는 후속의 배선 레벨에 대비한다.

Description

단일 비아 에칭 및 이중 충전 프로세스로 형성된 집적 회로의 다중레벨 배선 구조
본 발명은 반도체 제조에 관한 것으로서, 특히, 다중레벨 배선 구조를 형성하는 개선된 프로세스에 관한 것이다. 개선된 프로세스는 단일의 높이 레벨내에서 한세트의 도체를 제조하는데 이용되고, 또한 단일 비아(via) 단계를 이용하고 나서, 단일 또는 이중 충전(fill) 단계를 이용하므로써 이들 도체중 선택된 수의 도체를 아래의 접촉 영역에 접속하는 데에 이용된다.
집적 회로는 모놀리식 기판의 토포그래피(topography)에 걸쳐 연장하는 다수의 도체를 포함한다. 시스템내의 2개 이상의 부품을 전기적으로 접속하는 역활을 하는 한 세트의 배선 라인(또는 도체)은 일반적으로 "버스"라고 불린다. 버스내의 도체는 통상적으로 서로 분리되어 있고, 유전체에 의해 아래의 도전 소자로 부터 분리된다. 반도체 제조에 이용되는 적당한 유전체는 예를들어 이산화 실리콘("산화물")을 포함한다. 이에 의해 도체는 반도체 토포그라피에 걸쳐 리소그래피 패턴화되며, 여기서 토포그라피는 그 위에 위치된 유전체를 가진 기판을 포함한다. 토포그라피는 또한 1층 이상의 도체를 포함할 수 있는데, 상기 도체의 층은 각각 전형적으로 유전재료의 층에 의해 덮여 있다. 따라서, 유전체로 덮인 도체의 층은 후속의 층 또는 층들의 다중레벨 배선 구조를 형성하도록 패턴화 될 수 있는 토포그라피를 제공한다. 그러므로, 다중레벨 배선 구조는 적어도 2개(또는 레벨)의 도체를 포함해야 하며, 여기서 한 레벨의 선택된 도체는 접촉에 의해 다른 레벨의 선택된 도체에 배선된다.
신뢰성이 있는 다중레벨 배선구조의 제조에 있어 수많은 도전에 직면하게 된다. 첫째로, 배선 구조는 이격된 도체를 전기적으로 분리하는 인트라레벨(intralevel) 및 인터레벨(interlevel) 유전체를 가져야 한다. 따라서, 유전재료는 도체 간의 크로스-토크(cross-talk) 뿐만 아니라 임계 경로 도체의 전파 지연을 최소화시키는 역활을 한다. 둘째로, 다중레벨 배선 구조는 오옴 저항이 낮은 접촉을 가져야 한다. 접촉 재료 및 접점 지오메트리(geometry)는 배선이 요구되는 도체 간의 저항을 확실히 최소로 되게 하기 위해 주의깊게 선택되어야 한다. 레벨 간에 연장하는 비아는 재생 가능하게 형성하고 그후, 비아가 높은 종횡비를 가질 시에라도 접촉 재료로, 재생 가능하게 충전되어야 한다. 셋째로, 다중레벨 배선 구조는 실질적으로 평탄한 형상으로 제조되어야 한다. 즉, 단계 높이 문제를 감소시키고, 작은 피쳐(feature)의 사이즈의 정확한 투영 인쇄를 확실히 하기 위하여, 인터레벨 유전체는 평탄한 상부 표면을 가져야 한다. 비평탄성 문제는 레벨수가 증가하면 할수록 더욱 심화된다. 따라서, (둘이상의 레벨을 갖는)다중레벨 배선구조는 그 다음 레벨 또는 레벨들의 도체에 대비하여 유전체 표면을 평탄화시킬 필요가 있다.
다중레벨 배선 구조의 제조에 있어 많은 도전에 직면하지만, 많은 현대식 프로세스에 대하여 평탄화가 특히 엄격해야 한다고 생각된다. 평탄화는 초미세-라인 지오메트리를 투영 인쇄시에 수반된 제한으로 인해 주의가 증대하고 있다. 정확한 투영 인쇄는 토포그라피에 걸쳐 높이가 갑자기 변화하는 작은 피쳐의 인쇄에 수반되는 포커스 심도의 문제에 의해 제한된다. 소자 지오메트리(즉, 피쳐 사이즈)가 계속 작아짐에 따라, 단지 평탄한 국소 유전체 표면만이 아닌(비록 반도체 다이 전체는 아니지만은) 반도체 다이의 대부분에 걸쳐 연장하는 전역 평탄화 표면을 가진 인터레벨 유전층을 형성할 필요가 있다.
도 1 은 일실시예에 따라, 배선의 3개의 레벨의 나타낸 다중레벨 배선 구조의 부분적 평면도이다.
도 2 는 도 1 의 면 A 에 따른 단면도로서, 한 세트의 도전 영역(예를 들면, 제 1 세트의 도체)은 반도체 토포그라피 위에 형성된다.
도 3 은 도 2의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 1 유전체가 제 1 세트의 도체에 걸쳐 증착된다.
도 4 는 도 3의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 1 유전체가 제 1 세트의 도체 바로 위에 비어가 형성되도록 선택적으로 제거된다.
도 5 는 도 4의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 장벽층이 제 1 유전체 및 비아 위에 증착된다.
도 6 은 도 5의 단게에 후속되는 처리 단계를 나타낸 도면으로서, 장벽으로 덮인 비아를 제 1 도전 물질로 충전하고 그 후에, 그 도전재료를 평탄화 시킴으로써 비아내에 플러그가 형성된다.
도 7 은 도 6의 단게에 후속되는 처리 단계를 나타낸 도면으로서, 장벽층이 선택적으로 제거된다.
도 8 은 도 7의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 장벽층이 선택적으로 제거된 영역내에 제 2 유전체가 형성된다.
도 9 는 도 8의 단계에 후속되는 처리 단계를 설명한 도면으로서, 제 2 도전 재료가 증착되고, 그 후에 평탄화되어, 본 발명의 일실시예에 따른 단일 비아 에칭 및 이중 충전 프로세스에 의해 제 1 세트의 도체에 전기적으로 결합된 제 2 세트의 도체를 형성하는 도 2 내지 도 9에 도시된 단계를 종결한다.
도 10 은 도 9의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 3 세트의 도체가 제 1 세트의 도체 위에 유전적으로 이격된 거리를 형성하여 도 1의 예시적인 다중레벨 배선 구조의 3개의 배선 레벨을 완성한다.
도 11 은 도 1 의 면 A 을 따른 단면도로서, 제 1 세트의 도체가 반도체 토포그라피 위에 형성된다.
도 12 는 도 11의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 1 세트의 도체 간에 장벽층이 더 선택적으로 제거된다.
도 13 은 도 12의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 2 유전체가 장벽층이 제거된 영역내에 형성된다.
도 14 는 도 13의 단계에 후속되는 처리 단계를 설명한 도면으로서, 제 2 유전체에 인접한 제 1 세트의 도체의 위쪽에 있는 선택된 영역이 제거된다.
도 15 는 도 14의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 1 유전체가 선택적으로 제거되어, 제 1 세트의 도체중 선택된 도체 바로 위에 비아를 형성한다.
도 16 은 도 15의 단계에 후속되는 처리단계를 나타낸 도면으로서, 비아 및 제 2 유전체에 의해 국한된 영역이 단일 도전 재료에 의해 충전되고 그후에 평탄화되어, 본 발명의 일실시예에 따른 단일 비아 에칭 및 단일 충전 프로세스에 의해 제 1 세트의 도체에 전기적으로 결합되는 제 2 세트의 도체를 형성하는 도 11 내지 도 16에 도시된 단계를 종결한다.
도 17 은 도 16의 단계에 후속되는 처리 단계를 나타낸 도면으로서, 제 3 세트의 도체가 제 2 세트의 도체 위에 유전적으로 이격된 거리를 형성하여, 도 1의 예시적인 다중레벨 배선 구조의 3개의 배선 레벨을 완성한다.
본 발명은 비록 다양한 변형 및 대안의 형태를 꾀할 수 있지만, 그 특정 실시예만을 예로서 도면에 도시 및 본원에 상세히 기술하였다. 그러나, 본원에 대한 도면 및 상세한 설명은 본 발명을 기술된 특정한 형태로 제한하려고 의도한 것은 아니며, 본 발명은 첨부한 청구의 범위에 의해 정의된 바와 같은 본 발명의 정신 및 범위내의 모든 변형물, 등가물 및 대체물을 포괄하도록 의도된 것이다.
전술된 문제는 대부분 개선된 다중레벨 배선 구조에 의해 해결된다. 다중레벨 구조는 단일 비아 에칭 단계를 이용한 후에 한쌍의 충전(fill) 단계(이중단계)를 이용하거나, 또는 단일 비아 에칭 단계를 이용하고 나서, 단일 충전 단계를 이용하여 접촉을 형성하는 프로세스에 의해 형성된다. 전자의 경우에서는, 인터레벨 유전체는 제 1 세트의 도체(금속, 폴리실리콘 또는 주입 영역) 위에 형성된다. 상기 유전체는 다수의 비아가 내부에 에칭된 상부 표면을 포함한다. 2개의 충전 동작중 첫 번째는 플러그 재료로 비아를 충전시키는데 이용된다. 다른 충전 동작은 그후, 도체들을 형성하는 데에 이용되며, 이 도체들중 일부는 플로그 위에 형성된다. 후자의 경우에서는, 비아 및 인접한 유전체 상부 표면은 제 2 세트의 도체로 부터 분리 재료로서 형성된 플러그로서 역활을 하거나 또는, 상기 제 2 세트의 도체와 동일한 재료로 부터 형성된 플러그로서의 역할을 하는 도전 재료를 수용하는데에 이용된다.
일실시예에 따르면, 본 발명은 단일 비아 에칭 단계 및 2개의 충전 단계를 이용하여 다중레벨 배선 구조를 형성하는 프로세스를 제공한다. 이런 프로세스는 배선 레벨내에 형성된 제 1 세트의 도체 바로 위의 영역들내에 있는 제 1 유전체를 제거하는 단계를 포함한다. 장벽층이 바람직하게는 잇따른 비아내에 및 제 1 유전체에 걸쳐 증착된다. 그후, 도전 재료가 상기 장벽층에 걸쳐서 특히 장벽으로 덮인(barrier-covered) 비아내에 증착된다. 이로 인해 상기 장벽으로 덮인 비아는 제 1 충전 영역을 구성하게 되며, 여기에서 장벽층의 상부 표면까지 도전 충전 재료의 평탄화 후에 플러그가 형성된다. 상기 플러그는 제 1 충전 프로세스의 결과로서, 장벽으로 덮인 트렌치내에 단독으로 존재한다. 그러나, 플러그에 전기적으로 접속되는 제 2 세트의 도체를 완성하기 위해선 제 2 충전 프로세스가 요구된다. 제 2 충전 시퀀스는 선택된 플러그 쌍간의 제 1 유전체 위에 제 2 유전체를 형성하므로써 시작된다. 이로 인해, 제 2 유전체는 충전 영역을 둘러싸게되고, 이 충전 영역안에 제 2 도전 재료가 증착된다. 증착 및 평탄화 후에 제 2 도전 재료는 제 2 세트의 도체를 형성하는 데, 상기 도체중 일부는 플러그 위에 존재한다. 그러므로, 플러그는 제 2 및 1 세트의 도체중 선택된 도체 간에 연장한다.
다른 실시예에 따르면, 다중레벨 배선 구조는 단일 비아 에칭 및 단일 충전 프로세스에 의해 형성된다. 이 실시예에서, 제 2 세트의 도체의 도전재료와는 다른 플러그에 대한 분리 도전 재료가 요구되지 않는다. 특히, 단일 도전 재료는 비아 내에 종착될 뿐만 아니라 제 2 유전체에 의해 국한된 영역내에 증착될 수 있다. 따라서, 본 실시예에서, 제 2 세트의 도체는 장벽층에 걸쳐 횡방향으로 연장될 뿐만 아니라 제 1 세트의 도체의 상부 표면상에서 아래쪽으로 연장한다. 제 1 및 2 세트의 도체 간의 수직 스페이서로서 및 제 2 도체 그 자체로서 역할을 하는 이런 단일 바디 구조는 임의의 전기적으로 도전성인 재료로 만들어질 수 있으며, 바람직한 재료는 알루미늄-구리 합금 또는 구리이다.
본 발명의 다른 목적 및 잇점은 이하의 상세한 설명을 읽어보고 첨부한 도면을 참조하므로 명백해질 것이다.
이제 도면을 참조하면, 도 1 은 다중레벨 배선구조(10)의 평면도이다. 일실시예에 따르면, 구조(10)는 3개 레벨의 배선을 가진 것으로 도시되었다. 각 배선의 레벨은 다른 배선의 레벨로 부터 분리된 높이 레벨로 형성된다. 그러므로, 각 배선의 레벨은 제 1 세트의 도체(12), 제 2 세트의 도체(14) 및 제 3 세트의 도체(16)로서 도 1에 도시된 한 세트의 도체를 포함한다. 서로다른 레벨로 형성된 각 세트의 도체는 여러 가지 기술을 이용하여 패턴화-선택적으로 제거된 단일 층으로 부터의 패턴화 또는 재료를 충전영역에 부가하는 것으로 부터의 패턴화-된다. 상기 제 1, 제 2 및 제 3 도체는 또한 일련의 인터레벨 유전체를 이용하여 서로 유전적으로 이격된다.
도 2 내지 도 10을 참조하면, 구조(10)는 한 실시예에 따라 형성되는데, 본 실시예에선, 제 2 세트의 도체(14)가 패턴화되어, 단일 비아 에칭 및 이중 충전 프로세스를 이용하여 아래의 제 1 세트의 도체(12)에 접속된다. 이 프로세스는 도 2에 도시된 바와 같이, 제 1 세트의 도체(12)를 반도체 토포그라피(18) 위에 형성하므로써 시작된다. 대안적으로, 점선(12')으로 도시된 바와 같이, 제 1 세트의 도체(12)가 내부에 위치하는 도펀트의 농도에 의해 도전성으로 되는 이온 주입 영역을 포함할 수도 있다. 따라서, 제 1 세트의 도체는 선택적으로 패턴화된 내화성 금속(또는 폴리실리콘)(12)이거나 또는 이온 주입 영역(12')일 수 있다는 것을 알 수 있다. 게다가, 반도체 토포그라피(18)는 반도체 기판이나, 반도체 기판 위에 위치된 유전체나 또는 하나 이상의 배선의 레벨 위에 위치된 유전체를 포함한다는 것을 알수 있다. 따라서, 제 1 세트의 도체는 이온 주입 영역의 표적 장소, 일련의 배선 레벨 중 제 1 레벨이나 또는 아래의 배선부의 다수의 레벨 중 제 2 또는 후속의 레벨일 수도 있다.
도 3 에서, 제 1 유전체(22)는 제 1 세트의 도체(12)에 걸쳐서 그리고 이 도체들 사이에 증착된다. 제 1 유전체(22)는 임의의 전기적 절연 재료, 바람직하게는 예를 들어 실란, TEOS 또는 오존 소스를 이용하여 화학적 증기 증착(CVD) 챔버로 부터 증착된 산화물을 포함한다. 도 4 에서, 제 1 세트의 도체(12)의 상부 표면은 포토레지스트(photoresist)를 이용하여 패턴화되어, 제 1 유전체(22)의 선택된 영역이 상기 제 1 세트의 도체(12) 바로 위에서 제거된다. 상기 제 1 유전체(22)의 제거된 영역은 이후 비아(24)라 칭한다. 비아(24)는 바람직하게는 플라즈마 에칭 기술을 이용하여 형성되어, 이에의해 실질적으로 수직의 측벽이 제 1 유전체(22)내에 형성된다. 비아(24)는 제 1 유전체(22)의 상부 표면에서 도체(12)의 상부 표면으로 연장된다. 중요한 사항으로써, 플라즈마 에칭 기술이 실질적으로 도체(12)의 상부 표면으로 부터 모든 유전체(22)를 제거하여, 잇따른 접촉 구조에서의 어떠한 저항도 최소화시킨다.
도 5 는 제 1 유전체(22) 위 및 비아(24)내로의 장벽층(26)의 증착을 나타낸다. 장벽층(26)은 제 1 유전체(22)와 임의의 그 위에 놓인 도전 재료 간의 점착력을 개선시키는 작용을 한다. 바람직하게는 장벽층(26)은 티타늄(Ti)을 포함하나, 또한 텅스텐(W), 질소(N) 또는 이들의 합성물을 포함할 수도 있다. 일실시예에 따르면, 장벽층(26)은 대략 1,000 옹스트롬(1,000 × 10-10cm)의 두께로 종착된 TiN 으로 구성된다. 도 6 은 장벽층(26) 위의 제 1 도전 재료(28)의 증착을 나타낸다. 도전재료(28)는 비아(24)를 완전히 충전하도록 증착된다. 바람직하게는, 제 1 도전재료(28)는 W 를 포함한다. 평탄화 프로세스를 이용하여, 재료(28)의 상부 표면은 장벽층(26)의 상부 표면과 실질적으로 동일한 높이 레벨까지 제거된다. 따라서, 장벽층(26)의 상부 표면에 상응하는 상부 표면을 갖는 플러그(30)가 형성된다. 이로 인해 장벽층(26)은 점착층으로서의 역할을 할 뿐만 아니라 또한 에칭 중지층 또는 연마 중지층으로서 역활을한다.
도 7은 포토레지스트층(32)을 증착하고, 선택적으로 패터닝하므로써 플러그(30) 사이에서의 장벽층(28)의 노출을 나타낸다. 포토레지스트(32)가 제거된 영역에서, 아래의 장벽층(26)은 그 아래의 제 1 유전체(22)를 보유하면서, 장벽층(26)을 선택적으로 제거하는 에칭용액에 노출된다. 장벽층(26)의 제거는 점선(34)에 의해 표시된다. 도 8 은 장벽층(26)이 제거된 영역 위에 제 2 유전체(36)의 후속 증착을 나타낸다. 제 2 유전체(36)는 장벽층(26) 뿐만아니라 플러그(30)의 상부 표면 위쪽에 연장하여, 제 2 유전체(36)에 의해 국한된 충전 영역을 형성한다. 상기 충전 영역(특히, 제 2 충전 영역, 여기서 제 1 충전 영역은 비아(24)를 충전하는데 이용됨)은 그 후 도 9 에 도시된 바와 같이, 제 2 도전 재료(38)를 쉽게 받아들인다. 양호한 실시예에 따르면, 제 2 유전체(36)는 블랭킷(blanket) 증착되고, 그 후에 선택적으로 제거되어 장벽층(26)이 제거된 영역(도 8 에 도시된) 위에 재료를 남긴다. 충전 영역(특히, 제 2 충전 영역, 여기서 제 1 충전 영역은 비아(24)를 충전하는데 이용됨)은 그 후 도 9 에 도시된 바와 같이, 제 2 도전재료(38)를 쉽게 받아들인다.
도 9 는 제 2 충전 재료(38)의 증착과, 에칭백 또는 연마 시퀀스를 이용하여 상부 높이 영역에서 재료(38)의 후속 제거를 나타낸다. 에칭백 또는 연마는 제 2 유전체(36)의 상부 표면에 상응하는 재료(38)의 상부 표면을 제거한다. 따라서, 제 2 유전체(36)는 에칭 중지층의 역활을 한다. 제 2 유전체(36)는 또한 잇따른 제 2 세트의 도체(14)의 두께를 한정한다. 이로 인해 도체(14)의 상부 표면은 제 2 유전체(36)의 상부 표면과 동일 평면이다, 상부 표면의 동일 평면은 고밀도의 다중레벨 배선 구조에 필요한 평탄화 잇점을 제공한다. 도 9 는 플러그(30)에 의해 선택적으로 배선된 2개의 레벨의 도체를 형성하는 처리 시퀀스로 인한 완제품을 나타낸다. 도 2 내지 9 에 도시된 시퀀스는 단일 비아 에칭 단계 및 이중(2) 충전 단계를 이용해 배선 구조를 형성하는 하나의 예시적인 실시예를 나타낸다. 제 2 도전재료(38)는 희망 저항 특성에 따라서는 제 1 도전 재료(28)와 다를 수 있다.
도 10 은 도 9의 단계에 후속되는 처리 단계 시퀀스를 나타낸다. 특히, 도 10 은 제 2 세트의 도체(14) 위에 배치된 제 3 유전체(40)를 나타낸다. 이로 인해, 제 3 유전체는 제 2 세트의 도체(14)와 제 3 세트의 도체(16) 간에 놓이게된다. 이에 의해 도 10 은 가능하게는 다수로 될수있는 배선 레벨중 3개를 나타내 도 1에 도시된 예시적인 형태를 설명한다. (도 6에 도시된)플러그(30)와 유사한 플러그가 만약 원한다면, 제 3 도체(16) 밑에 사용될 수도 있다는 것을 알 수 있다. 플러그는 유전체(40)내에서 아래의 제 2 도체(14)까지 형성되어, 그 사이의 도전성을 향상시킬 수 있다.
이제 도 11 내지 도 16 을 참조하면, 대안의 예시적인 실시예가 나타난다. 도 11 내지 도 16은 다중레벨 배선 구조(10)를 제조하는데 유용한 단계의 다른 시퀀스를 나타낸다. 특히, 도 11 내지 도 16 은 단일 비아 에칭 및 단일 충전 프로세스를 나타내는데, 이는 도 2 내지 도 9 에 도시된 시퀀스 보다 복잡하지 않고 다루기 쉽다. 그러나, 도 11 내지 도 16의 시퀀스는 플러그 재료가 제 2 세트의 도체와 동일한 조성으로 되어야함을 필요로 한다. 선택된 재료와 접촉의 희망 오옴 특성에 따라, 이런 제한은 실행할 수 있는 대안이다.
이제, 도 11 내지 도 16으로 돌아가면, 도 11 에 도시된 바와 같은 제 1 유전체(22a)는 제 1 세트의 도체(12a) 위에 증착된다. 제 1 세트의 도체(12a)는 반도체 토포그라피(18a)위에 형성되고, 장벽층(26a)이 제 1 유전체(22a) 위에 증착된다.
도 12 는 제 1 세트의 도체(12a) 위와 그 사이의 영역에서의 장벽층(26a)의 선택적 제거를 나타낸다. 도 13 은 장벽층(26a)이 제거된 영역에서의 제 2 유전체(36a)의 후속 형성을 나타낸다. 유전체(36a)는 바람직하게는 유전체 재료를 블랭킷 증착하고, 그 후에 유전체(36a)(도 13 에 도시된)를 실질적으로 완전하게 남겨둔채 상기 재료를 선택적으로 제거하므로써 형성된다.
도 14 는 제 1 세트의 도체(12a) 바로 위의 영역에서 장벽층(26a)을 노출시키도록 선택적으로 제거되는 포트레지스트층(42)을 나타낸다. 그후, 노출된 장벽층(26a)은 점선(44)에 의해 도시된 바와 같이 제거된다. 장벽층(26a)의 선택적 제거에 의해, 아래의 제 1 유전체(22a)가 노출되고, 도 15 에 도시된 단계에 따라 아래의 유전체가 제거된다. 제 1의 유전체(22a)는 도 15 에 도시된 제 1 세트의 도체(12a)의 상부 표면을 가능한 많이 노출시키기 위해 충분히 제거된다. 제 1 유전체(22a)의 제거와 아래의 도체(12a)의 노출에 의해 비아(24a)가 형성된다.
비아(24a) 및 제 2 유전체(36a)의 형성으로 제 1 및 유일한 충전 영역이 한정된다. 상기 충전 영역은 제 1 세트의 도체(12a)의 상부 표면 보다 낮은 고도(elevational depth)를 갖는 제 2 유전체(36a)에 의해 횡방향으로 한정된다. 따라서, 한정된 충전 지오메트리내에 제 1 및 유일한 도전 재료(46)를 제공하기 위해 단일 충전 증착 사이클이 필요로 된다. 바람직하게는 구리 또는 구리합금인 도전 재료(46)는, 비아(24a) 뿐아니라 장벽층(26a)의 상부 표면과 제 2 도체(36a)의 상부 표면 간의 높이의 불균형을 완전하게 충전한다. 이와 같이, 후속의 평탄화 단계가 도전 재료의 상부 표면을 제 2 유전체(36a)의 상부 표면에 상응한 높이 레벨까지 제거하기 위해 계속된다. 그 결과, 제 2 세트의 도체(14a)가 형성된다. 이로 인해 도 16 은 도 11로 부터 시작된 처리 시퀀스와 특히 단일 에칭 및 단일 충전 프로세스를 이용해 다중레벨 배선 구조를 형성하는 데에 이용된 프로세스 시퀀스를 완결시킨다. 상기 단일 에칭은 비아(24)를 형성하는데 이용되고, 단일 충전 단계는 제 2 세트의 도체(14a)를 제조하는데 이용된다. 도 17 은 도 16 에 도시된 단계에 후속되는 처리 단계이며, 여기서 제 3 유전체(40a)는 도체(14a) 위에 형성되고, 제 3 세트의 도체(16a)는 제 3 유전체(40a) 위에 형성된다.
도 2 내지 도 10 에 도시된 단계 뿐만아니라 도 11 내지 도 17 에 도시된 단계의 시퀀스가 3개 이상의 많은 배선 레벨을 가진 다중레벨 배선 구조를 형성하기 위해 반복될 수 있다는 것을 알 수 있다. 또한, 장벽층(26 또는 26a)이 어느 경우에서든 유전체(제 1 유전체(22 또는 22a))와 그위의 도체(제 2 세트의 도체(14 또는 14a)) 사이에 유리하게 배치됨을 알 수 있다. 이로 인해, 처리 단계의 본 시퀀스는 장벽층을 유리하게 형성하고, 단일 에칭 단계와 계속되는 비아의 충전에 의해 그위의 배선으로 부터 분리되거나 또는 상기 배선의 일부로서 형성된 비아내에 낮은 저항 접촉을 형성한다. 따라서, 본 발명의 개시내용을 접한 이 분야의 기술에 숙련된 자에게는 본 발명이 임의의 집적 회로 제조 프로세스에도 응용할 수 있을 것으로 인식된다. 게다가, 도시되고 기술된 본 발명은 현재의 양호한 실시예로서 취해진다는 것도 또한 알 수 있다. 이 분야의 기술에 숙련된 자에게는 청구의 범위에 제시된 바와같은 본 발명의 정신 및 범위를 벗어나지 않고도 다양한 변형 및 변경이 각각의 그리고 모든 처리 단계에 대해 행해질 수도 있다는 것이 명백할 것이다. 이하의 청구의 범위는 이러한 변형 및 변경을 모두 포괄하는 것으로 해석되도록 의도된 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미 보다는 예시적인 의미로 고려되어야 한다.

Claims (20)

  1. 실질적으로 서로다른 높이 레벨로 형성된 제 1, 제 2 및 제 3 세트의 도체를 가진 다중레벨 배선 구조를 형성하는 방법에 있어서,
    반도체 토포그라피에 걸쳐 제 1 세트의 실질적으로 동일 평면의 도체를 제공하는 단계와;
    상기 제 1 세트의 도체에 걸쳐 제 1 유전체를 증착하는 단계와;
    상기 제 1 세트의 도체 바로 위의 상기 제 1 유전체내에 복수의 비아를 형성하는 단계와;
    상기 제 1 유전체 위에 및 상기 비아 위에 장벽층을 증착함으로써, 장벽으로 덮인 제 1 유전체와 장벽으로 덮인 비아가 각기 형성되도록 하는 단계와;
    상기 장벽으로 덮인 비아를 제 1 도전 재료로 충전하므로써 복수의 플러그를 형성하는 단계와;
    한쌍의 상기 플러그를 횡방향으로 분리하는 스페이스 바로 위의 상기 장벽층을 관통하는 개구부를 형성하는 단계와;
    상기 개구부내에만 제 2 유전체를 증착하는 단계와;
    상기 제 2 유전체에 의해 서로 횡방향으로 이격된 제 2 세트의 도체를 형성하기 위해, 상기 제 2 유전체의 상부 표면에 상응하는 상부 표면을 가진 제 2 도전층을 형성하는 단계와;
    상기 제 2 도전층 위에 제 3 유전체를 증착하는 단계와; 그리고
    상기 제 3 유전체 위에 제 3 세트의 도체를 형성하는 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 세트의 도체가 상기 플러그에 의해 상기 제 2 세트의 도체에 접속되는 것을 특징으로 하는 다중 레벨 배선 구조 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 세트의 각각이 이온 주입 영역을 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 세트의 도체 각각이 증착된 금속으로 형성되는 것을 특징으로 하는 다중 레벨 배선 구조 형성 방법.
  5. 제 1 항에 있어서,
    상기 작벽층이 티탄늄을 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  6. 제 1 항에 있어서,
    상기 복수의 플러그를 형성하는 단계는
    상기 장벽으로 덮인 제 1 유전체에 걸쳐서, 그리고 장벽으로 덮인 비아내에 내화성 금속을 증착하는 단계와; 그리고
    상기 내화성의 금속의 상부 표면을, 상기 장벽으로 덮인 제 1 유전체의 상부 표면과 동일하거나 또는 그 이하의 높이의 레벨까지 제거하는 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  7. 제 6 항에 있어서,
    상기 제거 단계가 연마 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  8. 제 6 항에 있어서,
    상기 제거 단계가 에칭 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 2 도전층을 형성하는 단계는
    장벽으로 덮인 제 1 유전체, 다수의 플러그, 제 2 유전체에 걸쳐 내화성 금속을 증착하는 단계와; 그리고
    상기 내화성 금속의 상부 표면을, 상기 제 2 유전체의 상부 표면과 동일하거나 또는 그 이하의 높이의 레벨까지 제거하는 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  10. 제 9 항에 있어서,
    상기 제거 단계가 연마 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  11. 제 9 항에 있어서,
    상기 제거 단계가 에칭 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  12. 제 1 항에 있어서,
    상기 제 3 유전체가 상기 제 3 세트의 도체와 상기 제 2 세트의 도체 사이에 배치되는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  13. 제 1 세트의 도체와 분리된 평면상에 형성된 제 2 세트의 도체에 전기적으로 접속된 상기 1 세트의 도체를 가진 다중레벨 배선 구조를 형성하는 방법에 있어서,
    제 1 세트의 도체가 그위에 배치된 반도체 토포그라피에 걸쳐 제 1 유전체를 증착하는 단계와;
    복수의 비아를 형성하기 위해, 상기 제 1 세트의 도체 바로 위의 영역에서만 상기 제 1 유전체를 제거하는 단계와;
    상기 제 1 유전체 및 상기 복수의 비아 위에 장벽층을 증착하므로써, 장벽으로 덮인 제 1 유전체 및 장벽으로 덮인 복수의 비아가 형성되게 하는 단계와;
    상기 장벽으로 덮인 복수의 비아내에 플러그를 형성하는 단계와;
    한쌍의 상기 플러그를 횡방향으로 분리하는 스페이스 바로 위의 상기 장벽층을 제거하고, 그 후에 상기 장벽층이 제거된 영역내에 제 2 유전체를 형성하는 단계와; 그리고
    상기 제 2 유전체의 대향측부상의 상기 플러그 및 상기 장벽으로 덮인 제 1 유전체 위에 제 2 세트의 도체를 형성하는 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 세트의 도체가 상기 플러그에 의해 상기 제 2 세트의 도체에 전기적으로 접속되는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  15. 제 13 항에 있어서,
    상기 제 1 세트의 도체 각각이 이온 주입 영역을 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  16. 제 13 항에 있어서,
    상기 제 1 세트의 도체 각각이 증착된 금속으로 부터 형성되는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  17. 제 13 항에 있어서,
    상기 장벽층이 티탄늄을 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  18. 제 13 항에 있어서,
    상기 제 2 세트의 도체를 형성하는 단계는
    장벽으로 덮인 제 1 유전체, 다수의 플러그, 제 2 유전체에 걸쳐 내화성 금속을 증착하는 단계와; 그리고
    상기 내화성의 금속의 상부 표면을, 상기 제 2 유전체의 상부 표면과 동일하거나 또는 그 이하의 높이의 레벨까지 제거하는 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  19. 제 18 항에 있어서,
    상기 제거 단계가 연마 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
  20. 제 18 항에 있어서,
    상기 제거 단계가 에칭 단계를 포함하는 것을 특징으로 하는 다중레벨 배선 구조 형성 방법.
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