KR20000016356A - 단일 바이어 에칭 및 이중 필 공정으로 형성된 집적 회로의 다중레벨 상호 접속 구조 - Google Patents
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Abstract
다중 레벨 상호 접속 구조가 제공된다. 다중 레벨 상호 접속 구조는 적어도 2개의 실시예에 따라 형성된 2, 3 또는 그 이상의 레벨의 도체를 포함한다. 일실시예에 따르면, 한 레벨상의 도체(12)를 하위 레벨에 링크하는 접점 구조는 단일 바이어 에칭 단계로 형성되고 나서, 바이어를 채울시에 이용된 필 단계로 부터 분리한 필 단계로 형성된다. 이런 실시예에서, 상호 접속부를 형성할 시에 이용된 물질(14)로 부터 분리한 플로그를 형성하는 도전 물질(30)로 채워진다. 다른 실시예에서, 바이어를 채울 시에 이용된 단계는 상호 접속부를 형성할 시에 이용된 단계와 동일할 수 있다. 어느 한 경우에, 바이어는 제 1 유전체(22)를 통해 하위 도체로 형성된다. 제 2 유전체(36)는 제 1 유전체위에 패턴되고, 하위 상호 접속부를 생성시킬 시에 이용된 필 물질을 횡으로 바운드하는 역할을 한다. 선택된 공정 시퀀스와 무관하게, 인터레벨 유전체 구조(36)는 유전적으로 증착되는 다음 상호 접속 레벨을 준비할 시에 거의 평면으로 되어 있다.
Description
집적 회로는 모놀리식 기판의 토포그래피(topotraphy)에 걸쳐 연장하는 많은 도체를 포함한다. 시스템내에서 2 이상의 부품을 전기적으로 접속하는 한 세트의 상호 접속 라인(또는 도체)은 일반적으로 "버스"라 칭한다. 버스내의 도체는 통상적으로 서로 격리되어 있고, 어떤 유전체에 의해 하위 도전 소자에서 격리된다. 반도체 제조시 이용된 적당한 유전체는 예를들어 실리콘 이산화물("산화물")을 포함한다. 이에 의해 도체는 반도체 토포그래피에 걸쳐 패턴된 리소그래피로 이루어지며, 토포그래피는 그 상에 위치된 유전체를 가진 기판을 포함한다. 토포그래피는 또한 통상적으로 유전체의 층으로 피복되는 각각의 도체의 하나 이상의 층을 포함한다. 따라서, 유전체로 오버레이(overlay)된 도체의 층은 다중 레벨 상호 접속 구조를 형성하도록 도체의 다음층이 패턴될 수 있는 토포그래피를 제공한다. 그래서, 다중 레벨 상호 접속 구조는 도체중의 적어도 2개의 층(또는 레벨)을 포함해야 하고, 한 레벨의 선택된 도체는 접점에 의해 다른 레벨의 선택된 도체에 상호 접속된다.
확실한 다중 레벨 상호 접속구조를 제조할 시에 수많은 도전에 직면하게 된다. 첫째로, 상호 접속 구조는 간격을 이룬 도체를 전기적으로 분리하는 인트라레벨 및 인터레벨 유전체를 가져야 한다. 그래서, 유전물질은 도체간의 누화(cross-talk) 뿐만 아니라 임계 경로 도체의 전파 지연을 최소화시킨다. 둘째로, 다중 레벨 상호 접속 구조는 저 옴 저항을 가진 접점을 가져야 한다. 접점 물질 및 접점 기하학은 상호 접속부가 바람직한 도체간의 저항을 최소로 되게 하도록 선택되어야 한다. 레벨 사이에서 연장하는 바이어를 재생 가능하게 형성시켜, 바이어가 고 종횡비를 가질 시에도 접점 물질로 재생 가능하게 채운다. 셋째로, 다중 레벨 상호 접속 구조는 거의 평면형태로 생성되어야 한다. 즉, 단계 높이 문제를 완화하고, 소규모 외형(feature) 사이즈의 투사 인쇄를 정확히 하기 위하여, 인터레벨 유전체는 평평한 상부 표면을 가져야 한다. 비평면 문제는 레벨수가 증가함에 따라 컴파운드(compound)된다. 따라서, 다중 레벨 상호 접속 구조(둘이상의 레벨을 가진 구조)는 도체의 다음 레벨을 준비할 시에 유전체 표면을 평탄화시킬 필요가 있다.
다중 레벨 상호 접속 구조를 제조할 시에 많은 도전에 직면하지만, 특히 많은 현대식 공정으로 평탄화를 정확히 나타나게 한다. 평탄화는 초미세-라인 기하학을 투사 인쇄할시의 한계로 인해 주의를 촉구할 것을 받아들인다. 엘리베이션시에 상당히 변하는 토포그래피에 걸쳐 소규모 외형을 인쇄할시의 집속 이슈(issues)의 깊이로 투사 인쇄를 제한한다. 소자 기하학(즉, 외형사이즈)이 계속 수축함에 따라, 평면이지만, 더욱 중요하게도 완전한 다이가 아닐 경우 반도체 다이의 큰 부분에 걸쳐 연장하는 글로벌 평면 표면인 비로컬 유전체 표면을 가진 인터레벨 유전체층을 생성시킬 필요성이 생긴다.
발명의 요약
전술된 문제는 대부분 개선된 다중레벨 상호접속 구조로 해결된다. 단알 바이어 에칭 단계를 이용한 후에 한쌍의 필(fill) 단계(이중단계)를 이용하거나, 단일 바이어 에칭 단계를 이용하고 나서, 단일 필 단계를 이용하여 접점을 형성하는 공정에 의해 상기 다중 레벨 구조를 생성시킨다. 전자의 경우, 제 1 세트의 도체(금속, 폴리실리콘 또는 주입 영역)상에 인터레벨 유전체를 형성시킨다. 유전체는 에칭된 많은 바이어를 가진 상부 표면을 포함한다. 2개의 필 동작중 첫 번째는 플러그 물질로 바이어를 채우는 역할을 한다. 그후, 다른 필 동작은 많은 도체를 형성하는 데에 이용되며, 그중 몇몇은 플로그위에 형성된다. 후자 경우에, 바이어 및 인접한 유전체 상부 표면은 도체의 제 2 세트로 부터 분리 물질로서 형성된 플러그나, 도체의 제 2 세트와 동일한 물질로 부터 형성된 플러그 역할을 하는 도전 물질을 수용하는데에 이용된다.
일실시예에 따르면, 본 발명은 단일 바이어 에칭 단계 및 2개의 필 단계를 이용하여 다중 레벨 상호 접속 구조를 형성하는 공정에 계획하고 있다. 이런 공정은 상호 접속 레벨내에 형성된 도체의 제 1 세트 바로 위의 영역내의 제 1 유전체를 제거하는 것이다. 양호하게도, 다음의 바이어내와 제 1 유전체에 걸쳐 공핍층을 증착한다. 그후, 공핍층에 걸쳐, 특히 공핍층 피복 바이어내에 도전물질을 증착한다. 이로 인해 공핍층 피복 바이어는, 공핍층의 상부표면에 대한 도전 필 물질의 평탄화후에 플러그를 생성시키는 제 1 필 영역을 포함한다. 이런 플러그는 단지 제 1 필 공정의 결과로서, 공핍층 피복 트렌치내에 있다. 그러나, 제 2 필 공정은 플러그에 전기 접속되는 도체의 제 2 세트를 완성하도록 요구된다. 제 2 필 시퀀스는 선택된 쌍의 플러그간의 제 1 유전체위에 제 2 유전체를 생성시킴으로써 개시한다. 이로 인해, 제 2 유전체는 제 2 도전 물질을 증착하는 필 영역을 에워싼다. 증착 및 평탄화 후에 제 2 도전 물질은 도체의 제 2 세트를 형성하는 데, 그중 몇몇은 플러그위에 있다. 그래서, 플러그는 도체의 제 2 및 1 세트중 선택된 것 사이에서 연장한다.
다른 일례의 실시예에 따르면, 다중 레벨 상호 접속 구조는 단일 바이어 에칭 및 단일 필 공정으로 형성된다. 이런 실시예에서, 도체의 제 2 세트로 부터의 플러그에 대한 분리 도전 물질을 필요로하지 않는다. 특히, 단일 도전 물질은 바이어내에 증착될 뿐만 아니라 제 2 유전체로 바운드된 영역내로 증착된다. 따라서, 본 실시예에서, 도체의 제 2 세트는 공핍층에 걸쳐 횡으로 연장하지만, 또한 도체의 제 1 세트의 상부 표면상으로 하향 연장한다. 도체의 제 1 및 2 세트간의 수직 스페이서와, 제 2 도체 역할을 하는 그런 하나 뿐인 몸체구조는 어느 전기 도전 물질로 부터 형성될 수 있는데, 양호한 물질은 알루미늄-구리 합금 또는 구리이다.
본 발명은 반도체 제조에 관한 것으로서, 특히, 다중레벨 상호 접속 구조를 형성하는 개선된 공정에 관한 것이다. 개선된 공정은 단일 엘리베이셔널(elevational) 레벨내에서 한세트의 도체를 생성시키는 데에 이용되고, 또한 단일 바이어(via) 단계를 이용하고 나서, 단일 또는 이중 필(fill) 단계를 이용함으로써 상기 도체의 선택된 수를 하위 접점에 접속하는 데에 이용된다.
본 발명의 다른 목적 및 잇점은 아래의 상세한 설명과 첨부한 도면을 참조로 명백해진다.
도 1 은 일실시예에 따라 3개 레벨의 상호 접속을 설명한 다중 레벨 상호 접속 구조의 부분 평면도이다.
도 2 는 도 1 의 평면 A 에 따른 단면도로서, 한 세트의 도전 영역(예를 들면, 제 1 세트의 도체)은 반도체 토포그래피상에 형성된다.
도 3 은 도 2 에 연이은 처리 단계를 설명한 도면으로서, 제 1 유전체는 제 1 세트의 도체에 걸쳐 증착된다.
도 4 는 도 3 에 연이은 처리 단계를 설명한 도면으로서, 제 1 유전체는 제 1 세트의 도체 바로 위에 바이어를 형성하도록 선택적으로 제거된다.
도 5 는 도 4 에 연이은 처리 단계를 설명한 도면으로서, 공핍층은 제 1 유전체 및 바이어위에 증착된다.
도 6 은 도 5 에 연이은 처리 단계를 설명한 도면으로서, 제 1 도전 물질로 공핍층 피복 바이어를 채운 후, 그 도전물질을 평탄화 시킴으로써 플러그는 바이어내에 형성된다.
도 7 은 도 6 에 연이은 처리 단계를 설명한 도면으로서, 공핍층은 선택적으로 제거된다.
도 8 은 도 7 에 연이은 처리 단계를 설명한 도면으로서, 제 2 유전체는 공핍층을 선택적으로 제거한 영역내에 형성된다.
도 9 는 도 8 에 연이은 처리 단계를 설명한 도면으로서, 제 2 도전물질은 증착되고, 그 후에 도 2 내지 9 에 도시한 단계를 결정하도록 평탄화되어, 본 발명의 일실시예에 따른 단일 바이어 에칭 및 이중 필 공정에 의해 제 1 세트의 도체에 전기결합된 제 2 세트의 도체를 형성한다.
도 10 은 도 9 에 연이은 처리 단계를 설명한 도면으로서, 제 3 세트의 도체는 도 1 의 일례의 다중 레벨 상호 접속 구조의 3개의 상호 접속 레벨을 완성하도록 제 1 세트의 도체위에 유전적으로 간격을 이룬 거리만틈 형성된다.
도 11 은 도 1 의 평면 A 을 따른 단면도로서, 제 1 세트의 도체는 반도체 토포그래피위에 형성된다.
도 12 는 도 11 에 연이은 처리 단계를 설명한 도면으로서, 공핍층은 제 1 세트의 도체 사이에서 선택적으로 제거된다.
도 13 은 도 12 에 연이은 처리 단계를 설명한 도면으로서, 제 2 유전체는 공핍층이 제거된 영역내에 형성된다.
도 14 는 도 13 에 연이은 처리 단계를 설명한 도면으로서, 제 2 유전체에 인접한 제 1 세트의 도체와 오버레이한 선택된 영역은 제거된다.
도 15 는 도 14 에 연이은 처리 단계를 설명한 도면으로서, 제 1 유전체는 제 1 세트의 도체의 선택된 것 바로 위에 바이어를 형성하도록 선택적으로 제거된다.
도 16 은 도 15 에 연이은 처리단계를 설명한 도면으로서, 제 2 유전체에 의해 바운드된 바이어 및 영역은 단일 도전 물질로 채워지고, 그후에 도 11 내지 16 에 도시된 단계를 결정하도록 평탄화되어, 본 발명의 일실시예에 따른 단일 바이어 에칭 및 단일 필 공정에 의해 제 1 세트의 도체에 전기 결합된 제 2 세트의 도체를 형성한다.
도 17 은 도 16 에 연이은 처리 단계를 설명한 도면으로서, 제 3 세트의 도체는 도 1 의 일례의 다중 레벨 상호 접속 구조의 3개의 상호 접속 레벨을 완성하도록 제 2 세트의 도체위에 유전적으로 간격을 이룬거리만큼 형성된다.
본 발명이 다양한 수정 및 선택적인 형태를 갖지만, 이의 특정 실시예는 예로서 도면에 도시되고, 여기서 상세히 기술된다. 그러나, 도면 및 상세한 설명은 본 발명을 기술된 특정형으로 제한할려고 의도된 것은 아니지만, 첨부한 청구의 범위로 한정된 바와 같이 본 발명의 정신 및 범주내에서 다양한 수정 및 변형이 가능하다.
도면에서, 도 1 은 다중 레벨 상호 접속구조(10)의 평면도이다. 일실시예에 따르면, 3개 레벨의 상호 접속부를 가진 구조(10)가 도시된다. 각 레벨의 상호접속부는 다른 레벨의 상호접속부로 부터 분리된 엘리베이셔널 레벨상에 형성된다. 그래서, 각 레벨의 상호 접속부는 제 1 세트의 도체(12), 제 2 세트의 도체(14) 및 제 3 세트의 도체(16)로서 도 1에 도시된 한 세트의 도체를 포함한다. 개별 레벨상에 형성된 각 세트의 도체는 여러 가지 기술을 이용하여 패턴되고, 첨가물질에서 필 면적으로 패턴되거나 선택적으로 제거된 단일층으로 부터 패턴된다. 제 1, 2 및 3 도체는 또한 일련의 인터레벨 유전체를 이용하여 서로 유전적으로 떨어져 있다.
도 2 내지 10 에서, 구조(10)는 제 2 세트의 도체(14)가 패턴되어, 단일 바이어 에칭 및 이중 필 공정을 이용하여 하위 제 1 세트의 도체(12)에 접속된다. 이런 공정은 도 2 에 도시된 바와 같이 제 1 세트의 도체(12)를 반도체 토포그래피(18)에 형성함으로써 개시한다. 선택적으로, 점선(12')으로 도시된 바와 같이, 제 1 세트의 도체(12)는 위치된 도펀트의 농도만큼 도전되는 이온 주입 영역을 포함한다. 따라서, 제 1 세트의 도체는 선택적으로 패턴된 내화성 금속(또는 폴리실리콘)(12) 또는 이온 주입 영역(12')일 수 있다. 더욱이, 반도체 토포그래피(18)는 반도체 기판, 반도체 기판위에 놓인 유전체나, 하나 이상의 레벨의 상호 접속부위에 놓인 유전체를 포함한다. 따라서, 제 1 세트의 도체는 이온 주입 영역의 타겟 장소, 제 1 의 일련의 상호 접속 레벨이나, 하위 상호 접속부의 많은 레벨중 제 2 또는 다음 레벨일 수 있다.
도 3 에서, 제 1 유전체(22)는 제 1 세트의 도체(12)에 걸쳐 증착되고, 그 사이에서 증착된다. 제 1 유전체(22)는 어느 전기 절연 물질, 양호하게는 예를 들어 실란, TEOS 또는 요소 오존 소스를 이용하여 화학적 증기 증착(CVD) 챔버로 부터 증착된 산화물을 포함한다. 도 4 에서, 제 1 세트의 도체(12) 바로 위에서의 제 1 유전체(22)의 선택된 영역을 제거하도록 토포레지스트를 이용하여 제 1 유전체(22)의 상부 표면을 패턴한다. 이하, 제 1 유전체(22)의 제거된 영역은 바이어(24)라 칭한다. 양호하게도, 플라즈마 에칭 기술을 이용하여 바이어(24)를 형성함으로써, 거의 똑바른 측벽이 제 1 유전체(22)내에 생성된다. 바이어(24)는 제 1 유전체(22)의 상부 표면에서 도체(12)의 상부 표면으로 연장한다. 플라즈마 에칭 기술은 다음 접점 구조의 소정의 저항성을 최소화하도록 도체(12)의 상부 표면으로 부터 모든 유전체(22)를 실질적으로 제거하는 것이 중요하다.
도 5 는 제 1 유전체(22)위와 바이어(24)내의 공핍층(26)의 증착에 대해 설명한 것이다. 공핍층(26)은 제 1 유전체(22) 및 어느 오버레이 도전 물질간의 점착력을 향상시킨다. 양호하게도, 공핍층(26)은 티타늄(Ti)을 포함하지만, 또한 텅스텐(W), 질소(N) 또는 그의 합성물을 포함할 수 있다. 일실시예에 따르면, 공핍층(26)은 대략 1000 옹스트롬의 두께로 증착된 TiN 으로 구성된다. 도 6 은 공핍층(26) 위의 제 1 도전 물질(28)의 증착에 대해 설명한 것이다. 바이어(24)를 완전히 채우도록 도전물질(28)을 증착한다. 양호하게도, 제 1 도전물질(28)은 W 로 이루어진다. 평탄화 공정을 이용하여, 물질(28)의 상부표면을 공핍층(26)의 상부표면과 거의 같은 엘리베이셔널 레벨로 제거한다. 따라서, 공핍층(26)의 상부 표면과 동일 면적의 상부 표면을 가진 플러그(30)가 형성된다. 이로 이해 공핍층(26)은 점착 층 역할을 할 뿐만 아니라 에칭 중지 또는 연마 중지를 제공한다.
도 7 은 포토레지스트층(32)을 증착하고, 선택적으로 패턴함으로써 플러그(30)간의 공핍층(28)의 노출에 대해 설명한 것이다. 포토레지스트(32)로 제거된 면적에서, 공핍층(26)을 선택적으로 제거하지만, 하위 제 1 유전체(22)를 보유하는 에칭 용액으로 하위 공핍층(26)을 노출시킨다. 공핍층(26)의 제거부는 점선(34)으로 표시된다. 도 8 은 공핍층(26)이 제거되는 영역 위의 제 2 유전체(36)의 다음 증착에 대해 설명한 것이다. 제 2 유전체(36)는 제 2 유전체(36)에 의해 바운드(bound)된 필 영역을 형성하도록 공핍층(26) 및 플러그(30)의 상부 표면위로 연장한다. 그후, 필 영역(특히, 제 1 필 영역이 바이어(24)를 필하는데에 이용된 것인 제 2 필 영역)은 도 9 에 도시된 바와 같이 제 2 도전 물질(38)을 쉽게 받아들인다. 양호한 실시예에 따르면, 제 2 유전체(36)인 블랭킷(blanket) 증착되고, 그후에(도 8 에 도시된 바와 같이) 공핍층(26)이 제거되는 면적위에 물질을 남겨두도록 선택적으로 제거된다. 필 영역(특히, 제 1 필 영역이 바이어(24)를 필하는데에 이용된 것인 제 2 필 영역)은 그후 도 9 에 도시된 바와 같이 제 2 도전 물질(38)을 쉽게 받아들인다.
도 9 는 제 2 필 물질(38)의 증착과, 에칭백 또는 연마 시퀀스를 이용하여 상부 엘리베이셔널 영역에서의 물질(38)의 다음 제거에 대해 설명한 것이다. 에칭백 또는 연마 기술로 제 2 유전체(36)의 상부 표면과 동일 면적인 물질(38)의 상부 표면이 제거된다.
따라서, 제 2 유전체(36)는 에칭 중지를 제공한다. 제 2 유전체(36)는 또한 다음 제 2 세트의 도체(14)의 두께를 한정한다. 이로 인해 도체(14)의 상부 표면은 제 2 유전체(36)의 상부 표면과 동일 평면에 있게 된다. 동일 평면의 상부 표면은 고밀도의 다중 레벨 상호 접속 구조에 필요한 평탄화 잇점을 제공한다. 도 9 는 플러그(30)에 의해 선택적으로 상호 접속된 2개 레벨의 도체를 형성하는 처리 시퀀스로 부터 생성된 완전한 제품을 설명한 것이다. 도 2 내지 9 에 도시된 시퀀스를 제공하여, 단일 바이어 에칭 단계 및 이중(2) 필 단계를 이용하여 상호 접속 구조를 형성하는 일례의 실시예를 설명한다. 제 2 도전 물질(38)은 바람직한 저항 특성에 근거하여 제 2 도전 물질(28)과 다를 수 있다.
도 10 은 도 9 에 연이은 처리 단계를 설명한 것이다. 특히, 도 10 은 제 2 세트의 도체(14)위에 놓인 제 3 유전체(40)를 설명한 것이다. 이로 인해, 제 3 유전체는 제 2 세트의 도체(14)와 제 3 세트의 도체(16) 사이에 보간된다. 도 10 은 도 1 에 도시된 일례의 형태를 설명한 많은 레벨중 3개의 레벨의 상호 접속부를 도시한 것이다(도 6 에 도시된) 플러그(30)와 유사한 플러그는 바람직하다면 제 3 도체(16) 밑에 사용될 수 있다. 플러그는 유전체(40)내 제 2 도체(14) 밑에 형성되어, 그 사이의 도전성을 향상시킬 수 있다.
도 11 내지 16 에서는 일례의 선택적인 실시예를 설명한 것이다. 도 11 내지 16은 다중 레벨 상호 접속 구조(10)를 생성시에 유용한 단계의 다른 시퀀스를 도시한 것이다. 특히, 도 11 내지 16 은 도 2 내지 9 에 도시된 시퀀스보다 덜 복잡하고 덜 성가신 단일 바이어 에칭 및 단일 필 공정을 설명한 것이다. 그러나, 도 11 내지 16 의 시퀀스는 플러그 물질이 제 2 세트의 도체와 동일한 합성물인 것을 필요로 한다. 선택된 물질과 접점의 바람직한 옴 특성에 근거하여, 이런 한계는 선택적이다.
도 11 내지 16 에서, 도 11 에 도시된 바와 같이 제 1 유전체(22a)는 제 1 세트의 도체(12a)상에 증착된다. 제 1 세트의 도체(12a)는 반도체 포토그래피(18a)위에 형성되고, 공핍층(26a)은 제 1 유전체(22a) 위에 증착된다.
도 12 는 제 1 세트의 도체(12a) 위와 그 사이의 영역내의 공핍층(26a)의 선택적 제거에 대해 설명한 것이다. 도 13 은 공핍층(26a)이 제거되는 영역내의 제 2 유전체(36a)의 다음 형성에 대해 설명한 것이다. 유전체(36a)는 양호하게도 유전물질을 블랭킷 증착하여, (도 13 에 도시된) 유전체(36a)를 거의 그대로 남겨두고 물질을 선택적으로 제거함으로써 형성된다.
도 14 는 제 2 세트의 도체(14a) 바로 위에 영역내의 공핍층(26a)을 노출시키도록 선택적으로 제거된 포트레지스트층(42)을 설명한 것이다. 그후, 점선(44)으로 도시된 바와 같이 노출된 공핍층(26a)을 제거한다. 공핍층(26a)을 선택적으로 제거함으로써, 하위 제 1 유전체(22a)가 노출되고, 도 15 에 도시된 단계에 따라 하위 유전체가 제거된다. 도 15 에 도시된 제 2 세트의 도체(14a)의 상부 표면을 가능한 많이 노출시키도록 제 1 유전체(22a)를 상당히 제거한다. 제 1 유전체(22a)의 제거와 하위 도체(14a)의 노출로 바이어(24a)가 형성된다.
바이어(24a) 및 제 2 유전체(36a)의 형성으로 제 1 및 유일한 필 영역이 한정된다. 이런 필 영역은 제 2 유전체(36a)에 의해 횡으로 바운드되고, 제 2 세트의 도체(14a)의 상부 표면과 동일한 저 엘리베이셔널 깊이를 갖는다. 따라서, 단일 필 증착 사이클을 필요로 하여, 한정된 필 기하학내에서 제 1 및 유일한 도전 물질(46)을 제공한다. 도전 물질(46), 양호하게는 구리 또는 구리합금이 공핍층(26a)의 상부 표면과 제 2 도체(36a)의 상부 표면간의 엘리베이셔널 디스패리티(disparity) 뿐만 아니라 바이어(24a)를 완전히 채운다. 그와 같이, 다음 평탄화 단계는 도전 물질의 상부 표면을 제 2 유전체(36a)의 상부 표면에 알맞은 엘리베이셔널 레벨로 제거하기 위해 계속된다. 그 결과로 얻어진 제품이 제 2 세트의 도체(14a)이다. 이로 인해 도 16 은 도 11 로 개시한 처리 시퀀스, 특히 단일 에칭 및 단일 필 공정을 이용하여 다중 레벨 상호 접속 구조를 형성하는 데에 이용된 공정 시퀀스를 완결시킨 것이다. 이런 단일 에칭은 바이어(24)를 제공하는 데에 이용되고, 단일 필 단계는 제 2 세트의 도체(14a)를 생성시키는 데에 이용된다. 도 17 은 도 16 에 도시된 것에 연이은 처리 단계로서, 제 3 유전체(40a)는 도체위에 형성되고, 제 3 세트의 도체(16a)는 제 3 유전체(40a)위에 형성된다.
도 2 내지 10 에 도시된 단계의 시퀀스와 도 11 내지 17 에 도시된 단계는 3개 이상의 많은 상호 접속 레벨을 가진 다중 레벨 상호 접속 구조를 생성시키도록 반복될 수 있는 것으로 이해된다. 또한, 공핍층(26 또는 26a)은 잇점으로 모든 경우에 유전체(제 1 유전체(22 또는 22a))와 오버레이 도체(제 2 세트의 도체(14 또는 14a)) 사이에 위치되는 것으로 이해된다. 이로 인해, 본 처리 단계의 시퀀스는 잇점으로 공핍층을 형성하고, 단일 에칭 단계로 형성된 바이어내에 저 저항 접점을 형성하고 나서, 오버레이 상호 접속부로 부터나 상호 접속부로서 바이어의 필로 형성한다. 본 기술분야의 숙련자는 본 발명이 어느 집적 회로 제조공정으로 응용할 수 있는 것으로 여겨지는 상기 기술의 잇점을 가지는 것을 알 수 있다. 더욱이, 도시되고 기술된 본 발명은 본 실시예로서 취해질 수 있다. 청구범위에서 설명된 바와 같이 본 발명의 정신 및 범주로 부터 벗어나지 않고 본 기술분야의 숙련자에게는 명백해지듯이 각 및 모든 처리 단계를 다양하게 변경 및 수정을 가할 수 있다. 아래의 청구범위는 그런 모든 수정 및 변경을 받아들이는 것으로 해석된다. 따라서, 본 명세서 및 도면은 제한보다는 설명을 위한 것으로 간주된다.
Claims (17)
- 실질적으로 서로 분리한 엘리배어셔널 레벨상에 형성된 제 1, 2 및 3 세트의 도체를 가진 다중 레벨 인터커넥트 구조를 형성하는 방법에 있어서,반도체 토포그래피에 걸친 거의 동일 평면인 제 1 세트의 도체를 제공하는 단계,상기 제 1 세트의 도체에 걸쳐 제 2 유전체를 증착하는 단계,상기 제 1 세트의 도체 바로 위의 상기 제 1 유전체내에 다수의 바이어를 형성하는 단계,공핍층 피복된 제 1 유전체 및 다수의 공핍층 피복된 바이어를 제각기 형성하도록 상기 제 1 유전체 및 상기 바이어상에 공핍층을 증착하는 단계,제 1 도전 물질로 상기 공핍층 피보고 바이어를 채움으로서 다수의 플러그를 형성하는 단계,한쌍의 상기 플러그를 횡으로 분리하는 스페이스바로 위의 상기 공핍층을 통해 개구(opening)를 생성시키는 단계,상기 개구내에만 제 2 유전체를 증착하는 단계,상기 제 2 유전체에 의해 서로 횡으로 간격을 이룬 제 2 세트의 도체를 형성하도록 상기 제 2 유전체의 상부 표면과 동일 면적인 상부 표면을 가진 제 2 도전층을 형성하는 단계,제 3 유전체를 상기 도전층위에 증착하는 단계와,제 3 세트의 도체를 상기 제 3 유전체위에 형성하는 단계로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,상기 제 1 세트의 도체는 상기 플러그에 의해 상기 제 2 세트의 도체에 접속되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,상기 제 1 세트의 도체의 각각은 이온 주입 영역을 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,상기 제 1 세트의 도체의 각각은 증착금속으로 부터 형성되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,상기 공핍층은 티탄늄으로 구성되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,다수의 플러그를 형성하는 상기 단계는,상기 공핍층 피복된 제 1 유전체에 걸치고, 상기 공핍층 피복 바이어내에 내화성 금속을 증착하는 단계 및,상기 공핍층 피복된 제 1 유전체의 상부 표면과 같거나 아래의 엘리베이셔널 레벨로 상기 내화성 금 속의 상부 표면을 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 6 항에 있어서,상기 제거 단계는 연마 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 6 항에 있어서,상기 제거 단계는 에칭 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,제 2 도전층을 형성하는 상기 단계는,상기 공핍층 피복된 제 1 유전체, 다수의 플러그 및 제 2 유전체에 내화성 금속을 증착하는 단계 및,상기 제 2 유전체의 상부 표면과 같거나 아래의 엘리베이셔널 레벨로 상기 내화성 금 속의 상부 표면을 제거하는 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 9 항에 있어서,상기 제거 단계는 연마 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 9 항에 있어서,상기 제거 단계는 에칭 단계를 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 항에 있어서,상기 제 3 유전체는 상기 제 3 세트의 도체 및 상기 제 2 세트의 도체 사이에 보간되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 1 세트의 도체에서 분리한 평면상에 형성된 제 2 세트의 도체에 전기 접속된 제 1 세트의 도체를 가진 다중 레벨 상호 접속 구조를 형성하는 방법에 있어서,배치된 제 1 세트의 도체를 가진 반도체 토포그래피에 걸쳐 제 1 유전체를 증착하는 단계,다수의 바이어를 형성하도록 상기 제 1 세트의 도체 바로 위의 면적내의 상기 제 1 유전체만을 제거하는 단계,공핍층 피복된 제 1 유전체 및 다수의 공핍층 피복된 바이어를 형성하도록 상기 제 1 유전체 및 상기 다수의 바이어위에 공핍층을 증착하는 단계,상기 다수의 공핍층 피복된 바이어내에 플러그를 형성하는 단계,한쌍의 상기 플러그를 횡으로 분리한 스페이스 바로 위에 상기 공핍층을 제거한 후에, 상기 공핍층이 제거된 영역내에 제 2 유전체를 형성하는 단계와,상기 제 2 유전체의 대향측면상의 상기 플러그 및 상기 공핍층 피복된 제 1 유전체 위에 제 2 세트의 도체를 형성하는 단계로 이루어지는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 13 항에 있어서,상기 제 1 세트의 도체는 상기 플러그에 의해 상기 제 2 세트의 도체에 전기 접속되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 13 항에 있어서,상기 제 1 세트의 도체의 각각은 이온 주입 영역을 포함하는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 13 항에 있어서,상기 제 1 세트의 도체의 각각은 증착금속으로 부터 형성되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
- 제 13 항에 있어서,상기 공핍층은 티탄늄으로 구성되는 것을 특징으로 하는 다중 레벨 상호 접속 구조 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0709930A KR100457404B1 (ko) | 1996-06-05 | 1997-02-18 | 단일비아에칭및이중충전프로세스로형성된집적회로의다중레벨배선구조 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/658,458 | 1996-06-05 | ||
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| Publication Number | Publication Date |
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| KR20000016356A true KR20000016356A (ko) | 2000-03-25 |
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ID=43664790
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| Country | Link |
|---|---|
| KR (1) | KR100457404B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973261B1 (ko) * | 2003-07-08 | 2010-07-30 | 매그나칩 반도체 유한회사 | 반도체소자의 텅스텐 플러그 형성 방법 |
-
1997
- 1997-02-18 KR KR10-1998-0709930A patent/KR100457404B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973261B1 (ko) * | 2003-07-08 | 2010-07-30 | 매그나칩 반도체 유한회사 | 반도체소자의 텅스텐 플러그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100457404B1 (ko) | 2005-05-18 |
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