KR101546300B1 - Ｍｏｍ 커패시터 및 방법 - Google Patents

Ｍｏｍ 커패시터 및 방법 Download PDF

Info

Publication number
KR101546300B1
KR101546300B1 KR1020090055392A KR20090055392A KR101546300B1 KR 101546300 B1 KR101546300 B1 KR 101546300B1 KR 1020090055392 A KR1020090055392 A KR 1020090055392A KR 20090055392 A KR20090055392 A KR 20090055392A KR 101546300 B1 KR101546300 B1 KR 101546300B1
Authority
KR
South Korea
Prior art keywords
electrode
forming
insulating film
interlayer insulating
capacitor
Prior art date
Application number
KR1020090055392A
Other languages
English (en)
Other versions
KR20100137125A (ko
Inventor
조성곤
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090055392A priority Critical patent/KR101546300B1/ko
Publication of KR20100137125A publication Critical patent/KR20100137125A/ko
Application granted granted Critical
Publication of KR101546300B1 publication Critical patent/KR101546300B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MOM 커패시터 및 형성 방법에 있어서, 반도체 기판상 커패시터를 이루는 상부 전극과 하부 전극 사이에 일정 간격으로 메쉬 패턴의 중간 전극을 형성시킴으로써 상부 전극 또는 하부 전극과 메쉬 패턴간에 발생하는 추가적인 프린징 커패시턴스를 얻을 수 있도록 하여 종래 MOM 구조 또는 MIM 구조의 커패시터에서보다 더 큰 커패시턴스를 얻을 수 있게 된다.
MOM, MIM, 메쉬, 커패시턴스, 비아

Description

ＭＯＭ 커패시터 및 방법{MOM CAPACITOR AND METHOD THEREOF}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판상 커패시터(capacitor)를 이루는 상부 전극(top electrode)과 하부 전극(bottom electrode) 사이에 일정 간격으로 메쉬 패턴(mesh pattern)의 중간 전극을 형성시킴으로써 상부 전극 또는 하부 전극과 메쉬 패턴간에 발생하는 추가적인 프린징 커패시턴스(fringing capacitance)를 얻을 수 있도록 하여 동일한 면적의 종래 MOM(Metal on Metal) 구조 또는 MIM(Metal/Insulator/Metal) 구조의 커패시터에서보다 더 큰 커패시턴스를 얻을 수 있도록 하는 MOM 커패시터 및 방법에 관한 것이다.
통상적으로, 반도체 소자의 로직 회로에서 사용되는 커패시터는 MOM과 MIM이 주로 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스(bias)에 독립적이므로 정밀성이 요구된다.
도 1은 종래 MOM 구조의 커패시터의 반도체 기판상 구조를 도시한 것이다. 도 1을 참조하면, MOM 구조의 커패시터는 반도체 기판상 하부 전극(bottom electrode)(100)와 상부 전극(top electrode)(104) 그리고, 층간 절연막(102)으로 구성되며, 상부 전극(104)과 하부 전극(100)에 서로 다른 포텐셜(potential)이 인가될 때 유도되는 패러렐 커패시턴스(parallel capacitance) Cg를 이용하여 커패시턴스를 얻게 된다.
도 2는 종래 MIM 구조의 커패시터의 반도체 기판상 구조를 도시한 것이다. 도 2를 참조하면, MIM 구조의 커패시터는 반도체 기판상 하부 전극(200)과 상부 전극(206)과 중간 전극(204)과 층간 절연막(202)으로 구성되며, 상부 전극(206)과 하부 전극(200)에 서로 다른 포텐셜이 인가될 때 유도되는 패러렐 커패시턴스 Cg를 이용하여 커패시턴스를 얻게 된다.
이때, MIM 구조의 커패시터에서는 MOM 구조의 커패시터에서와는 달리, 도 2에서 보여지는 바와 같이, 상부 전극(206)과 하부 전극(200) 사이에 추가적인 중간 전극(204)을 사용해서 커패시터의 양전극간 거리를 줄임으로써, MOM 구조의 커패시터에서 보다 작은 면적에서도 커패시턴스를 높일 수 있도록 하고 있다.
그러나, 위와 같은 종래 MOM 구조의 커패시터에서는 커패시턴스의 크기가 면적에 따라 달라지기 때문에 보다 큰 커패시턴스를 얻고자 하는 경우 커패시터의 면적이 커져야 하는 문제점이 있었다. 또한, MIM 구조의 커패시터에서는 커패시턴스 를 높이기 위해 상부 전극과 하부 전극 사이에 추가적인 중간 전극을 사용하기 때문에 중간 전극 형성을 위한 추가적인 공정이 발생하여 마스크 비용이 추가로 발생하는 등 MOM 커패시터 구조에 비해 추가적인 공정 및 비용이 소요되는 문제점이 있었다.
따라서, 본 발명은 반도체 기판상 커패시터를 이루는 상부 전극과 하부 전극 사이에 일정 간격으로 메쉬 패턴의 중간 전극을 형성시킴으로써 상부 전극 또는 하부 전극과 메쉬 패턴간에 발생하는 추가적인 프린징 커패시턴스를 얻을 수 있도록 하여 동일한 면적의 종래 MOM 구조 또는 MIM 구조의 커패시터에서보다 더 큰 커패시턴스를 얻을 수 있도록 하는 MOM 커패시터 및 방법을 제공하고자 한다.
상술한 본 발명은 MOM 커패시터로서, 반도체 기판상 형성되는 하부 전극과, 상기 하부 전극의 상부에 형성되는 제1 층간절연막과, 상기 제1 층간절연막내에 상기 하부 전극과 비아를 통해 일부는 연결되고 일부는 연결되지 않도록 형성되는 메쉬 패턴의 다수의 중간 전극과, 상기 메쉬 패턴의 다수의 중간 전극 상부에 형성되는 제2 층간절연막과, 상기 제2 층간절연막의 상부에 상기 하부 전극으로 연결되지 않는 메쉬 패턴의 중간 전극과 비아를 통해 연결되도록 형성되는 상부 전극을 포함한다.
또한, 본 발명은 MOM 커패시터를 형성하는 방법으로서, 반도체 기판상 하부 전극을 형성시키는 단계와, 상기 하부 전극의 상부에 제1 층간절연막을 형성시키는 단계와, 상기 제1 층간절연막내에 상기 하부 전극과 비아를 통해 일부는 연결되고 일부는 연결되지 않는 메쉬 패턴의 다수의 중간 전극을 형성시키는 단계와, 상기 중간 전극의 상부에 제2 층간절연막을 형성시키는 단계와, 상기 제2 층간절연막의 상부에 상기 하부 전극으로 연결되지 않는 중간 전극과 비아를 통해 연결되는 상부 전극을 형성시키는 단계를 포함한다.
또한, 상기 중간 전극의 형성 단계는, 상기 제1 층간절연막내 상기 하부 전극과 연결되는 다수의 비아를 형성시키는 단계와, 상기 제1 층간절연막내 상기 비아의 상부와 상기 비아 사이의 영역에 메쉬 패턴의 다수의 중간 전극을 형성시키는 단계를 포함하며, 상기 상부 전극의 형성 단계는, 상기 제2 층간절연막내 상기 하부 전극과 연결되지 않은 메쉬 패턴의 중간 전극과 연결되는 비아를 형성시키는 단계와, 상기 제2 층간절연막 상부에 상기 비아를 통해 상기 중간 전극과 연결되는 상부 전극을 형성시키는 단계를 포함한다.
본 발명에서는 MOM 커패시터 및 형성 방법에 있어서, 반도체 기판상 커패시터를 이루는 상부 전극과 하부 전극 사이에 일정 간격으로 메쉬 패턴의 중간 전극을 형성시킴으로써 상부 전극 또는 하부 전극과 메쉬 패턴간에 발생하는 추가적인 프린징 커패시턴스를 얻을 수 있도록 하여 종래 MOM 구조 또는 MIM 구조의 커패시터에서보다 더 큰 커패시턴스를 얻을 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 기생 커패시턴스를 이용한 메쉬 패턴의 MOM 커패시터 형성 공정을 도시한 것이다. 이하, 도 3a 내지 도 3f를 참조하여 본 발명에 따른 MOM 커패시터 형성 공정을 상세히 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판상 하부 전극(bottom electrode)(300)에 제1 층간절연막(302)을 형성하고, 제1 층간절연막(302)상에 포토레지스트막(photo-resist)을 도포한 후, 사진 식각(photo-lithography) 공정을 통해 패터닝(patterning)하여 하부 전극(300)으로의 비아홀(via hole) 형성을 위한 포토레지스트 마스크(photoresist mask)(304)를 형성시킨다.
이어, 도 3b에서와 같이, 포토레지스트 마스크(304)를 이용하여 제1 층간절연막(302)을 하부 전극(300)이 드러나도록 식각하여 비아홀을 형성한 후, 비아홀내 텅스텐(W), 알루미늄(Al) 등의 도전물질을 증착시켜 하부 전극(300)과 연결되는 비 아(306)를 형성시킨다.
그리고, 도 3c에서와 같이, 비아(306)가 형성된 제1 층간절연막(302) 상부에 메쉬 패턴(mesh pattern)의 중간 전극 형성을 위한 도전물질층(308)을 형성시키고, 도전물질층(308) 상부에 포토레지스트막을 도포한 후, 사진 식각 공정을 통해 패터닝하여 메쉬 패턴의 중간 전극 형성을 위한 포토레지스트 마스크(310)를 형성시킨다.
이어, 도 3d에서와 같이, 포토레지스트 마스크(310)를 이용하여 도전물질층(308)을 식각하여 메쉬 패턴의 중간 전극(312)으로 형성시키고, 메쉬 패턴의 중간 전극(312)의 상부에 제2 층간절연막(314)을 형성시킨다. 이어 제2 층간절연막(314) 상부에 포토레지스트막을 도포한 후, 사진 식각 공정을 통해 패터닝하여 후속되는 공정에서 형성될 상부 전극과 연결되는 비아홀 형성을 위한 포토레지스트 마스크(316)를 형성시킨다. 이때, 위와 같이 형성되는 메쉬 패턴의 중간 전극(312)은 하부 전극(300)과 상부 전극 사이의 제2 층간절연막(314) 상에 일정 간격으로 형성되며, 중간 전극(312)간 간격은 0.2∼0.5μm 범위로 형성되고, 중간 전극(312)의 면적은 20∼100μm 범위로 형성되도록 한다.
그런 후, 도 3e에서와 같이, 포토레지스트 마스크(316)를 이용하여 제2 층간절연막(314)을 메쉬 패턴의 중간 전극(312)이 드러나도록 식각하여 비아홀을 형성한 후, 비아홀내 텅스텐(W), 알루미늄(Al) 등의 도전물질을 증착시켜 비아(318)를 형성시킨다.
이어, 도 3f에서와 같이 메쉬 패턴의 중간 전극(312)과 연결된 비아(318)가 형성된 제2 층간절연막(314) 상부에 MOM 커패시터의 상부 전극(320)으로 이용될 도전물질층을 형성한 후, 이를 패터닝 식각하여 상부 전극(320)을 형성시킨다. 이때, 위와 같이 제2 층간절연막(314)에 형성되는 비아(318)는 메쉬 패턴의 중간 전극(312) 중 하부 전극(300)과 연결된 메쉬 패턴의 중간 전극(312)을 제외한 나머지 중간 전극(312)과 연결되도록 형성된다. 이에 따라 중간 전극(312)은 하부 전극(300)과 상부 전극(320)에 교번적으로 연결되는 구성을 이루게 된다.
도 4는 본 발명의 실시 예에 따른 메쉬 패턴을 가지는 MOM 커패시터에서 발생하는 커패시턴스의 예를 도시한 것이다.
이하, 도 4를 참조하여 메쉬 패턴을 가지는 MOM 커패시터에서의 발생하는 커패시턴스에 대해 설명하기로 한다.
먼저, MOM 커패시터에서 하부 전극(300)과 상부 전극(320)에 서로 다른 전위를 갖는 전압을 인가하는 경우 발생하는 커패시턴스는 도 4에서 보여지는 바와 같이, 상부 전극(320)과 중간 전극(312) 또는 하부 전극(300)과 중간 전극(312)에서 발생하는 인터 커패시턴스(inter capacitance : Cg)(400)와 메쉬 패턴의 중간 전극(312)에서 동일 레이어(layer)간 발생하는 인트라 커패시턴스(intra capacitance : Ci)(402)와 메쉬 패턴의 중간 전극(312)의 에지(edge) 부분에서 발생하는 프린징 커패시턴스(fringing capacitance : Cf)(404)로 구성된다.
즉, 메쉬 패턴을 가지는 MOM 커패시터에서 발생하는 총 커패시턴스(CT)는 아래의 [수학식 1]에서와 같이 인터 커패시턴스와 인트라 커패시턴스와 프린징 커패 시턴스의 합으로 계산된다.
CT = Cg + Ci + Cf
이에 따라, 본 발명의 메쉬 패턴을 가지는 MOM 커패시터에서는 메쉬 형태로 구성되는 중간전극(312)에서 커패시턴스가 추가적으로 발생하게 되어 동일한 면적의 종래 MOM 구조의 커패시터나 MIM 구조의 커패시터에서보다 상대적으로 더 큰 커패시턴스를 얻을 수 있게 된다.
상기한 바와 같이, 본 발명에서는 MOM 커패시터 및 형성 방법에 있어서, 반도체 기판상 커패시터를 이루는 상부 전극과 하부 전극 사이에 일정 간격으로 메쉬 패턴의 중간 전극을 형성시킴으로써 상부 전극 또는 하부 전극과 메쉬 패턴간에 발생하는 추가적인 프린징 커패시턴스를 얻을 수 있도록 하여 종래 MOM 구조 또는 MIM 구조의 커패시터에서보다 더 큰 커패시턴스를 얻을 수 있게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 종래 반도체 기판상 형성되는 MOM 커패시터 구조 예시도,
도 2는 종래 반도체 기판상 형성되는 MIM 커패시터 구조 예시도,
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 메쉬 패턴을 가지는 MOM 커패시터 구조 예시도,
도 4는 본 발명의 실시 예에 따른 MOM 커패시터의 커패시턴스 형성 개념도.
<도면의 주요 부호에 대한 간략한 설명>
300 : 하부 전극 302 : 제1 층간절연막
312 : 메쉬 패턴의 중간전극 314 : 제2 층간절연막
320 : 상부 전극

Claims (10)

  1. MOM 커패시터로서,
    반도체 기판상 형성되는 하부 전극과,
    상기 하부 전극의 상부에 형성되는 제1 층간절연막과,
    상기 제1 층간절연막내에 상기 하부 전극과 비아를 통해 일부는 연결되고 일부는 연결되지 않도록 형성되는 메쉬 패턴의 다수의 중간 전극과,
    상기 메쉬 패턴의 다수의 중간 전극 상부에 형성되는 제2 층간절연막과,
    상기 제2 층간절연막의 상부에 상기 하부 전극으로 연결되지 않는 메쉬 패턴의 중간 전극과 비아를 통해 연결되도록 형성되는 상부 전극
    을 포함하는 MOM 커패시터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. MOM 커패시터를 형성하는 방법으로서,
    반도체 기판상 하부 전극을 형성시키는 단계와,
    상기 하부 전극의 상부에 제1 층간절연막을 형성시키는 단계와,
    상기 제1 층간절연막내에 상기 하부 전극과 비아를 통해 일부는 연결되고 일부는 연결되지 않는 메쉬 패턴의 다수의 중간 전극을 형성시키는 단계와,
    상기 중간 전극의 상부에 제2 층간절연막을 형성시키는 단계와,
    상기 제2 층간절연막의 상부에 상기 하부 전극으로 연결되지 않는 중간 전극과 비아를 통해 연결되는 상부 전극을 형성시키는 단계
    를 포함하는 MOM 커패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 중간 전극의 형성 단계는,
    상기 제1 층간절연막내 상기 하부 전극과 연결되는 다수의 비아를 형성시키는 단계와,
    상기 제1 층간절연막내 상기 비아의 상부와 상기 비아 사이의 영역에 메쉬 패턴의 다수의 중간 전극을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 MOM 커패시터 형성방법.
  7. 제 5 항에 있어서,
    상기 상부 전극의 형성 단계는,
    상기 제2 층간절연막내 상기 하부 전극과 연결되지 않은 메쉬 패턴의 중간 전극과 연결되는 비아를 형성시키는 단계와,
    상기 제2 층간절연막 상부에 상기 비아를 통해 상기 중간 전극과 연결되는 상부 전극을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 MOM 커패시터 형성방법.
  8. 제 5 항에 있어서,
    상기 중간 전극은,
    일정한 간격으로 형성되어, 상기 하부 전극과 상부 전극에 교번적으로 연결되도록 형성되는 것을 특징으로 하는 MOM 커패시터 형성방법.
  9. 삭제
  10. 삭제
KR1020090055392A 2009-06-22 2009-06-22 Ｍｏｍ 커패시터 및 방법 KR101546300B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090055392A KR101546300B1 (ko) 2009-06-22 2009-06-22 Ｍｏｍ 커패시터 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090055392A KR101546300B1 (ko) 2009-06-22 2009-06-22 Ｍｏｍ 커패시터 및 방법

Publications (2)

Publication Number Publication Date
KR20100137125A KR20100137125A (ko) 2010-12-30
KR101546300B1 true KR101546300B1 (ko) 2015-08-21

Family

ID=43510933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090055392A KR101546300B1 (ko) 2009-06-22 2009-06-22 Ｍｏｍ 커패시터 및 방법

Country Status (1)

Country Link
KR (1) KR101546300B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102427054A (zh) * 2011-06-17 2012-04-25 上海华力微电子有限公司 实现高性能金属-氧化物-金属的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005528784A (ja) 2002-04-19 2005-09-22 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 集積キャパシタンス構造を備える半導体素子、ならびにその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005528784A (ja) 2002-04-19 2005-09-22 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 集積キャパシタンス構造を備える半導体素子、ならびにその製造方法

Also Published As

Publication number Publication date
KR20100137125A (ko) 2010-12-30

Similar Documents

Publication Publication Date Title
KR100853930B1 (ko) 반도체 장치 및 그 제조 방법
JP2006261455A (ja) 半導体装置およびｍｉｍキャパシタ
US20150357401A1 (en) Multilayer electrical device
KR100663001B1 (ko) 반도체 소자의 캐패시터 구조 및 그 제조 방법
JP2006228803A (ja) Ｍｉｍ型容量素子の配置構造
KR100778865B1 (ko) 엠아이엠 구조의 커패시터의 제조 방법
KR20100057389A (ko) Ｍｔｍ 캐패시터를 구비하는 반도체 장치의 제조방법
KR101546300B1 (ko) Ｍｏｍ 커패시터 및 방법
JP2004146632A (ja) 半導体装置およびその製造方法
KR100727711B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성 방법
US7432170B2 (en) Semiconductor device and fabrication method thereof
US9142607B2 (en) Metal-insulator-metal capacitor
KR20090068793A (ko) 반도체 소자의 캐패시터 및 그 제조방법
JP2010225880A (ja) 半導体装置及びその製造方法
KR100724249B1 (ko) 반도체 소자 제조 방법
KR100477541B1 (ko) 엠아이엠 캐패시터 형성방법
KR20100059276A (ko) Ｐｉｐ 커패시터 제조 방법
KR100947923B1 (ko) 반도체 소자의 캐패시터 및 그 형성 방법
KR20130059673A (ko) 수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법
KR100475730B1 (ko) 가변용량커패시터및그제조방법
JP2003124329A (ja) 容量素子
KR100611005B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR101057753B1 (ko) 반도체 소자의 제조방법
JP6722513B2 (ja) 半導体装置の製造方法、及び半導体装置
KR100808557B1 (ko) 엠아이엠 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180711

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 5