KR20090068793A - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

반도체 소자의 캐패시터 및 그 제조방법 Download PDF

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Abstract

실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판 상에 단차를 가지도록 배치된 하부전극; 상기 하부전극 상에 배치된 유전층 패턴; 상기 유전층 패턴 상에 배치된 상부전극을 포함하고, 상기 하부전극은 가장자리 영역 및 중앙 영역은 제1 높이를 가지고, 상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 높이보다 높은 제2 높이를 가지는 돌출부가 형성된 것을 포함한다.
반도체 소자, 캐패시터, PIP

Description

반도체 소자의 캐패시터 및 그 제조방법{Capacitor of Semiconductor Device and Methof for Manufacturing Thereof}
실시예에서는 반도체 소자의 캐패시터 및 그 제조방법이 개시된다.
반도체 집적 회로에서는 트랜지스터, 캐패시터, 저항등의 다양한 소자가 단일 칩상에 집적되어 있으며, 이들 소자들을 효과적으로 구현하는 방법이 다양하게 개발되고 있다. 로직회로에서 사용되는 아날로그 캐패시터는 주로 PIP(polysilicon, insulator, polysilicon) 또는 MIM(metal, insulator, metal) 구조를 채택하고 있다. 이 중에서 PIP 캐패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부전극(Bottem electrode)과 상부전극(Top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정 없이 게이트 전극 제조 공정시 PIP 캐패시터의 전극을 함께 형성할 수 있는 특징이 있다.
반도체 소자의 PIP 캐패시터는 하부전극과 상부전극 사이에 개재된 유전체막의 면적에 의하여 캐패시터의 용량이 결정된다.
실시예에서는 PIP 캐패시터의 용량을 높이기 위하여 작은 선폭으로 캐패시터의 용량을 확보할 수 있는 캐패시터 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판 상에 단차를 가지도록 배치된 하부전극; 상기 하부전극 상에 배치된 유전층 패턴; 상기 유전층 패턴 상에 배치된 상부전극을 포함하고, 상기 하부전극은 가장자리 영역 및 중앙 영역은 제1 높이를 가지고, 상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 높이보다 높은 제2 높이를 가지는 돌출부가 형성된 것을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조방법은, 반도체 기판 상에 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막을 패터닝하여 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴을 선택적으로 식각하여 단차를 가지는 하부전극을 형성하는 단계; 상기 하부전극 상에 유전층 패턴을 형성하는 단계; 상기 유전층 패턴 상에 상부전극을 형성하는 단계를 포함하고, 상기 하부전극의 단차는 그 가장자리 영역 및 중앙 영역은 제1 높이를 가지고 상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 높이보다 높은 제2 높이의 제1 및 제2 돌출부가 형성되는 것을 포함한다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법에 의하면, 하부전극 이 단차를 가진 구조로 형성되어 유전막과의 접촉면적이 확장될 수 있다. 따라서, 캐패시터의 용량을 증가시킬 수 있다.
실시예에 따른 반도체 소자의 캐패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 6은 실시예에 따른 반도체 소자의 캐패시터를 나타내는 단면도이다.
실시예에 따른 반도체 소자의 캐패시터는, 반도체 기판(10) 상에 단차를 가지도록 배치된 하부전극(45)과, 상기 하부전극(45) 상에 배치된 유전층 패턴(55)과, 상기 유전층 패턴(55) 상에 배치된 상부전극(65)을 포함하고, 상기 하부전극(45)의 가장자리 영역(48) 및 중앙 영역(46)은 제1 높이(H1)를 가지고, 상기 가장자리 영역(48) 및 중앙 영역(46) 사이에는 상기 제1 높이(H1)보다 높은 제2 높이(H2)를 가지는 돌출부(47)가 형성된 것을 포함한다.
상기 하부전극(45) 및 상부전극(65)은 폴리실리콘으로 형성되고, 상기 하부전극(45) 및 상부전극(65) 사이에는 유전층 패턴(55)이 개재되어 PIP 구조의 캐패 시터가 형성된다.
상기 유전층 패턴(55)은 HTO,SiN 및 SiO2 중 적어도 하나 이상이 적층되어 형성될 수 있다.
실시예에 따른 반도체 소자의 캐패시터는, 상기 하부전극이 단차를 가진 구조로 형성되어 상기 유전층 패턴과의 접촉면적이 확장되므로 캐패시터의 용량을 증착시킬 수 있다.
도 1 내지 도 6을 참조하여 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명한다.
도 1을 참조하여, 반도체 기판(10) 상에 제1 폴리실리콘막(40)이 형성된다.
상기 반도체 기판(10)에는 액티브 영역 및 필드 영역을 정의하는 소자분리 영역(20)이 형성된다. 상기 소자분리 영역(20)은 상기 반도체 기판(10)을 선택적으로 식각하여 트랜치를 형성하고 상기 트랜치에 절연막을 매립하여 형성할 수 있다.
그리고, 상기 반도체 기판(10) 상에 상기 제1 폴리실리콘막(40)을 2000~3000Å로 형성한다. 예를 들어, 상기 제1 폴리실리콘막(40)은 2600Å의 두께로 형성될 수 있다. 또한, 상기 제1 폴리실리콘막(40)을 형성하기 전에 상기 반도체 기판(10) 상에는 산화막(30)이 얇게 형성될 수도 있다.
도 2를 참조하여, 상기 반도체 기판(10) 상에 제1 폴리실리콘 패턴(41)이 형성된다. 상기 제1 폴리실리콘 패턴(41)은 상기 제1 폴리실리콘막(40)을 패터닝하여 형성할 수 있다.
상기 제1 폴리실리콘 패턴(41)을 형성하기 위해서는 상기 제1 폴리실리콘 막(40)상에 제1 포토레지스트 패턴(100)을 형성한다. 상기 제1 포토레지스트 패턴(100)은 포토레지스트막을 도포한 후 노광 및 현상 공정에 의하여 선택적으로 형성될 수 있다. 그리고, 상기 제1 포토레지스트 패턴(100)을 식각마스크로 사용하여 상기 제1 폴리실리콘막(40)을 식각하면 상기 제1 폴리실리콘 패턴(41)이 형성된다. 이때, 상기 산화막도 함께 식각될 수 있다.
도면에 도시되지는 않았지만, 상기 제1 폴리실리콘 패턴(41) 형성시 상기 제1 폴리실리콘막(40)에 의하여 상기 반도체 기판(10) 상에 다른 소자인 저항과 게이트 전극이 동시에 형성될 수도 있다.
이후, 상기 제1 포토레지스트 패턴(100)은 애싱공정에 의하여 제거될 수 있다.
도 3을 참조하여, 상기 반도체 기판(10) 상에 하부전극(45)이 형성된다. 상기 하부전극(45)은 상기 제1 폴리실리콘 패턴(41)을 패터닝하여 형성할 수 있다.
상기 하부전극(45)을 형성하기 위해서는 상기 제1 폴리실리콘 패턴(41) 상에 제2 포토레지스트 패턴(200)을 형성한다. 상기 제2 포토레지스트 패턴(200)은 포토레지스트막을 도포한 후 노광 및 현상 공정에 의하여 선택적으로 형성될 수 있다. 상기 제2 포토레지스트 패턴(200)은 상기 제1 폴리실리콘 패턴(41)의 중앙 영역을 노출시키는 제1 노출부(210) 및 상기 제1 폴리실리콘 패턴(41)의 가장자리 영역을 선택적으로 노출시키는 제2 노출부(220)를 포함한다.
상기 제2 포토레지스트 패턴(200)을 식각 마스크로 사용하여 상기 제1 폴리실리콘 패턴(41)을 식각한다. 그러면 상기 제2 포토레지스트 패턴(200)의 제1 노출 부(210)에 의하여 상기 제1 폴리실리콘 패턴(41)의 중앙 영역이 선택적으로 제거된다. 또한, 상기 제2 포토레지스트 패턴(200)의 제2 노출부(220)에 의하여 상기 제1 폴리실리콘 패턴(41)의 가장자리 영역이 선택적으로 제거된다. 이때, 상기 제1 폴리실리콘 패턴(41)에 대한 식각공정을 컨트롤하여 상기 제1 폴리실리콘 패턴(41)이 모두 제거되지 않도록 조절할 수 있다.
따라서, 상기 제1 폴리실리콘 패턴(41)은 선택적으로 제거되어 하부전극(45)이 형성된다. 즉, 상기 하부전극(45)의 표면은 단차를 가진 구조로 형성될 수 있다. 상기 하부전극(45)은 제2 포토레지스트 패턴(200)에 의하여 가려진 영역인 돌출부(47)는 상기 제1 폴리실리콘 패턴(41)의 두께와 동일한 제2 높이(H2)를 가지며 상기 제2 포토레지스트 패턴(200)에 의하여 노출된 영역인 중앙 영역(46) 및 가장자리 영역(48)은 상기 제1 폴리실리콘 패턴(41)의 두께보다 작은 제1 높이(H1)를 가질 수 있다.
예를 들어, 상기 하부전극(45)의 중앙 영역(46) 및 가장자리 영역(48)의 제1 높이는 1000~2500Å이며 상기 중앙 영역(46) 및 가장자리 영역(48) 사이의 돌출부(47)의 제2 높이는 2000~3000Å일 수 있다.
따라서, 상기 하부전극(45)은 상기 제1 폴리실리콘 패턴(41)의 폭을 좁게 형성하여도 단차를 가지는 구조로 형성되므로 그 면적이 확장될 수 있다.
도 4를 참조하여, 상기 하부전극(45)을 포함하는 반도체 기판(10) 상에 유전층(50)이 형성된다. 상기 유전층(50)은 절연막으로 형성될 수 있다. 상기 유전층(50)은 HTO/SiN/SiO2를 적층하여 형성될 수 있다. 예를 들어, 상기 HTO막은 50Å 이고, 상기 SiN은 60Å이고, 상기 SiO2막은 300Å으로 형성될 수 있다.
상기 유전층(50)은 상기 반도체 기판(10) 전면으로 형성되므로 상기 하부전극(45)의 중앙 영역(46), 가장자리 영역(48) 및 돌출부(47)와 면대면 접촉을 할 수 있다. 따라서, 상기 유전층(50)은 상기 하부전극(45)의 단차를 따라 형성되므로 상기 하부전극(45)과의 접촉면적이 확장될 수 있다. 즉, 상기 유전층(50)의 표면적은 확장될 수 있다.
도 5를 참조하여, 상기 유전층(50) 상에 제2 폴리실리콘막(60)이 형성된다. 상기 제2 폴리실리콘막(60)은 상기 유전층(50) 전면으로 형성된다. 상기 제2 폴리실리콘막(60)은 약 1000~2000Å의 두께를 가질 수 있다. 또한 상기 제2 폴리실리콘막(60) 증착시 인(P)을 도핑하여 형성될 수 있다.
도 6을 참조하여, 상기 하부전극(45) 상에 유전층 패턴(55) 및 상부전극(65)이 형성된다. 상기 유전층 패턴(55) 및 상부전극(65)은 상기 유전층(50) 및 제2 폴리실리콘막(60)을 패터닝하여 형성할 수 있다.
상기 유전층 패턴(55) 및 상부전극(65)을 형성하기 위해서는 상기 제2 폴리실리콘막(60) 상에 제3 포토레지스트 패턴(300)을 형성한다. 상기 제3 포토레지스트 패턴(300)은 상기 제1 포토레지스트 패턴(100)과 동일한 면적 또는 작은 면적을 가지도록 형성할 수 있다.
상기 제3 포토레지스트 패턴(300)을 식각마스크로 사용하여 상기 제2 폴리실리콘막(60) 및 유전층을 식각하면 상부전극 및 유전층 패턴이 형성된다. 도면에 도시되지는 않았지만, 상기 제2 폴리실리콘막 패터닝시 다른 소자인 저항과 게이트가 형성될 수도 있다.
실시예에 따른 반도체 소자의 캐패시터 제조방법에 의하면, 하부전극이 단차를 가진 구조로 형성되어 유전막과의 접촉면적이 확장될 수 있다. 따라서, 캐패시터의 용량을 증가시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 6은 실시예에 따른 반도체 소자의 캐패시터 제조공정을 나타내는 단면도이다.

Claims (7)

  1. 반도체 기판 상에 단차를 가지도록 배치된 하부전극;
    상기 하부전극 상에 배치된 유전층 패턴;
    상기 유전층 패턴 상에 배치된 상부전극을 포함하고,
    상기 하부전극은 가장자리 영역 및 중앙 영역은 제1 높이를 가지고, 상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 높이보다 높은 제2 높이를 가지는 돌출부가 형성된 반도체 소자의 캐패시터.
  2. 제1항에 있어서,
    상기 하부전극 및 상부전극은 폴리실리콘으로 형성된 반도체 소자의 캐패시터.
  3. 제1항에 있어서,
    상기 유전층 패턴은 HTO,SiN 및 SiO2 중 적어도 하나 이상이 적층된 구조를 가지는 반도체 소자의 캐패시터.
  4. 반도체 기판 상에 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막을 패터닝하여 제1 폴리실리콘 패턴을 형성하는 단계;
    상기 제1 폴리실리콘 패턴을 선택적으로 식각하여 단차를 가지는 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전층 패턴을 형성하는 단계;
    상기 유전층 패턴 상에 상부전극을 형성하는 단계를 포함하고,
    상기 하부전극의 단차는 그 가장자리 영역 및 중앙 영역은 제1 높이를 가지고 상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 높이보다 높은 제2 높이의 제1 및 제2 돌출부가 형성되는 반도체 소자의 캐패시터 제조방법.
  5. 제4항에 있어서,
    상기 하부전극을 형성하는 단계는,
    상기 제1 폴리실리콘 패턴 상에 상기 제1 폴리실리콘 패턴의 중앙 영역 및 가장자리 영역을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴에 의하여 노출된 상기 제1 폴리실리콘 패턴을 선택적으로 식각하여 제1 높이를 가지는 가장자리 영역 및 중앙 영역을 형성하는 단계; 및
    상기 가장자리 영역 및 중앙 영역 사이에는 상기 제1 폴리실리콘 패턴의 두께와 동일한 제2 두께의 제1 및 제2 돌출부가 형성되는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  6. 제4항에 있어서,
    상기 유전층 패턴 및 상부전극을 형성하는 단계는,
    상기 하부전극을 포함하는 반도체 기판 상에 유전층을 형성하는 단계;
    상기 유전층 상에 제2 폴리실리콘막을 형성하는 단계;
    상기 하부전극에 대응하는 상기 제2 폴리실리콘막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2 폴리실리콘막 및 상기 유전층을 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  7. 제4항에 있어서,
    상기 유전층 패턴은 HTO,SiN 및 SiO2 중 적어도 하나 이상의 막이 적층되는 반도체 소자의 캐패시터 제조방법.
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