JPH08191108A - 改良された電子メモリおよびその製造および使用方法 - Google Patents
改良された電子メモリおよびその製造および使用方法Info
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Abstract
(57)【要約】
【目的】 本発明は、高速のページモードアクセスが可
能で、電力消費が少なく、選択されたビットのアクセス
が可能な電子メモリと、その製造および使用方法を提供
することを目的とする。 【構成】 複数のビットライン204 と、複数のワードラ
イン203 と、行および列のアレイ202 に配置された複数
の多ビット記憶位置201 とより構成され、各記憶位置20
1 は、ソース／ドレイン電流路およびその電流路を通る
電流を制御するゲートをそれぞれ有し、それらの電流路
がデータソースと直列に結合され、各ゲートが別々の制
御信号ソースに結合されている複数のトランジスタ210
と、定められた電圧Ｖss，Ｖccと対応したトランジスタ
210 のソース／ドレイン電流路との間にそれぞれ結合さ
れた複数のキャパシタ211 とをそれぞれ有していること
を特徴とする。
能で、電力消費が少なく、選択されたビットのアクセス
が可能な電子メモリと、その製造および使用方法を提供
することを目的とする。 【構成】 複数のビットライン204 と、複数のワードラ
イン203 と、行および列のアレイ202 に配置された複数
の多ビット記憶位置201 とより構成され、各記憶位置20
1 は、ソース／ドレイン電流路およびその電流路を通る
電流を制御するゲートをそれぞれ有し、それらの電流路
がデータソースと直列に結合され、各ゲートが別々の制
御信号ソースに結合されている複数のトランジスタ210
と、定められた電圧Ｖss，Ｖccと対応したトランジスタ
210 のソース／ドレイン電流路との間にそれぞれ結合さ
れた複数のキャパシタ211 とをそれぞれ有していること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデジタル電子
回路およびシステムに関し、特に改良されたメモリおよ
びこれを形成し使用する方法に関する。
回路およびシステムに関し、特に改良されたメモリおよ
びこれを形成し使用する方法に関する。
【０００２】
【従来の技術】ビデオ／グラフィックス表示能力を有す
る典型的な処理システムは、中央処理装置（ＣＰＵ）、
システムバスによってＣＰＵと結合された表示制御装
置、やはりシステムバスに結合されたシステムメモリ、
局部バスによって表示制御装置に結合されたフレームバ
ッファ、周辺回路（例えば、クロック駆動装置および信
号変換器）、表示駆動回路および表示装置を含んでい
る。ＣＰＵは、一般に全体的なシステム制御を行い、シ
ステムメモリから検索された利用者命令およびプログラ
ム命令に応答して、表示装置上に表示されるようにグラ
フィックスイメージの内容を制御する。例えばビデオグ
ラフィックスアーキテクチャ（ＶＧＡ）制御装置であっ
てもよい表示制御装置は、一般にＣＰＵおよび表示駆動
回路をインターフェイスし、データ処理および表示リフ
レッシュ動作中にグラフィックスおよび、またはビデオ
データをフレームバッファと交換し、フレームバッファ
メモリ動作を制御し、カラー拡張等の対象物のグラフィ
ックスまたはビデオデータに関して付加的な処理を実行
する。表示駆動回路は、表示制御装置から受信されたデ
ジタルデータを、表示装置によって要求されるアナログ
レベルに変換し、グラフィックス／ビデオ表示イメージ
を生成する。表示装置は、処理されているグラフィック
ス／ビデオデータによって表された情報を伝送すること
によって利用者にイメージを提供する任意のタイプの装
置であってよい。“表示”はまたプリンタまたはその他
のドキュメント観察／印刷装置でもよい。
る典型的な処理システムは、中央処理装置（ＣＰＵ）、
システムバスによってＣＰＵと結合された表示制御装
置、やはりシステムバスに結合されたシステムメモリ、
局部バスによって表示制御装置に結合されたフレームバ
ッファ、周辺回路（例えば、クロック駆動装置および信
号変換器）、表示駆動回路および表示装置を含んでい
る。ＣＰＵは、一般に全体的なシステム制御を行い、シ
ステムメモリから検索された利用者命令およびプログラ
ム命令に応答して、表示装置上に表示されるようにグラ
フィックスイメージの内容を制御する。例えばビデオグ
ラフィックスアーキテクチャ（ＶＧＡ）制御装置であっ
てもよい表示制御装置は、一般にＣＰＵおよび表示駆動
回路をインターフェイスし、データ処理および表示リフ
レッシュ動作中にグラフィックスおよび、またはビデオ
データをフレームバッファと交換し、フレームバッファ
メモリ動作を制御し、カラー拡張等の対象物のグラフィ
ックスまたはビデオデータに関して付加的な処理を実行
する。表示駆動回路は、表示制御装置から受信されたデ
ジタルデータを、表示装置によって要求されるアナログ
レベルに変換し、グラフィックス／ビデオ表示イメージ
を生成する。表示装置は、処理されているグラフィック
ス／ビデオデータによって表された情報を伝送すること
によって利用者にイメージを提供する任意のタイプの装
置であってよい。“表示”はまたプリンタまたはその他
のドキュメント観察／印刷装置でもよい。
【０００３】フレームバッファおよびシステムメモリ
は、典型的にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）等の読取り／書込みメモリ装置から構成され
る。これらの装置は、典型的にセルの行および列として
構成され、１ビット記憶セルが行および列の各交差部分
に配置される。ほとんどビデオおよびグラフィックス適
用において、データのワード（ 8，16，32またはもっと
大きいビット長の）はアレイの隣接セルに、すなわち同
じ行に沿った隣接セルに記憶される。その後ページモー
ドアクセスは、典型的に処理速度を改良するために単一
のアドレスサイクル中に所定の行から１以上のワードに
アクセスするために使用される。ＤＲＡＭページモード
アクセス（読取りまたは書込みのいずれか）中、行アド
レスは装置のアドレスポートに与えられ、アレイにおけ
る所定の行を選択するために行アドレスストローブ（Ｒ
ＡＳ）でラッチされる。次に列アドレスがアドレスポー
トに与えられ、第１の列を選択するために列アドレスス
トローブでラッチされ、それによって選択された行に沿
った第１のセル（ビット）へのアクセスを可能にする。
列デコード（静的または動的）回路は受信された列アド
レスからインクレメントして、隣接した列への一連の列
アドレスを生成し、それによって選択された行に沿った
セル（ビット）の“ページ”へのアクセスを可能にす
る。
は、典型的にダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）等の読取り／書込みメモリ装置から構成され
る。これらの装置は、典型的にセルの行および列として
構成され、１ビット記憶セルが行および列の各交差部分
に配置される。ほとんどビデオおよびグラフィックス適
用において、データのワード（ 8，16，32またはもっと
大きいビット長の）はアレイの隣接セルに、すなわち同
じ行に沿った隣接セルに記憶される。その後ページモー
ドアクセスは、典型的に処理速度を改良するために単一
のアドレスサイクル中に所定の行から１以上のワードに
アクセスするために使用される。ＤＲＡＭページモード
アクセス（読取りまたは書込みのいずれか）中、行アド
レスは装置のアドレスポートに与えられ、アレイにおけ
る所定の行を選択するために行アドレスストローブ（Ｒ
ＡＳ）でラッチされる。次に列アドレスがアドレスポー
トに与えられ、第１の列を選択するために列アドレスス
トローブでラッチされ、それによって選択された行に沿
った第１のセル（ビット）へのアクセスを可能にする。
列デコード（静的または動的）回路は受信された列アド
レスからインクレメントして、隣接した列への一連の列
アドレスを生成し、それによって選択された行に沿った
セル（ビット）の“ページ”へのアクセスを可能にす
る。
【０００４】
【発明が解決しようとする課題】ページモードはより高
速のアクセスを可能にするが、その実行には実質的な欠
点を伴う。第１に、ＲＡＳおよびＣＡＳ信号は最初の行
および列アドレスをラッチするために低く維持されなけ
ればならない。ＣＡＳは、各ページビットに対して循環
されなければならず、ＲＡＳおよびＣＡＳが低く保たれ
る時間量は、ＤＲＡＭ周辺回路の“動的”性質（例え
ば、チップクロックの）のために制限される（現在最大
でほぼ10μ秒に）。この制限は、単一のページサイクル
中にアクセスされることができるビット（セル）の数を
制限する。さらに、ページにおける１列ベースでインク
レメントする必要性が１ページ当たりのサイクル時間を
増加させる。最後に、ページモードで動作する現在利用
可能なＤＲＡＭは、所定の行に沿った任意の所望の特定
のビットのランダムアクセスを許さず、したがって典型
的にランダムアクセスサイクルは選択されたビットにア
クセスするように行われている。
速のアクセスを可能にするが、その実行には実質的な欠
点を伴う。第１に、ＲＡＳおよびＣＡＳ信号は最初の行
および列アドレスをラッチするために低く維持されなけ
ればならない。ＣＡＳは、各ページビットに対して循環
されなければならず、ＲＡＳおよびＣＡＳが低く保たれ
る時間量は、ＤＲＡＭ周辺回路の“動的”性質（例え
ば、チップクロックの）のために制限される（現在最大
でほぼ10μ秒に）。この制限は、単一のページサイクル
中にアクセスされることができるビット（セル）の数を
制限する。さらに、ページにおける１列ベースでインク
レメントする必要性が１ページ当たりのサイクル時間を
増加させる。最後に、ページモードで動作する現在利用
可能なＤＲＡＭは、所定の行に沿った任意の所望の特定
のビットのランダムアクセスを許さず、したがって典型
的にランダムアクセスサイクルは選択されたビットにア
クセスするように行われている。
【０００５】ビットのページに対して非常に高速なアク
セスを行う高速ページモードおよび超高速ページモード
ＤＲＡＭ等のページモードアクセスに関して改良された
ＤＲＡＭが開発されている。これらの装置は、列からデ
ータＩ／Ｏピンにデータを伝送するために通常のページ
モードＤＲＡＭにおいて使用されるクロックされた素子
のいくつかを静的装置と置換することによって速度の増
加を実現する。この技術はデータ路におけるゲート遅延
をある程度取除くが、静的装置の使用は電力消費量を高
める。
セスを行う高速ページモードおよび超高速ページモード
ＤＲＡＭ等のページモードアクセスに関して改良された
ＤＲＡＭが開発されている。これらの装置は、列からデ
ータＩ／Ｏピンにデータを伝送するために通常のページ
モードＤＲＡＭにおいて使用されるクロックされた素子
のいくつかを静的装置と置換することによって速度の増
加を実現する。この技術はデータ路におけるゲート遅延
をある程度取除くが、静的装置の使用は電力消費量を高
める。
【０００６】したがって、ページモードアクセスを有す
る改良された読取り／書込みメモリが必要とされてい
る。このようなメモリは、それ程電力を消費せずに長い
ページの高速アクセスを可能にする。さらに、このよう
なメモリは、全ページサイクルまたはランダムアクセス
の実行を必要とせずに選択されたビットのアクセスを可
能にしなければならない。最後に、このようなメモリは
グラフィックスおよびビデオデータ処理システムの特定
の適用に適合しなければならない。
る改良された読取り／書込みメモリが必要とされてい
る。このようなメモリは、それ程電力を消費せずに長い
ページの高速アクセスを可能にする。さらに、このよう
なメモリは、全ページサイクルまたはランダムアクセス
の実行を必要とせずに選択されたビットのアクセスを可
能にしなければならない。最後に、このようなメモリは
グラフィックスおよびビデオデータ処理システムの特定
の適用に適合しなければならない。
【０００７】
【課題を解決するための手段】本発明の原理は、ページ
モードアクセス能力を備えた改良された読取り／書込み
メモリ装置の構造を提供する。一般に、多セル記憶位置
の行および列のアレイは、１以上の行ライン導体（ワー
ドライン）と関連した各行と、列ライン導体（ビットラ
イン）と関連した各列とを備えている。各記憶位置のセ
ルは、各セルに供給さたアクセス制御信号に応答して対
応したセルの列と関連した列ラインに与えられたデータ
のビットの記憶および検索を可能にする。１以上のセル
は、セルの対応した行と関連した行ラインからこれら制
御信号の対応したものを受取る。
モードアクセス能力を備えた改良された読取り／書込み
メモリ装置の構造を提供する。一般に、多セル記憶位置
の行および列のアレイは、１以上の行ライン導体（ワー
ドライン）と関連した各行と、列ライン導体（ビットラ
イン）と関連した各列とを備えている。各記憶位置のセ
ルは、各セルに供給さたアクセス制御信号に応答して対
応したセルの列と関連した列ラインに与えられたデータ
のビットの記憶および検索を可能にする。１以上のセル
は、セルの対応した行と関連した行ラインからこれら制
御信号の対応したものを受取る。
【０００８】本発明の１実施例によると、電流路および
電流路を通る電流を制御する制御入力をそれぞれ有する
複数のトランジスタをそれぞれ含む複数の記憶位置を備
えたメモリが提供される。選択された記憶位置のトラン
ジスタの電流路はデータソースと直列に結合され、前記
位置の各トランジスタの制御入力は別々の制御信号ソー
スに結合されている。各記憶位置はまた複数のキャパシ
タを備え、各キャパシタが予め選択された電圧とトラン
ジスタの対応したものの電流路との間に結合されてい
る。
電流路を通る電流を制御する制御入力をそれぞれ有する
複数のトランジスタをそれぞれ含む複数の記憶位置を備
えたメモリが提供される。選択された記憶位置のトラン
ジスタの電流路はデータソースと直列に結合され、前記
位置の各トランジスタの制御入力は別々の制御信号ソー
スに結合されている。各記憶位置はまた複数のキャパシ
タを備え、各キャパシタが予め選択された電圧とトラン
ジスタの対応したものの電流路との間に結合されてい
る。
【０００９】本発明の別の実施例によると、行および列
のアレイに配置された複数の多ビット記憶位置を備えた
メモリが提供される。列ラインは、記憶位置の各列と関
連し、１以上の行ラインは記憶位置の各行と関連してい
る。各多ビット記憶位置には、対応した列と関連した列
ラインに結合されたソース／ドレイン路と、対応した行
と関連した行ラインに結合されたゲートとを有する第１
の電界効果トランジスタが位置している。各記憶位置に
は、第１のトランジスタのソース／ドレイン路と直列に
結合されたソース／ドレイン路と、制御信号ソースに結
合されたゲートとを有する１以上の別の電界効果トラン
ジスタも設けられている。トランジスタの対応したもの
のソース／ドレイン路にそれぞれ結合された複数のデー
タ記憶キャパシタが設けられている。
のアレイに配置された複数の多ビット記憶位置を備えた
メモリが提供される。列ラインは、記憶位置の各列と関
連し、１以上の行ラインは記憶位置の各行と関連してい
る。各多ビット記憶位置には、対応した列と関連した列
ラインに結合されたソース／ドレイン路と、対応した行
と関連した行ラインに結合されたゲートとを有する第１
の電界効果トランジスタが位置している。各記憶位置に
は、第１のトランジスタのソース／ドレイン路と直列に
結合されたソース／ドレイン路と、制御信号ソースに結
合されたゲートとを有する１以上の別の電界効果トラン
ジスタも設けられている。トランジスタの対応したもの
のソース／ドレイン路にそれぞれ結合された複数のデー
タ記憶キャパシタが設けられている。
【００１０】さらに、本発明の原理はメモリシステムを
含む。多ビットデータ記憶位置のアレイは、Ｘ番号の行
と行に直角に配置されたＹ番号の列で構成される。記憶
位置のある列とそれぞれ関連した複数のビットラインが
含まれている。１以上のものが記憶位置の各行と関連し
た各複数のワードラインが設けられる。列デコード回路
および感知増幅回路は、各ビットラインに結合される。
行デコード回路は、各ワードラインに結合される。各多
ビット記憶位置はＺ番号のトランジスタを含み、各トラ
ンジスタはソース／ドレイン路およびゲートを有する。
選択された位置のトランジスタのソース／ドレイン路
は、対応した列に関連したビットラインと直列に結合さ
れ、前記トランジスタの第１のもののゲートが対応した
行と関連したワードラインに結合される。選択された位
置のトランジスタの別のもののゲートは別の制御信号ソ
ースに結合される。Ｚ番号のキャパシタは、各記憶位置
ごとに設けられ、各キャパシタは予め選択された電圧お
よび記憶位置のトランジスタの対応したもののソース／
ドレイン路に結合されている。
含む。多ビットデータ記憶位置のアレイは、Ｘ番号の行
と行に直角に配置されたＹ番号の列で構成される。記憶
位置のある列とそれぞれ関連した複数のビットラインが
含まれている。１以上のものが記憶位置の各行と関連し
た各複数のワードラインが設けられる。列デコード回路
および感知増幅回路は、各ビットラインに結合される。
行デコード回路は、各ワードラインに結合される。各多
ビット記憶位置はＺ番号のトランジスタを含み、各トラ
ンジスタはソース／ドレイン路およびゲートを有する。
選択された位置のトランジスタのソース／ドレイン路
は、対応した列に関連したビットラインと直列に結合さ
れ、前記トランジスタの第１のもののゲートが対応した
行と関連したワードラインに結合される。選択された位
置のトランジスタの別のもののゲートは別の制御信号ソ
ースに結合される。Ｚ番号のキャパシタは、各記憶位置
ごとに設けられ、各キャパシタは予め選択された電圧お
よび記憶位置のトランジスタの対応したもののソース／
ドレイン路に結合されている。
【００１１】本発明の原理にしたがって構成されたメモ
リ位置からデータを読取り、それに書込む方法もまた提
供される。特に、電流路および制御入力をそれぞれ有す
る複数のトランジスタと複数のキャパシタとを含む多セ
ルデータ記憶位置の第１および第２のセルにデータを書
込む方法が提供される。所定の記憶位置のトランジスタ
の電流路は、直列に結合される。各キャパシタは、予め
選択された電圧およびトランジスタの対応したものの電
流路に結合される。データの第１のビットは、トランジ
スタの第１のものの電流路に与えられる。電圧は第１の
トランジスタの制御入力に供給され、キャパシタの第１
のものに第１のビットを伝送する。その後、電圧は第２
のトランジスタの制御入力に供給され、第２のトランジ
スタの電流路がキャパシタの第２のものと第１のキャパ
シタを結合し、第１のキャパシタから第２のキャパシタ
に第１のビットを伝送する。第２のキャパシタの制御入
力に供給された電圧は取除かれ、データの第２のビット
が第１のトランジスタの電流路に与えられ、第１のキャ
パシタに伝送する。
リ位置からデータを読取り、それに書込む方法もまた提
供される。特に、電流路および制御入力をそれぞれ有す
る複数のトランジスタと複数のキャパシタとを含む多セ
ルデータ記憶位置の第１および第２のセルにデータを書
込む方法が提供される。所定の記憶位置のトランジスタ
の電流路は、直列に結合される。各キャパシタは、予め
選択された電圧およびトランジスタの対応したものの電
流路に結合される。データの第１のビットは、トランジ
スタの第１のものの電流路に与えられる。電圧は第１の
トランジスタの制御入力に供給され、キャパシタの第１
のものに第１のビットを伝送する。その後、電圧は第２
のトランジスタの制御入力に供給され、第２のトランジ
スタの電流路がキャパシタの第２のものと第１のキャパ
シタを結合し、第１のキャパシタから第２のキャパシタ
に第１のビットを伝送する。第２のキャパシタの制御入
力に供給された電圧は取除かれ、データの第２のビット
が第１のトランジスタの電流路に与えられ、第１のキャ
パシタに伝送する。
【００１２】多セルデータ記憶位置の第１および第２の
セルからデータを読取る方法が提供され、記憶位置は、
共に直列に結合された電流路を有し、さらに制御信号入
力をそれぞれ含む複数のトランジスタと、予め選択され
た電圧およびトランジスタの対応したものの電流路にそ
れぞれ結合された複数のキャパシタとを含む。ビットラ
インは、第１のトランジスタの電流路および関連した感
知回路に結合される。第１のビットを表す電圧はキャパ
シタの第１のものに記憶され、第２のビットを表す電圧
はキャパシタの第２のものに記憶される。電圧は第１の
トランジスタの制御入力に供給され、第１のキャパシタ
から第１のトランジスタの電流路を通ってビットライン
に第１のビットを表す電圧を結合する。その時、ビット
ラインの電圧変化が感知される。電圧は第２のトランジ
スタの制御入力に供給され、第２のキャパシタから第１
および第２のトランジスタの電流路を通って第２のビッ
トを表す電圧を伝送する。その時、ビットラインの電圧
変化が感知される。
セルからデータを読取る方法が提供され、記憶位置は、
共に直列に結合された電流路を有し、さらに制御信号入
力をそれぞれ含む複数のトランジスタと、予め選択され
た電圧およびトランジスタの対応したものの電流路にそ
れぞれ結合された複数のキャパシタとを含む。ビットラ
インは、第１のトランジスタの電流路および関連した感
知回路に結合される。第１のビットを表す電圧はキャパ
シタの第１のものに記憶され、第２のビットを表す電圧
はキャパシタの第２のものに記憶される。電圧は第１の
トランジスタの制御入力に供給され、第１のキャパシタ
から第１のトランジスタの電流路を通ってビットライン
に第１のビットを表す電圧を結合する。その時、ビット
ラインの電圧変化が感知される。電圧は第２のトランジ
スタの制御入力に供給され、第２のキャパシタから第１
および第２のトランジスタの電流路を通って第２のビッ
トを表す電圧を伝送する。その時、ビットラインの電圧
変化が感知される。
【００１３】本発明の原理を含むメモリは、ページモー
ドアクセスを要求する適用において特に有効である。１
以の記憶位置にアクセスすることによって、複数のビッ
ト（すなわちワード）が全アドレスサイクルを少数回使
用するだけで迅速にアクセスされることができる。さら
に、このようなメモリは過度の電力を消費せずに非常に
長いページの迅速なアクセスを行う。これは、多数のビ
ットがＲＡＳおよびＣＡＳの活性期間中にアクセスされ
ることができるためである。さらに、このようなメモリ
は、全ページサイクルを実行することを必要とせずに選
択されたビットの迅速なアクセスを可能にしなければな
らない。最後に、感知増幅器はＤＲＡＭの（ほぼ）40乃
至50％の動作電力を消費することを認識しなければなら
ない。通常のＤＲＡＭには、各列に対して１個の感知増
幅器が設けられ、１列と１行との交差部分で１ビットだ
けが記憶される。本発明において、４ビット（例）が同
じ感知増幅器を共有しており、したがって全体的な動作
電力を減少する。
ドアクセスを要求する適用において特に有効である。１
以の記憶位置にアクセスすることによって、複数のビッ
ト（すなわちワード）が全アドレスサイクルを少数回使
用するだけで迅速にアクセスされることができる。さら
に、このようなメモリは過度の電力を消費せずに非常に
長いページの迅速なアクセスを行う。これは、多数のビ
ットがＲＡＳおよびＣＡＳの活性期間中にアクセスされ
ることができるためである。さらに、このようなメモリ
は、全ページサイクルを実行することを必要とせずに選
択されたビットの迅速なアクセスを可能にしなければな
らない。最後に、感知増幅器はＤＲＡＭの（ほぼ）40乃
至50％の動作電力を消費することを認識しなければなら
ない。通常のＤＲＡＭには、各列に対して１個の感知増
幅器が設けられ、１列と１行との交差部分で１ビットだ
けが記憶される。本発明において、４ビット（例）が同
じ感知増幅器を共有しており、したがって全体的な動作
電力を減少する。
【００１４】さらに、本発明の原理はこのような多ビッ
ト記憶位置を使用するメモリ回路およびシステムの製造
を可能にする。第１の製造例において、多ビットデータ
記憶位置は第１の導電型の半導体のある層の表面に形成
される。第２の導電型のソース／ドレイン領域を有する
第１のトランジスタがその層の中に形成され、ソース／
ドレインと横方向に隣接しているその層の第１のチャン
ネル領域と絶縁されて隣接して配置されたゲートを含
む。半導体層の第２のチャンネル領域と絶縁されて隣接
して配置されたゲートを有する第２のトランジスタが設
けられる。第１のキャパシタ導体は半導体層の第１のキ
ャパシタ領域と絶縁されて隣接して配置され、第１のキ
ャパシタ領域は第１のチャンネル領域に対して横方向に
配置されている。第２のキャパシタ導体は、半導体層の
第２のキャパシタ領域と絶縁されて配置され、第２のキ
ャパシタ領域は第２のチャンネル領域に対して横方向に
配置されている。
ト記憶位置を使用するメモリ回路およびシステムの製造
を可能にする。第１の製造例において、多ビットデータ
記憶位置は第１の導電型の半導体のある層の表面に形成
される。第２の導電型のソース／ドレイン領域を有する
第１のトランジスタがその層の中に形成され、ソース／
ドレインと横方向に隣接しているその層の第１のチャン
ネル領域と絶縁されて隣接して配置されたゲートを含
む。半導体層の第２のチャンネル領域と絶縁されて隣接
して配置されたゲートを有する第２のトランジスタが設
けられる。第１のキャパシタ導体は半導体層の第１のキ
ャパシタ領域と絶縁されて隣接して配置され、第１のキ
ャパシタ領域は第１のチャンネル領域に対して横方向に
配置されている。第２のキャパシタ導体は、半導体層の
第２のキャパシタ領域と絶縁されて配置され、第２のキ
ャパシタ領域は第２のチャンネル領域に対して横方向に
配置されている。
【００１５】別の製造例において、多ビットデータ記憶
位置は、第１の導電型の半導体のある層の表面に製造さ
れる。第２の導電型の半導体のその層の中に形成された
１以上のソース／ドレイン領域と、その層の対応したチ
ャンネル領域と絶縁されて隣接して配置されたゲートと
をそれぞれ有する複数のトランジスタが含まれている。
半導体層のキャパシタ領域は、各トランジスタと横方向
に隣接して配置される。キャパシタ導体は、各キャパシ
タ領域と絶縁されて隣接して配置され、予め選択された
電圧に結合される。導電ラインは、各トランジスタの各
ゲートに結合される。
位置は、第１の導電型の半導体のある層の表面に製造さ
れる。第２の導電型の半導体のその層の中に形成された
１以上のソース／ドレイン領域と、その層の対応したチ
ャンネル領域と絶縁されて隣接して配置されたゲートと
をそれぞれ有する複数のトランジスタが含まれている。
半導体層のキャパシタ領域は、各トランジスタと横方向
に隣接して配置される。キャパシタ導体は、各キャパシ
タ領域と絶縁されて隣接して配置され、予め選択された
電圧に結合される。導電ラインは、各トランジスタの各
ゲートに結合される。
【００１６】本発明の原理はまた、複数の行および列で
構成され、第１の導電型の半導体のある層の表面に形成
された多ビット記憶位置のアレイを含むメモリの製造を
行う。複数のワードライン導体が含まれ、１以上のもの
が記憶位置の各行と関連している。行デコード回路は、
ワードラインの１以上の選択されたものおよび列デコー
ダに結合され、感知増幅回路はビットラインに結合され
る。各記憶位置は、第２の半導体型の層の中に形成され
たソース／ドレイン領域と、ソース／ドレインに隣接し
た層の第１のチャンネル領域を制御する第１のゲート導
体とを有する第１のトランジスタを含む。第１のトラン
ジスタのソース／ドレインは、セルの関連した列のビッ
トラインの一部分を形成する。第１のキャパシタ導体
は、半導体の層の第１のキャパシタ領域と絶縁されて隣
接して配置された記憶位置に設けられ、第１のキャパシ
タ領域は、第１のゲートに供給された電圧が第１のソー
ス／ドレインと第１のキャパシタ領域との間における電
荷の伝送を制御するように配置される。各記憶位置はま
た半導体層の第２のチャンネル領域と絶縁されて隣接し
て配置された第２のゲートと、半導体層の第２のキャパ
シタ領域と絶縁されて隣接して配置された第２のキャパ
シタ導体とを有する第２のトランジスタを含み、第２の
キャパシタ領域は、第２のゲートに供給された電圧が第
１のキャパシタ領域と第２のキャパシタ領域との間にお
ける電荷の伝送を制御するように配置されている。
構成され、第１の導電型の半導体のある層の表面に形成
された多ビット記憶位置のアレイを含むメモリの製造を
行う。複数のワードライン導体が含まれ、１以上のもの
が記憶位置の各行と関連している。行デコード回路は、
ワードラインの１以上の選択されたものおよび列デコー
ダに結合され、感知増幅回路はビットラインに結合され
る。各記憶位置は、第２の半導体型の層の中に形成され
たソース／ドレイン領域と、ソース／ドレインに隣接し
た層の第１のチャンネル領域を制御する第１のゲート導
体とを有する第１のトランジスタを含む。第１のトラン
ジスタのソース／ドレインは、セルの関連した列のビッ
トラインの一部分を形成する。第１のキャパシタ導体
は、半導体の層の第１のキャパシタ領域と絶縁されて隣
接して配置された記憶位置に設けられ、第１のキャパシ
タ領域は、第１のゲートに供給された電圧が第１のソー
ス／ドレインと第１のキャパシタ領域との間における電
荷の伝送を制御するように配置される。各記憶位置はま
た半導体層の第２のチャンネル領域と絶縁されて隣接し
て配置された第２のゲートと、半導体層の第２のキャパ
シタ領域と絶縁されて隣接して配置された第２のキャパ
シタ導体とを有する第２のトランジスタを含み、第２の
キャパシタ領域は、第２のゲートに供給された電圧が第
１のキャパシタ領域と第２のキャパシタ領域との間にお
ける電荷の伝送を制御するように配置されている。
【００１７】
【発明の実施の形態】本発明およびその利点を完全に理
解するために、以下の説明および添付図面を参照する。
図１は、グラフィックスおよび、またはビデオデータの
表示を制御する処理システム100 の一部分の高レベルの
機能ブロック図である。システム100 は、中央処理装置
（ＣＰＵ）101 、システムバス102 、表示制御装置103
、フレームバッファ104 、デジタルアナログ変換器
（ＤＡＣ）105 および表示装置106 を含む。表示制御装
置103 、フレームバッファ104 およびＤＡＣ105 は、単
一の集積回路チップ107 上に一緒にまたは別のチップ上
に製造されてもよい。
解するために、以下の説明および添付図面を参照する。
図１は、グラフィックスおよび、またはビデオデータの
表示を制御する処理システム100 の一部分の高レベルの
機能ブロック図である。システム100 は、中央処理装置
（ＣＰＵ）101 、システムバス102 、表示制御装置103
、フレームバッファ104 、デジタルアナログ変換器
（ＤＡＣ）105 および表示装置106 を含む。表示制御装
置103 、フレームバッファ104 およびＤＡＣ105 は、単
一の集積回路チップ107 上に一緒にまたは別のチップ上
に製造されてもよい。
【００１８】ＣＰＵ101 は、システム（“マスター”）
100 の全体的な動作を制御し、利用者命令下で表示装置
106 上に表示されるべきグラフィックスデータの内容を
決定し、種々のデータ処理機能を実行する。ＣＰＵ101
は、例えば市販のパーソナルコンピュータにおいて使用
される汎用マイクロプロセッサでもよい。ＣＰＵ101
は、例えば局部バス、ＩＡバスまたはＰＣＩバスでもよ
いシステムバス102 を介してシステム100 の残りのもの
と通信する。ＤＡＣ105 は制御装置103 からデジタルデ
ータを受信し、それに応答して表示装置106 を駆動する
ために必要とされるアナログデータを出力する。システ
ム100 の特定の構造に応じて、ＤＡＣ105はまたカラー
パレット、ＹＵＶ・ＲＧＢフォーマット変換回路およ
び、またはｘおよびｙズーム回路を含んでもよく、これ
らは２〜３のオプションを例示したものである。
100 の全体的な動作を制御し、利用者命令下で表示装置
106 上に表示されるべきグラフィックスデータの内容を
決定し、種々のデータ処理機能を実行する。ＣＰＵ101
は、例えば市販のパーソナルコンピュータにおいて使用
される汎用マイクロプロセッサでもよい。ＣＰＵ101
は、例えば局部バス、ＩＡバスまたはＰＣＩバスでもよ
いシステムバス102 を介してシステム100 の残りのもの
と通信する。ＤＡＣ105 は制御装置103 からデジタルデ
ータを受信し、それに応答して表示装置106 を駆動する
ために必要とされるアナログデータを出力する。システ
ム100 の特定の構造に応じて、ＤＡＣ105はまたカラー
パレット、ＹＵＶ・ＲＧＢフォーマット変換回路およ
び、またはｘおよびｙズーム回路を含んでもよく、これ
らは２〜３のオプションを例示したものである。
【００１９】表示装置106 は、例えばＣＲＴ装置または
液晶ディスプレイ、エレクトロルミネセンスディスプレ
イ（ＥＬＤ）、プラズマディスプレイ（ＰＬＤ）または
表示スクリーン上に複数の画素としてイメージを表示す
るその他のタイプのディスプレイ装置であってもよい。
さらに、表示装置106 は、デジタルデータを直接受取る
デジタルマイクロミラー装置または炭化ケイ素のような
装置等の現在使用されている技術による装置（IEEEの19
94年 1月版の“ Spectrum ”に記載されているような）
であってもよい。別の実施例では、“表示装置”106 が
レーザプリンタまたは類似のドキュメント観察／印刷装
置等の別のタイプの出力装置であってもよいことに留意
すべきである。
液晶ディスプレイ、エレクトロルミネセンスディスプレ
イ（ＥＬＤ）、プラズマディスプレイ（ＰＬＤ）または
表示スクリーン上に複数の画素としてイメージを表示す
るその他のタイプのディスプレイ装置であってもよい。
さらに、表示装置106 は、デジタルデータを直接受取る
デジタルマイクロミラー装置または炭化ケイ素のような
装置等の現在使用されている技術による装置（IEEEの19
94年 1月版の“ Spectrum ”に記載されているような）
であってもよい。別の実施例では、“表示装置”106 が
レーザプリンタまたは類似のドキュメント観察／印刷装
置等の別のタイプの出力装置であってもよいことに留意
すべきである。
【００２０】図２は、本発明の原理を実施するダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）200 の機能ブ
ロック図である。図１に示されたシステムにおいて、Ｄ
ＲＡＭ200 はフレームバッファ104 を構成するために使
用される。しかしながら、ＤＲＡＭ200 は広範囲の適
用、特にページモードアクセスを必要とする用途に適し
ていることを認識すべきである。ＤＲＡＭ200 は、２つ
のアレイ 202ａおよび 202ｂで構成された複数の記憶位
置201 を含む。各アレイ 202は、位置201 のＭ／２番号
の行およびＮ番号の列を含み、各位置201 は行と列との
交差部分に配置されている。位置201 の各行は１以上の
導電性行ライン（ワードライン）203 と関連し、位置20
1 の各列は導電性列ライン204 と関連している。図１に
は選択された位置201 、行ライン203 （行Ｘと関連し
た）および列ライン204 （列Ｙと関連した）が参照のた
めに示されている。制御回路205 は、アドレスの入力
と、データの入力および出力と、電力およびＲＡＳ，Ｃ
ＡＳおよび読取り／書込み選択装置等の制御信号の入力
とを制御する。行デコーディングは、受信された行アド
レスに応答して行デコーダ206 によって制御される。示
された実施例において、行デコーダ206 は、アレイ 202
ａまたは 202ｂのいずれかから１つの行ライン203を選
択する。列デコーダ／感知増幅回路207 は、各アレイ 2
02ａ− 202ｂのビットライン204 に結合される。示され
た実施例において、回路207 はＬ番号の感知増幅器およ
びＰ／Ｌ列デコーダを含む。１つの感知増幅器がアレイ
202ａおよび202ｂのＮ個の各列に対して含まれている
ことが好ましい。別の実施例において、感知増幅器は多
重化されてもよいことに留意すべきである。例えば、Ｌ
はＮ／２に等しく、ここで各感知増幅器は１対のビット
ライン204 の間で切替え可能である。示された実施例の
Ｐ／Ｌデコーダは、単一の記憶位置201 がアドレスごと
にアクセスされる（すなわち、示されたメモリ200 は
“１倍(by 1)”メモリである）ように制御回路205 によ
りＰ個の列の１と結合する。メモリ200 は、 4倍、8
倍、16倍またはその他の多位置201 アクセスメモリとし
て組織化されることができることに留意すべきである。
例えば、Ｐ／Ｌデコーダは、８個の記憶位置201 がアド
レスごとにアクセスされる（すなわち、メモリ200 が
“８倍”メモリである）ように、制御回路205 によりＰ
列／感知増幅器から８を選択するように構成されてもよ
い。
ックランダムアクセスメモリ（ＤＲＡＭ）200 の機能ブ
ロック図である。図１に示されたシステムにおいて、Ｄ
ＲＡＭ200 はフレームバッファ104 を構成するために使
用される。しかしながら、ＤＲＡＭ200 は広範囲の適
用、特にページモードアクセスを必要とする用途に適し
ていることを認識すべきである。ＤＲＡＭ200 は、２つ
のアレイ 202ａおよび 202ｂで構成された複数の記憶位
置201 を含む。各アレイ 202は、位置201 のＭ／２番号
の行およびＮ番号の列を含み、各位置201 は行と列との
交差部分に配置されている。位置201 の各行は１以上の
導電性行ライン（ワードライン）203 と関連し、位置20
1 の各列は導電性列ライン204 と関連している。図１に
は選択された位置201 、行ライン203 （行Ｘと関連し
た）および列ライン204 （列Ｙと関連した）が参照のた
めに示されている。制御回路205 は、アドレスの入力
と、データの入力および出力と、電力およびＲＡＳ，Ｃ
ＡＳおよび読取り／書込み選択装置等の制御信号の入力
とを制御する。行デコーディングは、受信された行アド
レスに応答して行デコーダ206 によって制御される。示
された実施例において、行デコーダ206 は、アレイ 202
ａまたは 202ｂのいずれかから１つの行ライン203を選
択する。列デコーダ／感知増幅回路207 は、各アレイ 2
02ａ− 202ｂのビットライン204 に結合される。示され
た実施例において、回路207 はＬ番号の感知増幅器およ
びＰ／Ｌ列デコーダを含む。１つの感知増幅器がアレイ
202ａおよび202ｂのＮ個の各列に対して含まれている
ことが好ましい。別の実施例において、感知増幅器は多
重化されてもよいことに留意すべきである。例えば、Ｌ
はＮ／２に等しく、ここで各感知増幅器は１対のビット
ライン204 の間で切替え可能である。示された実施例の
Ｐ／Ｌデコーダは、単一の記憶位置201 がアドレスごと
にアクセスされる（すなわち、示されたメモリ200 は
“１倍(by 1)”メモリである）ように制御回路205 によ
りＰ個の列の１と結合する。メモリ200 は、 4倍、8
倍、16倍またはその他の多位置201 アクセスメモリとし
て組織化されることができることに留意すべきである。
例えば、Ｐ／Ｌデコーダは、８個の記憶位置201 がアド
レスごとにアクセスされる（すなわち、メモリ200 が
“８倍”メモリである）ように、制御回路205 によりＰ
列／感知増幅器から８を選択するように構成されてもよ
い。
【００２１】図３は、行Ｘおよび列Ｙの交差部分で選択
された位置201 の拡大図である。図３に示されているよ
うに、各記憶位置201 は、Ｚ番号のビットを記憶するＺ
個の直列結合されたメモリセル209 を含む。各セル209
は、アクセストランジスタ210 およびデータ記憶キャパ
シタ211 を含む。好ましい実施例において、トランジス
タ208 は、直列に結合されたソース／ドレイン（電流）
路を有する電界効果トランジスタ（この説明のためにＴ
1 乃至Ｔz のラベルを付された）である。第１のトラン
ジスタ210 （Ｔ1 ）のソース／ドレイン路は、列Ｙと関
連したビットライン204 に結合される。図３に示された
実施例において、第１のトランジスタ210 （Ｔ1 ）のゲ
ート（制御入力）は、対応した行Ｘの行ライン（ワード
ライン）202 に結合され、一方残りのトランジスタ210
（Ｔ2 乃至Ｔz ）のゲートは局部デコーダ212 に結合さ
れる。反転層並列極板誘電体キャパシタ211 （説明のた
めにＣ1 乃至Ｃz のラベルを付された）は、対応したト
ランジスタ210 （Ｔ1 乃至Ｔz ）と関連したノード（ノ
ード１乃至ノードＺ）とＶssまたはＶccの間に結合され
る。
された位置201 の拡大図である。図３に示されているよ
うに、各記憶位置201 は、Ｚ番号のビットを記憶するＺ
個の直列結合されたメモリセル209 を含む。各セル209
は、アクセストランジスタ210 およびデータ記憶キャパ
シタ211 を含む。好ましい実施例において、トランジス
タ208 は、直列に結合されたソース／ドレイン（電流）
路を有する電界効果トランジスタ（この説明のためにＴ
1 乃至Ｔz のラベルを付された）である。第１のトラン
ジスタ210 （Ｔ1 ）のソース／ドレイン路は、列Ｙと関
連したビットライン204 に結合される。図３に示された
実施例において、第１のトランジスタ210 （Ｔ1 ）のゲ
ート（制御入力）は、対応した行Ｘの行ライン（ワード
ライン）202 に結合され、一方残りのトランジスタ210
（Ｔ2 乃至Ｔz ）のゲートは局部デコーダ212 に結合さ
れる。反転層並列極板誘電体キャパシタ211 （説明のた
めにＣ1 乃至Ｃz のラベルを付された）は、対応したト
ランジスタ210 （Ｔ1 乃至Ｔz ）と関連したノード（ノ
ード１乃至ノードＺ）とＶssまたはＶccの間に結合され
る。
【００２２】データは、キャパシタ211 と関連した列ラ
イン204 との間の電圧をシフトすることによって選択さ
れた位置201 のセル209 に書込まれ、またそれから読取
られることができる。書込み中、データはその真の論理
状態の逆の順序でまたはその相補的な状態の適切な順序
で各セル209 中にシフトされてもよい。図３に示された
回路を使用するデータの読取りおよび書込みを説明する
ために、変数Ｚは４に等しいと仮定する。（すなわち、
１つの位置201 当り４個のセル209 が設けられる）。さ
らに、読取られ／書込まれる４ビットワード（ビット０
乃至ビット３）はその真の論理状態にあり、セル209 へ
の書込みが逆の順序であると仮定する。最後に、以下に
説明する読取りおよび書込み中、転移は、トランジスタ
がオンに切替えられる前、所定のステップ期間中オフに
切替えられることが好ましいことが認識されなければな
らない。
イン204 との間の電圧をシフトすることによって選択さ
れた位置201 のセル209 に書込まれ、またそれから読取
られることができる。書込み中、データはその真の論理
状態の逆の順序でまたはその相補的な状態の適切な順序
で各セル209 中にシフトされてもよい。図３に示された
回路を使用するデータの読取りおよび書込みを説明する
ために、変数Ｚは４に等しいと仮定する。（すなわち、
１つの位置201 当り４個のセル209 が設けられる）。さ
らに、読取られ／書込まれる４ビットワード（ビット０
乃至ビット３）はその真の論理状態にあり、セル209 へ
の書込みが逆の順序であると仮定する。最後に、以下に
説明する読取りおよび書込み中、転移は、トランジスタ
がオンに切替えられる前、所定のステップ期間中オフに
切替えられることが好ましいことが認識されなければな
らない。
【００２３】書込みサイクルを開始するために、ビット
３（すなわち論理１または論理０）を表す電圧が列Ｙの
ビットライン204 に供給され、行Ｘの行ライン203 はト
ランジスタＴ1 をオンに切替えるように高く設定され、
キャパシタＣ1 の電圧をビット３に設定する。第２のス
テップにおいて、行Ｘのワードライン203 はトランジス
タＴ1 を遮断するために消勢され、局部デコーダ212 は
トランジスタＴ2 をオンに切替えて、キャパシタＣ1 か
らキャパシタＣ2 にビット３をシフトする。第３のステ
ップにおいて、局部デコーダ212 はトランジスタＴ2 を
オフに切替え、トランジスタＴ3 （図３においてＴz-1
とラベル付けされた）を付勢し、それによってビット３
をキャパシタＣ3 にシフトする。同時に、行Ｘのワード
ライン203 はトランジスタＴ1 をオンに切替えるように
付勢され、ビット２を表す電圧が列Ｙのビットライン20
4 からキャパシタＣ1 にシフトされる。第４のステップ
では、トランジスタＴ1 がオフに切替えられ、トランジ
スタＴ2 がオンに切替えられ、ビット２をキャパシタＣ
2 にシフトする。また第４のステップにおいて、トラン
ジスタＴ3 はオフに切替えられ、トランジスタＴ4 はオ
ンに切替えられ、ビット３をキャパシタＣ3 からキャパ
シタ4 にシフトする。第５のステップ中、トランジスタ
2 はオフに切替えられ、トランジスタＴ1 が再度オンに
切替えられ、列Ｙのビットライン204 からキャパシタＣ
1 にビット１を表す電圧をシフトする。同時にトランジ
スタＴ3 がオンに切替えられ、キャパシタＣ2 からキャ
パシタＣ3 にビット２をシフトする。第６のステップに
おいて、トランジスタＴ1 がオフに切替えられ、トラン
ジスタＴ2 がオンに切替えられ、キャパシタＣ1 からキ
ャパシタＣ2 にビット１をシフトする。トランジスタＴ
3 もまたオフに切替えられる。最後の（第７の）ステッ
プにおいて、トランジスタＴ1 がオンに切替えられ、ト
ランジスタ2 がオフに切替えられて、列Ｙのビットライ
ン204 に供給されるビット０を表す電圧がキャパシタＣ
1 にシフトされる。書込みサイクルの終りに、トランジ
スタＴ1 はオフに切替えられる。
３（すなわち論理１または論理０）を表す電圧が列Ｙの
ビットライン204 に供給され、行Ｘの行ライン203 はト
ランジスタＴ1 をオンに切替えるように高く設定され、
キャパシタＣ1 の電圧をビット３に設定する。第２のス
テップにおいて、行Ｘのワードライン203 はトランジス
タＴ1 を遮断するために消勢され、局部デコーダ212 は
トランジスタＴ2 をオンに切替えて、キャパシタＣ1 か
らキャパシタＣ2 にビット３をシフトする。第３のステ
ップにおいて、局部デコーダ212 はトランジスタＴ2 を
オフに切替え、トランジスタＴ3 （図３においてＴz-1
とラベル付けされた）を付勢し、それによってビット３
をキャパシタＣ3 にシフトする。同時に、行Ｘのワード
ライン203 はトランジスタＴ1 をオンに切替えるように
付勢され、ビット２を表す電圧が列Ｙのビットライン20
4 からキャパシタＣ1 にシフトされる。第４のステップ
では、トランジスタＴ1 がオフに切替えられ、トランジ
スタＴ2 がオンに切替えられ、ビット２をキャパシタＣ
2 にシフトする。また第４のステップにおいて、トラン
ジスタＴ3 はオフに切替えられ、トランジスタＴ4 はオ
ンに切替えられ、ビット３をキャパシタＣ3 からキャパ
シタ4 にシフトする。第５のステップ中、トランジスタ
2 はオフに切替えられ、トランジスタＴ1 が再度オンに
切替えられ、列Ｙのビットライン204 からキャパシタＣ
1 にビット１を表す電圧をシフトする。同時にトランジ
スタＴ3 がオンに切替えられ、キャパシタＣ2 からキャ
パシタＣ3 にビット２をシフトする。第６のステップに
おいて、トランジスタＴ1 がオフに切替えられ、トラン
ジスタＴ2 がオンに切替えられ、キャパシタＣ1 からキ
ャパシタＣ2 にビット１をシフトする。トランジスタＴ
3 もまたオフに切替えられる。最後の（第７の）ステッ
プにおいて、トランジスタＴ1 がオンに切替えられ、ト
ランジスタ2 がオフに切替えられて、列Ｙのビットライ
ン204 に供給されるビット０を表す電圧がキャパシタＣ
1 にシフトされる。書込みサイクルの終りに、トランジ
スタＴ1 はオフに切替えられる。
【００２４】読取りサイクルを開始するために、列Ｙと
関連したビットライン204 は選択された電圧に予め充電
される。トランジスタＴ1 はオンに切替えられ、選択さ
れたビットライン204 のキャパシタＣ1 への結合によっ
て生じたビットライン電圧に対する効果が感知され、ビ
ット０を読取る。キャパシタＣ1 が書込みサイクル中に
電位を引下げられた（低く設定された）場合、対応した
感知増幅器は対応したビットライン204 の電圧の実質的
な降下を検出し、論理０としてビット０を読取る。キャ
パシタＣ1 の電位が書込みサイクル中に引上げられた
（高く設定された）場合、対応した感知増幅器は対応し
たビットライン204 の電圧降下をほとんど或は全く検出
せず、論理１としてビット０を読取る。第２のステップ
において、ビット１がキャパシタＣ2 からキャパシタＣ
1 にシフトされるように、トランジスタＴ1 はオフに切
替えられ、トランジスタＴ2 がオンに切替えられる。ス
テップ３の期間中、トランジスタＴ2 はオフに切替えら
れ、トランジスタＴ1 がオンに切替えられ、ビット１が
列Ｙのビットライン204 で感知される。同時に、トラン
ジスタＴ3 はオンに切替えられ、キャパシタＣ3 からキ
ャパシタＣ2 にビット２をシフトする。第４のステップ
中、トランジスタＴ1 はオフに切替えられ、トランジス
タＴ2 はオンに切替えられ、キャパシタＣ2 からキャパ
シタＣ1 にビット２をシフトし、トランジスタＴ3 がオ
フに切替えられ、トランジスタＴ4 がオンに切替えられ
て、キャパシタＣ4 からキャパシタＣ3 にビット３を伝
送する。第５のステップにおいて、トランジスタＴ2 は
オフに切替えられ、トランジスタＴ1 はオンに切替えら
れ、ビット２が列Ｙのビットライン204 で感知される。
また第５のステップ中に、トランジスタＴ4 がオフに切
替えられ、トランジスタＴ3 がオンに切替えられ、キャ
パシタＣ2 にビット３をシフトする。第６のステップ中
に、トランジスタＴ1 およびＴ3 はオフに切替えられ、
トランジスタＴ2 はオンに切替えられ、キャパシタＣ2
からキャパシタ1 にビット３をシフトする。最後のステ
ップ（ステップ７）中に、トランジスタＴ1 はオンに切
替えられ、ビット３が列Ｙのビットライン204 で感知さ
れる。
関連したビットライン204 は選択された電圧に予め充電
される。トランジスタＴ1 はオンに切替えられ、選択さ
れたビットライン204 のキャパシタＣ1 への結合によっ
て生じたビットライン電圧に対する効果が感知され、ビ
ット０を読取る。キャパシタＣ1 が書込みサイクル中に
電位を引下げられた（低く設定された）場合、対応した
感知増幅器は対応したビットライン204 の電圧の実質的
な降下を検出し、論理０としてビット０を読取る。キャ
パシタＣ1 の電位が書込みサイクル中に引上げられた
（高く設定された）場合、対応した感知増幅器は対応し
たビットライン204 の電圧降下をほとんど或は全く検出
せず、論理１としてビット０を読取る。第２のステップ
において、ビット１がキャパシタＣ2 からキャパシタＣ
1 にシフトされるように、トランジスタＴ1 はオフに切
替えられ、トランジスタＴ2 がオンに切替えられる。ス
テップ３の期間中、トランジスタＴ2 はオフに切替えら
れ、トランジスタＴ1 がオンに切替えられ、ビット１が
列Ｙのビットライン204 で感知される。同時に、トラン
ジスタＴ3 はオンに切替えられ、キャパシタＣ3 からキ
ャパシタＣ2 にビット２をシフトする。第４のステップ
中、トランジスタＴ1 はオフに切替えられ、トランジス
タＴ2 はオンに切替えられ、キャパシタＣ2 からキャパ
シタＣ1 にビット２をシフトし、トランジスタＴ3 がオ
フに切替えられ、トランジスタＴ4 がオンに切替えられ
て、キャパシタＣ4 からキャパシタＣ3 にビット３を伝
送する。第５のステップにおいて、トランジスタＴ2 は
オフに切替えられ、トランジスタＴ1 はオンに切替えら
れ、ビット２が列Ｙのビットライン204 で感知される。
また第５のステップ中に、トランジスタＴ4 がオフに切
替えられ、トランジスタＴ3 がオンに切替えられ、キャ
パシタＣ2 にビット３をシフトする。第６のステップ中
に、トランジスタＴ1 およびＴ3 はオフに切替えられ、
トランジスタＴ2 はオンに切替えられ、キャパシタＣ2
からキャパシタ1 にビット３をシフトする。最後のステ
ップ（ステップ７）中に、トランジスタＴ1 はオンに切
替えられ、ビット３が列Ｙのビットライン204 で感知さ
れる。
【００２５】好ましい実施例において、所定の記憶位置
201 から読取られた各ビットは、その記憶位置201 から
の全てのビットが出力されてしまうまでレジスタに記憶
される。その時、レジスタ中のワード全体が別の処理装
置と並列に伝送されることができる。例えば、システム
100 の場合には各記憶位置201 は画素データの１ワード
（またはその一部分）を記憶することができる。所定の
画素ワードのビットは、上記に説明されたように対応し
た記憶位置201 から直列に読取られ、レジスタ中の並列
ワードに再度組立てられ、その後表示制御装置103 の制
御の下にワードとして伝送される。
201 から読取られた各ビットは、その記憶位置201 から
の全てのビットが出力されてしまうまでレジスタに記憶
される。その時、レジスタ中のワード全体が別の処理装
置と並列に伝送されることができる。例えば、システム
100 の場合には各記憶位置201 は画素データの１ワード
（またはその一部分）を記憶することができる。所定の
画素ワードのビットは、上記に説明されたように対応し
た記憶位置201 から直列に読取られ、レジスタ中の並列
ワードに再度組立てられ、その後表示制御装置103 の制
御の下にワードとして伝送される。
【００２６】上記のシフト方法によって読取りおよび書
込みが実行された場合、所定の記憶位置201 の完全な読
取りまたは書込みを実行するために２Ｚ−１個のステッ
プが必要とされる。最悪の場合、局部デコーダ212 が行
ライン203 および列ライン204 の充電／放電を制御する
“マスタークロック”により関連したトランジスタ210
のゲートを付勢し、消勢した場合、読取りまたは書込み
動作において要求される２Ｚ−１個のステップを実行す
るために２Ｚ−１個のクロックサイクルが必要とされ
る。しかしながら、局部デコーダ212 がマスタークロッ
クより速いクロック速度で動作した場合、完全な読取り
／書込み動作を実行するために要求されるクロック数は
減少されることができる。例えば、上記の書込みモード
において、ビット３は書込みサイクルの第１のマスター
クロックサイクルで列Ｙのビットライン204 からキャパ
シタＣ1 に伝送され、その後ビット２が次のマスターク
ロックサイクルでキャパシタＣ1 にシフトされる前に、
局部デコーダ212 によってキャパシタＣ2 に（或はＣ3
またはＣ4 にさえ）シフトされ、以降同様にして実行さ
れることができる。このシフト方式を使用する実施例に
おいて、ある位置におけるセル209 全ての読取りまたは
書込みはＺ個のクロック期間を費やすに過ぎない。
込みが実行された場合、所定の記憶位置201 の完全な読
取りまたは書込みを実行するために２Ｚ−１個のステッ
プが必要とされる。最悪の場合、局部デコーダ212 が行
ライン203 および列ライン204 の充電／放電を制御する
“マスタークロック”により関連したトランジスタ210
のゲートを付勢し、消勢した場合、読取りまたは書込み
動作において要求される２Ｚ−１個のステップを実行す
るために２Ｚ−１個のクロックサイクルが必要とされ
る。しかしながら、局部デコーダ212 がマスタークロッ
クより速いクロック速度で動作した場合、完全な読取り
／書込み動作を実行するために要求されるクロック数は
減少されることができる。例えば、上記の書込みモード
において、ビット３は書込みサイクルの第１のマスター
クロックサイクルで列Ｙのビットライン204 からキャパ
シタＣ1 に伝送され、その後ビット２が次のマスターク
ロックサイクルでキャパシタＣ1 にシフトされる前に、
局部デコーダ212 によってキャパシタＣ2 に（或はＣ3
またはＣ4 にさえ）シフトされ、以降同様にして実行さ
れることができる。このシフト方式を使用する実施例に
おいて、ある位置におけるセル209 全ての読取りまたは
書込みはＺ個のクロック期間を費やすに過ぎない。
【００２７】選択された位置201 における各記憶セル20
9 の書込みおよび読取りはまた対応した列ライン204 を
キャパシタ211 と直接結合することによって行われるこ
とができる。この方法はまた各位置が４個の記憶セル20
9 を含む（すなわちＺ＝４）場合に対する図３により最
も良く示されている。この方法は一般に速いが、より感
度の高い感知増幅器を必要とする。
9 の書込みおよび読取りはまた対応した列ライン204 を
キャパシタ211 と直接結合することによって行われるこ
とができる。この方法はまた各位置が４個の記憶セル20
9 を含む（すなわちＺ＝４）場合に対する図３により最
も良く示されている。この方法は一般に速いが、より感
度の高い感知増幅器を必要とする。
【００２８】書込みサイクルの開始時、キャパシタＣ1
乃至Ｃ4 の電圧が列Ｙと関連したビットライン204 によ
って引下げられる（論理０）か、或はそのビットライン
204によって引上げられる（論理１）ように、データビ
ット３の第１のビットは列ラインＹにおいて設定され、
全てのトランジスタＴ1 乃至Ｔ4 がオンに切替えられ
る。その後、トランジスタＴ4 はオフに切替えられ、キ
ャパシタＣ4 にビット３を保持する。ビット２が列Ｙの
ビットライン204 に供給されて、所望の電圧にキャパシ
タＣ3 が設定され、次にトランジスタＴ3 がオフに切替
えられる。このプロセスはビット１に対して繰返され
る。ビット１が列Ｙのビットライン204 に供給されて、
所望の電圧にキャパシタＣ2 を設定すると、トランジス
タＴ2 がオフに切替えられる。書込みサイクルを終了す
るために、ビット０が列Ｙのビットライン204 に供給さ
れて、所望の電圧にキャパシタＣ1 を設定した後、トラ
ンジスタＴ1 がオフに切替えられる。
乃至Ｃ4 の電圧が列Ｙと関連したビットライン204 によ
って引下げられる（論理０）か、或はそのビットライン
204によって引上げられる（論理１）ように、データビ
ット３の第１のビットは列ラインＹにおいて設定され、
全てのトランジスタＴ1 乃至Ｔ4 がオンに切替えられ
る。その後、トランジスタＴ4 はオフに切替えられ、キ
ャパシタＣ4 にビット３を保持する。ビット２が列Ｙの
ビットライン204 に供給されて、所望の電圧にキャパシ
タＣ3 が設定され、次にトランジスタＴ3 がオフに切替
えられる。このプロセスはビット１に対して繰返され
る。ビット１が列Ｙのビットライン204 に供給されて、
所望の電圧にキャパシタＣ2 を設定すると、トランジス
タＴ2 がオフに切替えられる。書込みサイクルを終了す
るために、ビット０が列Ｙのビットライン204 に供給さ
れて、所望の電圧にキャパシタＣ1 を設定した後、トラ
ンジスタＴ1 がオフに切替えられる。
【００２９】記憶セルからデータを読取るために、上記
のプロセスが反転される。列Ｙと関連したビットライン
204 は予め充電される。トランジスタＴ1 はオンに切替
えられ、キャパシタＣ1 への結合によって生じたビット
ライン電圧に対する影響が感知され、ビット０を読取
る。キャパシタＣ1 の電圧が書込みサイクル中に引下げ
られた場合、対応した感知増幅器は列Ｙのビットライン
204 の電圧の実質的な降下を検出し、論理０としてビッ
ト０を読取り、またキャパシタＣ1 の電圧が書込みサイ
クル中に引上げられた場合、対応した感知増幅器は列Ｙ
のビットライン204 の電圧降下をほとんど或は全く検出
せず、論理１としてビット０を読取る。ビット１，ビッ
ト２およびビット３は、トランジスタＴ2 ，Ｔ3 および
Ｔ4 を次々にオンに切替え、キャパシタＣ2 、Ｃ3 およ
びＣ4 の列Ｙのビットライン204 に対する連続的な結合
により生じたビットラインＹの電圧変化を感知すること
によって同じ方法で読取られる。
のプロセスが反転される。列Ｙと関連したビットライン
204 は予め充電される。トランジスタＴ1 はオンに切替
えられ、キャパシタＣ1 への結合によって生じたビット
ライン電圧に対する影響が感知され、ビット０を読取
る。キャパシタＣ1 の電圧が書込みサイクル中に引下げ
られた場合、対応した感知増幅器は列Ｙのビットライン
204 の電圧の実質的な降下を検出し、論理０としてビッ
ト０を読取り、またキャパシタＣ1 の電圧が書込みサイ
クル中に引上げられた場合、対応した感知増幅器は列Ｙ
のビットライン204 の電圧降下をほとんど或は全く検出
せず、論理１としてビット０を読取る。ビット１，ビッ
ト２およびビット３は、トランジスタＴ2 ，Ｔ3 および
Ｔ4 を次々にオンに切替え、キャパシタＣ2 、Ｃ3 およ
びＣ4 の列Ｙのビットライン204 に対する連続的な結合
により生じたビットラインＹの電圧変化を感知すること
によって同じ方法で読取られる。
【００３０】図４は、本発明の別の実施例による１対の
隣接した記憶位置201 を示す。図４において、隣接した
記憶位置201 は行Ｘと列Ｙおよび列Ｙ＋１との交差部分
である。この実施例において、各行ライン（ワードライ
ン）203 は、所定の行に沿って各位置の対応したトラン
ジスタ210 のゲートを行デコーダ206 にそれぞれ結合す
るＺ本の行ライン（サブ行ライン）203 を含む。この実
施例は、局部デコーダ212 を除去し、個々のビットのよ
り直接的なアクセスを行う。サブ行ラインによる局部デ
コーダ212 の置換にもかかわらず、図４の実施例の動作
は図３に示された実施例のものと本質的に同じである。
隣接した記憶位置201 を示す。図４において、隣接した
記憶位置201 は行Ｘと列Ｙおよび列Ｙ＋１との交差部分
である。この実施例において、各行ライン（ワードライ
ン）203 は、所定の行に沿って各位置の対応したトラン
ジスタ210 のゲートを行デコーダ206 にそれぞれ結合す
るＺ本の行ライン（サブ行ライン）203 を含む。この実
施例は、局部デコーダ212 を除去し、個々のビットのよ
り直接的なアクセスを行う。サブ行ラインによる局部デ
コーダ212 の置換にもかかわらず、図４の実施例の動作
は図３に示された実施例のものと本質的に同じである。
【００３１】本発明の原理を使用するメモリ200 のよう
なメモリは、全て論理０または全て論理１が記憶されて
いるときに、特に迅速な書込みを行う。この状況は、例
えばシステム100 における表示装置106 のスクリーンの
ブランキング中に発生する。書込み中、選択されたビッ
トライン204 は付勢され、全てのトランジスタ210（す
なわちトランジスタＴ1 乃至Ｔ4 ）が実質的に同時にオ
ンに切替えられる（実施例に応じて関連した論理デコー
ダ212 または行デコーダ206 によって）。ビットライン
204 のキャパシタンスは典型的にキャパシタ211 （すな
わちキャパシタＣ1 乃至Ｃ4 ）より15乃至20倍大きいた
め、書込みは上記の実施例の書込みサイクルと比較して
非常に速い。
なメモリは、全て論理０または全て論理１が記憶されて
いるときに、特に迅速な書込みを行う。この状況は、例
えばシステム100 における表示装置106 のスクリーンの
ブランキング中に発生する。書込み中、選択されたビッ
トライン204 は付勢され、全てのトランジスタ210（す
なわちトランジスタＴ1 乃至Ｔ4 ）が実質的に同時にオ
ンに切替えられる（実施例に応じて関連した論理デコー
ダ212 または行デコーダ206 によって）。ビットライン
204 のキャパシタンスは典型的にキャパシタ211 （すな
わちキャパシタＣ1 乃至Ｃ4 ）より15乃至20倍大きいた
め、書込みは上記の実施例の書込みサイクルと比較して
非常に速い。
【００３２】本発明およびその利点を詳細に説明してき
たが、添付された特許請求の範囲によって限定される本
発明の技術的範囲を逸脱することなく種々の変化、置換
および変更が可能なことを理解すべきである。
たが、添付された特許請求の範囲によって限定される本
発明の技術的範囲を逸脱することなく種々の変化、置換
および変更が可能なことを理解すべきである。
【００３３】図５のａおよびｂは、記憶位置201 の好ま
しい製造過程を示した半導体ワークピースの一部分の斜
視図および上面図をそれぞれ示す。図５のａに示された
実施例において、４個の記憶セル209 の２つの隣接した
記憶位置201 がそれぞれ示されている。もっとも別の実
施例では、１つの位置201 当りのセル209 の個数を変え
てもよい。さらに、示された実施例のトランジスタ210
（Ｔ1 乃至Ｔ4 ）は、ｐ型層502 （図６）の表面に形成
されたｎ型チャンネル装置であるが、本発明の原理はそ
れに制限されるものではなく、別の実施例ではｐ型チャ
ンネルまたはツインウェルＣＭＯＳ技術もまた使用可能
であることを理解すべきである。
しい製造過程を示した半導体ワークピースの一部分の斜
視図および上面図をそれぞれ示す。図５のａに示された
実施例において、４個の記憶セル209 の２つの隣接した
記憶位置201 がそれぞれ示されている。もっとも別の実
施例では、１つの位置201 当りのセル209 の個数を変え
てもよい。さらに、示された実施例のトランジスタ210
（Ｔ1 乃至Ｔ4 ）は、ｐ型層502 （図６）の表面に形成
されたｎ型チャンネル装置であるが、本発明の原理はそ
れに制限されるものではなく、別の実施例ではｐ型チャ
ンネルまたはツインウェルＣＭＯＳ技術もまた使用可能
であることを理解すべきである。
【００３４】図５のｂを参照すると、各トランジスタ21
0 は、ゲート絶縁体305 によって層502 の表面の対応し
たチャンネル領域から絶縁するように間隔を隔てられた
ゲート導体306 と、トランジスタチャンネル領域の両側
に形成された１対のソース、ドレイン領域 308ａおよび
308ｂとを含む。キャパシタ211 は、絶縁体310 によっ
て層302 のキャパシタ領域から絶縁するように間隔を隔
てられた共通の導体311 によって形成される。キャパシ
タ211 は、絶縁体310 によって層302 のキャパシタ領域
から絶縁するように間隔を隔てられた共通の導体311 に
よって形成される。トランジスタＴ1 およびＴ2 のゲー
ト導体306 は、第１のレベルの導電性接続ライン 312ａ
および 312ｂによって関連した局部デコーダ212 または
行デコーダ206 のいずれかにそれぞれ接続される。（図
５のａには、中間レベルの絶縁体が明瞭化のために除去
された状態で１個の記憶位置201 が展開図で示されてい
る。）トランジスタＴ3 およびＴ4 のゲート導体306
は、第２のレベルの導電性接続ライン 315ａおよび 315
ｂよって局部デコーダ212 または行デコーダ206 のいず
れかにそれぞれ結合される。
0 は、ゲート絶縁体305 によって層502 の表面の対応し
たチャンネル領域から絶縁するように間隔を隔てられた
ゲート導体306 と、トランジスタチャンネル領域の両側
に形成された１対のソース、ドレイン領域 308ａおよび
308ｂとを含む。キャパシタ211 は、絶縁体310 によっ
て層302 のキャパシタ領域から絶縁するように間隔を隔
てられた共通の導体311 によって形成される。キャパシ
タ211 は、絶縁体310 によって層302 のキャパシタ領域
から絶縁するように間隔を隔てられた共通の導体311 に
よって形成される。トランジスタＴ1 およびＴ2 のゲー
ト導体306 は、第１のレベルの導電性接続ライン 312ａ
および 312ｂによって関連した局部デコーダ212 または
行デコーダ206 のいずれかにそれぞれ接続される。（図
５のａには、中間レベルの絶縁体が明瞭化のために除去
された状態で１個の記憶位置201 が展開図で示されてい
る。）トランジスタＴ3 およびＴ4 のゲート導体306
は、第２のレベルの導電性接続ライン 315ａおよび 315
ｂよって局部デコーダ212 または行デコーダ206 のいず
れかにそれぞれ結合される。
【００３５】図６および図７は、本発明の原理による選
択された記憶位置201 の製造過程を連続的に示した図５
のｂのライン６−６における一連の高度に拡大された断
面図である。図６および図７に示された記憶セル201 の
製造の一部は、アレイ 202ａおよび 202ｂの製造工程の
一部として製造されており、したがって図６および図７
に示された各ステップは非常に多数の記憶位置201 の同
時製造を表すことを認識すべきである。各記憶位置201
は、説明のために４個の記憶セル209 を含んでいる（す
なわちＺ＝３）と仮定しているが、ここに記載されてい
る製造ステップは１つの位置201 当りの記憶セル209 の
個数が変わる本発明の別の実施例の製造に対して同様に
適応可能である。
択された記憶位置201 の製造過程を連続的に示した図５
のｂのライン６−６における一連の高度に拡大された断
面図である。図６および図７に示された記憶セル201 の
製造の一部は、アレイ 202ａおよび 202ｂの製造工程の
一部として製造されており、したがって図６および図７
に示された各ステップは非常に多数の記憶位置201 の同
時製造を表すことを認識すべきである。各記憶位置201
は、説明のために４個の記憶セル209 を含んでいる（す
なわちＺ＝３）と仮定しているが、ここに記載されてい
る製造ステップは１つの位置201 当りの記憶セル209 の
個数が変わる本発明の別の実施例の製造に対して同様に
適応可能である。
【００３６】最初に図６のａを参照すると、Ｐ＋＋基体
500 が示されており、その表面に隣接して配置されたＰ
−−半導体の層501 を有する。層501 は、例えば通常の
エピタキシ技術を使用して形成されてもよい。Ｐ−“ウ
ェル”または“タンク”502は、例えばホウ素イオンの
注入およびそれに続く加熱活性化によって層501 中に形
成される。タンク（ウェル）502 は、結果的にｎ型チャ
ンネルトランジスタを含む。同様に、ｎ型ウェル（タン
ク）（示されていない）は、システム200 において必要
とされるｐ型チャンネルトランジスタの製造用のウェル
を与えるためにイオン注入／拡散（リンの）によって形
成される（すなわち、ツインウェルＣＭＯＳプロセスが
開始される）。絶縁酸化物領域503 はマスクおよび熱酸
化を行うことによって形成され、トランジスタ210 およ
びキャパシタ209 が形成される活性領域（“モウト; mo
at”）を限定する（これらの活性領域は、示されたｎ型
活性領域およびｐ型活性領域の両方を含む）。別の実施
例において、活性領域は溝(trench)絶縁またはチャンネ
ルストップ（イオン注入）等の多数の他の絶縁技術の任
意のものを使用して限定されてもよいことを留意すべき
である。基体500 は、接地またはＶss（０ボルト）に接
続されることが好ましい。
500 が示されており、その表面に隣接して配置されたＰ
−−半導体の層501 を有する。層501 は、例えば通常の
エピタキシ技術を使用して形成されてもよい。Ｐ−“ウ
ェル”または“タンク”502は、例えばホウ素イオンの
注入およびそれに続く加熱活性化によって層501 中に形
成される。タンク（ウェル）502 は、結果的にｎ型チャ
ンネルトランジスタを含む。同様に、ｎ型ウェル（タン
ク）（示されていない）は、システム200 において必要
とされるｐ型チャンネルトランジスタの製造用のウェル
を与えるためにイオン注入／拡散（リンの）によって形
成される（すなわち、ツインウェルＣＭＯＳプロセスが
開始される）。絶縁酸化物領域503 はマスクおよび熱酸
化を行うことによって形成され、トランジスタ210 およ
びキャパシタ209 が形成される活性領域（“モウト; mo
at”）を限定する（これらの活性領域は、示されたｎ型
活性領域およびｐ型活性領域の両方を含む）。別の実施
例において、活性領域は溝(trench)絶縁またはチャンネ
ルストップ（イオン注入）等の多数の他の絶縁技術の任
意のものを使用して限定されてもよいことを留意すべき
である。基体500 は、接地またはＶss（０ボルト）に接
続されることが好ましい。
【００３７】図６のｂにおいて、各トランジスタ210 の
ゲート酸化物層305 および導電性ゲート306 が形成され
る。これらのゲート酸化物層305 ／導電性ゲート306 構
造は、例えば酸化物および多結晶シリコン（“ポリシリ
コン”）の層を基体の表面に付着し、化学的（ＣＶＤ）
またはポリシリコンを導電性にするようにイオン注入に
よってポリシリコンをドープし、その後積層エッチング
を実行することによって形成される。別の実施例におい
て、ゲート306 と所定のソース／ドレインドープ領域30
8 との間に埋設されたコンタクトが所望された場合、以
下に説明されるトランジスタのソース／ドレイン領域30
8 の形成後に、ゲート酸化物領域306 が形成されてもよ
い。さらに、別の実施例において、ゲート306 はシリサ
イド多結晶シリコン（“ポリサイド”）から形成されて
もよい。例えば、ポリシリコンゲート導体はタングステ
ン、モリブデン、タンタルまたはチタンをシリサイド化
してもよい。
ゲート酸化物層305 および導電性ゲート306 が形成され
る。これらのゲート酸化物層305 ／導電性ゲート306 構
造は、例えば酸化物および多結晶シリコン（“ポリシリ
コン”）の層を基体の表面に付着し、化学的（ＣＶＤ）
またはポリシリコンを導電性にするようにイオン注入に
よってポリシリコンをドープし、その後積層エッチング
を実行することによって形成される。別の実施例におい
て、ゲート306 と所定のソース／ドレインドープ領域30
8 との間に埋設されたコンタクトが所望された場合、以
下に説明されるトランジスタのソース／ドレイン領域30
8 の形成後に、ゲート酸化物領域306 が形成されてもよ
い。さらに、別の実施例において、ゲート306 はシリサ
イド多結晶シリコン（“ポリサイド”）から形成されて
もよい。例えば、ポリシリコンゲート導体はタングステ
ン、モリブデン、タンタルまたはチタンをシリサイド化
してもよい。
【００３８】図６のｃは、各トランジスタ210 に対する
軽くドープされた（Ｎ−）領域307および多量にドープ
された（Ｎ＋）ソース／ドレイン領域 308ａおよび 308
ｂの形成に続く装置の選択された部分を示す。この段階
において、軽くドープされたｐ−および多量にドープさ
れたｐ＋ソース／ドレインイオン注入が任意のｐ型チャ
ンネルトランジスタまたはキャパシタに対して同様にし
て行われることを理解すべきである。所定のアレイ202
において、第１のトランジスタ（Ｔ1 ）210 に対して示
されたソース／ドレイン領域 308ａは基体の表面に設け
られており、セルの対応した列に沿った全ての位置201
の残りの第１のトランジスタ（Ｔ1 ）210 によって共有
され、その列に対する関連した列ライン導体204 を形成
する。軽くドープされた領域307 は、例えばマスキング
を行わずにワークピース全体にわたってヒ素を注入する
（ｎ型チャンネル装置に対して）ことによって形成され
てもよい。その後、ソース／ドレイン領域 308は、マス
キングおよびさらに多量のヒ素のイオン注入を行うこと
によって形成されることができる。別の実施例におい
て、ソース／ドレイン領域 308ｂは、“重畳した”活性
領域（例えば、重畳した二重作用(doubleplay)伝送装
置）の間で省略されてもよいことを認識すべきである。
好ましい実施例において、ソース／ドレイン領域 308ｂ
は、以下に説明する読取り／書込み動作中のセル間の電
荷伝送速度を高めるために形成される。また、別の実施
例では、軽くドープされた領域は形成されず、ソース／
ドレイン領域308 だけがマスキングおよび注入を行い、
その後隣接したゲート酸化物305 ／ゲート導体306 の積
層のエッジの下方にドーパントを加熱して拡散すること
によって形成される。キャパシタ211 は、基体の領域50
9 に形成される（図７のａ）ことを認識すべきである。
キャパシタ導体311 がＶss（０ボルト）に接続された場
合、この時点でヒ素の付加的な注入（ｎ型チャンネル記
憶アレイ用の自然反転層を形成するために）が領域509
に対して行なわれてもよい。
軽くドープされた（Ｎ−）領域307および多量にドープ
された（Ｎ＋）ソース／ドレイン領域 308ａおよび 308
ｂの形成に続く装置の選択された部分を示す。この段階
において、軽くドープされたｐ−および多量にドープさ
れたｐ＋ソース／ドレインイオン注入が任意のｐ型チャ
ンネルトランジスタまたはキャパシタに対して同様にし
て行われることを理解すべきである。所定のアレイ202
において、第１のトランジスタ（Ｔ1 ）210 に対して示
されたソース／ドレイン領域 308ａは基体の表面に設け
られており、セルの対応した列に沿った全ての位置201
の残りの第１のトランジスタ（Ｔ1 ）210 によって共有
され、その列に対する関連した列ライン導体204 を形成
する。軽くドープされた領域307 は、例えばマスキング
を行わずにワークピース全体にわたってヒ素を注入する
（ｎ型チャンネル装置に対して）ことによって形成され
てもよい。その後、ソース／ドレイン領域 308は、マス
キングおよびさらに多量のヒ素のイオン注入を行うこと
によって形成されることができる。別の実施例におい
て、ソース／ドレイン領域 308ｂは、“重畳した”活性
領域（例えば、重畳した二重作用(doubleplay)伝送装
置）の間で省略されてもよいことを認識すべきである。
好ましい実施例において、ソース／ドレイン領域 308ｂ
は、以下に説明する読取り／書込み動作中のセル間の電
荷伝送速度を高めるために形成される。また、別の実施
例では、軽くドープされた領域は形成されず、ソース／
ドレイン領域308 だけがマスキングおよび注入を行い、
その後隣接したゲート酸化物305 ／ゲート導体306 の積
層のエッジの下方にドーパントを加熱して拡散すること
によって形成される。キャパシタ211 は、基体の領域50
9 に形成される（図７のａ）ことを認識すべきである。
キャパシタ導体311 がＶss（０ボルト）に接続された場
合、この時点でヒ素の付加的な注入（ｎ型チャンネル記
憶アレイ用の自然反転層を形成するために）が領域509
に対して行なわれてもよい。
【００３９】図７のａにおいて、キャパシタ211 は、キ
ャパシタ誘電体として作用する酸化物の層310 および多
結晶シリコンの層311 を基体の表面に付着することによ
り形成される。多結晶シリコンの層311 は、化学的にま
たはイオン注入のいずれかによってドープされ、導電性
にされる。ポリシリコン層311 はまたシリサイド化され
る。酸化物層310 およびポリシリコン層311 はパターン
化され、エッチングされ、対応したアレイ 202ａまたは
202ｂの各キャパシタ211 に共通のキャパシタ電極板／
誘電体層を限定する（図５）。ポリシリコン層（キャパ
シタ電極板）311 は、Ｖcc（＋５ボルト）またはＶss
（０ボルト）に結合される（接続は示されていない）。
ャパシタ誘電体として作用する酸化物の層310 および多
結晶シリコンの層311 を基体の表面に付着することによ
り形成される。多結晶シリコンの層311 は、化学的にま
たはイオン注入のいずれかによってドープされ、導電性
にされる。ポリシリコン層311 はまたシリサイド化され
る。酸化物層310 およびポリシリコン層311 はパターン
化され、エッチングされ、対応したアレイ 202ａまたは
202ｂの各キャパシタ211 に共通のキャパシタ電極板／
誘電体層を限定する（図５）。ポリシリコン層（キャパ
シタ電極板）311 は、Ｖcc（＋５ボルト）またはＶss
（０ボルト）に結合される（接続は示されていない）。
【００４０】図７のｂにおいて、第１のレベルの接続ラ
イン 312ａおよび 312ｂは、各記憶位置201 のトランジ
スタＴ1 およびＴ2 のゲート導体306 への接続を行うよ
うに形成されている。図７のｂの断面図（図５のｂのラ
イン６−６における）には、選択された記憶位置201 の
トランジスタＴ2 のゲート導体306 に接続された第１の
レベルの接続ライン 312ｂだけが認められる。第１のレ
ベルの接続ライン 312ａおよび 312ｂは共に図５のａお
よびｂに示されている。第１のレベルの接続ライン 312
は、基体の表面に絶縁体の層513 を付着し、層513 をパ
ターン化およびエッチングしてコンタクトを限定し、そ
れからトランジスタＴ1 およびＴ2 の各ゲート導体306
の一部分を露光し、コンタクトを通ってゲート導体306
の露光された部分に延在する基体の表面にわたる導体層
を形成し、導体層をパターン化およびエッチングして接
続ライン312 を限定することによって製造される。導体
は金属（金属のいくつかを例示すれば、アルミニウム／
シリコン、チタニウム／タングステン、またはアルミニ
ウム／銅等が挙げられる）またはシリサイド化されたポ
リシリコン（ポリサイド）であってもよい。絶縁層313
は、例えば付着された酸化物であってもよい。好ましい
実施例において、接続ライン 312ａは対応したアレイ20
2 における対応した行の各トランジスタＴ1 を行デコー
ダ206 と接続する行ライン203 として基体の表面に沿っ
て設けられている。接続ライン 312ｂは対応した記憶位
置201 に専用の局部デコーダ212 まで設けられるか、或
は対応した行に沿って各トランジスタＴ2 のゲートを行
デコーダ206 と接続する“サブ行ライン”として基体を
横切って設けられてもよい。
イン 312ａおよび 312ｂは、各記憶位置201 のトランジ
スタＴ1 およびＴ2 のゲート導体306 への接続を行うよ
うに形成されている。図７のｂの断面図（図５のｂのラ
イン６−６における）には、選択された記憶位置201 の
トランジスタＴ2 のゲート導体306 に接続された第１の
レベルの接続ライン 312ｂだけが認められる。第１のレ
ベルの接続ライン 312ａおよび 312ｂは共に図５のａお
よびｂに示されている。第１のレベルの接続ライン 312
は、基体の表面に絶縁体の層513 を付着し、層513 をパ
ターン化およびエッチングしてコンタクトを限定し、そ
れからトランジスタＴ1 およびＴ2 の各ゲート導体306
の一部分を露光し、コンタクトを通ってゲート導体306
の露光された部分に延在する基体の表面にわたる導体層
を形成し、導体層をパターン化およびエッチングして接
続ライン312 を限定することによって製造される。導体
は金属（金属のいくつかを例示すれば、アルミニウム／
シリコン、チタニウム／タングステン、またはアルミニ
ウム／銅等が挙げられる）またはシリサイド化されたポ
リシリコン（ポリサイド）であってもよい。絶縁層313
は、例えば付着された酸化物であってもよい。好ましい
実施例において、接続ライン 312ａは対応したアレイ20
2 における対応した行の各トランジスタＴ1 を行デコー
ダ206 と接続する行ライン203 として基体の表面に沿っ
て設けられている。接続ライン 312ｂは対応した記憶位
置201 に専用の局部デコーダ212 まで設けられるか、或
は対応した行に沿って各トランジスタＴ2 のゲートを行
デコーダ206 と接続する“サブ行ライン”として基体を
横切って設けられてもよい。
【００４１】図７のｃは、各記憶位置201 のトランジス
タＴ3 およびＴ4 のゲート導体306に接続する第２のレ
ベルの接続ライン315 の形成に続く基体を示す。図５の
ｂのライン６−６に沿った断面図である図７のｂには、
選択された記憶位置201 のトランジスタＴ4 のゲート30
6 に接続された第２のレベルの接続ライン 315ｂだけが
認められる。図５のａおよびｂには、第２のレベルの接
続ライン 315ａおよび315ｂの両者が示されている。第
２のレベルの接続ライン 315は、基体の表面に絶縁体の
層514 を付着し、層514 をパターン化してエッチングし
て、トランジスタＴ3 およびＴ4 のゲート306 のコンタ
クト露出部分を限定し、それからコンタクトを通ってゲ
ート導体306 の露出部分に延在する基体の表面に導体の
層を形成し、導体をパターン化してエッチングし、接続
ライン315 を限定することによって製造されてもよい。
第１のレベルの接続ライン312 のように、導体は金属ま
たはシリサイド化されたポリシリコンであってもよく、
絶縁体は付着された酸化物であってもよい。上記のよう
に、接続ライン315 は対応した記憶位置201 に対応する
局部デコーダ212 に接続するか、或は所定のアレイ202
の対応した行に沿った各記憶位置201 の各トランジスタ
Ｔ3 およびＴ4 のゲートをデコード回路206と接続する
ように基体の表面に沿って配置された“サブ行ライン”
であってもよい。
タＴ3 およびＴ4 のゲート導体306に接続する第２のレ
ベルの接続ライン315 の形成に続く基体を示す。図５の
ｂのライン６−６に沿った断面図である図７のｂには、
選択された記憶位置201 のトランジスタＴ4 のゲート30
6 に接続された第２のレベルの接続ライン 315ｂだけが
認められる。図５のａおよびｂには、第２のレベルの接
続ライン 315ａおよび315ｂの両者が示されている。第
２のレベルの接続ライン 315は、基体の表面に絶縁体の
層514 を付着し、層514 をパターン化してエッチングし
て、トランジスタＴ3 およびＴ4 のゲート306 のコンタ
クト露出部分を限定し、それからコンタクトを通ってゲ
ート導体306 の露出部分に延在する基体の表面に導体の
層を形成し、導体をパターン化してエッチングし、接続
ライン315 を限定することによって製造されてもよい。
第１のレベルの接続ライン312 のように、導体は金属ま
たはシリサイド化されたポリシリコンであってもよく、
絶縁体は付着された酸化物であってもよい。上記のよう
に、接続ライン315 は対応した記憶位置201 に対応する
局部デコーダ212 に接続するか、或は所定のアレイ202
の対応した行に沿った各記憶位置201 の各トランジスタ
Ｔ3 およびＴ4 のゲートをデコード回路206と接続する
ように基体の表面に沿って配置された“サブ行ライン”
であってもよい。
【００４２】図５乃至７のｎチャンネルの実施例を再び
参照することによって、トランジスタ210 およびキャパ
シタ211 の動作が最も良好に説明される。キャパシタ電
極板311 がＶcc（＋５ボルト）に接続される実施例にお
いて、タンク302 の下方のキャパシタ領域509 の表面の
近くに反転層（電子が存在する）が設けられる（キャパ
シタ電極板311 上の正の電圧はまたその表面の反転層の
下方の領域509 中に空乏層を生成する）。キャパシタ電
極板311 がＶss（０ボルト）に接続される実施例では、
領域509 におけるｎ型不純物の注入が“反転層”を生成
する。論理１が所定のセルに書込まれた場合、対応した
キャパシタ領域509 の表面に反転層を生じさせる電子は
除去され、論理０が書込まれた場合には、反転層は本質
的に同じ状態である。説明のために、論理１が選択され
た記憶位置201 の第２のキャパシタ211 （Ｃ2 ）に書込
まれると仮定する。正の電圧は、選択された位置201 の
トランジスタＴ1 のソース／ドレインが 308ａが一部分
を形成する対応したビットライン204 に供給される。正
の電圧はまたトランジスタＴ1 のゲート導体306 に供給
され、隣接したキャパシタＣ1 のキャパシタ領域509 の
反転層の中の電子は活性化されたビットラインの方向に
移動され、それによってキャパシタＣ1 から除去され
る。正の電圧はトランジスタＴ1 のゲート306 から取除
かれ、トランジスタＴ2 のゲート306 に供給され、それ
によってキャパシタＣ1 の領域509 をキャパシタＣ2 の
領域509 に結合する。次に、キャパシタＣ2 の領域509
の表面の電子が除去され（基体中に移動され）、そこに
論理１を記憶する。同様にして、適切な極性の電荷（電
子の存在または不在）が、必要なときにキャパシタＣ1
およびＣ2 からキャパシタＣ3 およびＣ4 に転送される
ことができる。ｐ型チャンネルアレイは、負の（極性）
電圧およびキャリアとして“ホール”を有する（すなわ
ち、ホールの存在または不在）ことを理解すべきであ
る。
参照することによって、トランジスタ210 およびキャパ
シタ211 の動作が最も良好に説明される。キャパシタ電
極板311 がＶcc（＋５ボルト）に接続される実施例にお
いて、タンク302 の下方のキャパシタ領域509 の表面の
近くに反転層（電子が存在する）が設けられる（キャパ
シタ電極板311 上の正の電圧はまたその表面の反転層の
下方の領域509 中に空乏層を生成する）。キャパシタ電
極板311 がＶss（０ボルト）に接続される実施例では、
領域509 におけるｎ型不純物の注入が“反転層”を生成
する。論理１が所定のセルに書込まれた場合、対応した
キャパシタ領域509 の表面に反転層を生じさせる電子は
除去され、論理０が書込まれた場合には、反転層は本質
的に同じ状態である。説明のために、論理１が選択され
た記憶位置201 の第２のキャパシタ211 （Ｃ2 ）に書込
まれると仮定する。正の電圧は、選択された位置201 の
トランジスタＴ1 のソース／ドレインが 308ａが一部分
を形成する対応したビットライン204 に供給される。正
の電圧はまたトランジスタＴ1 のゲート導体306 に供給
され、隣接したキャパシタＣ1 のキャパシタ領域509 の
反転層の中の電子は活性化されたビットラインの方向に
移動され、それによってキャパシタＣ1 から除去され
る。正の電圧はトランジスタＴ1 のゲート306 から取除
かれ、トランジスタＴ2 のゲート306 に供給され、それ
によってキャパシタＣ1 の領域509 をキャパシタＣ2 の
領域509 に結合する。次に、キャパシタＣ2 の領域509
の表面の電子が除去され（基体中に移動され）、そこに
論理１を記憶する。同様にして、適切な極性の電荷（電
子の存在または不在）が、必要なときにキャパシタＣ1
およびＣ2 からキャパシタＣ3 およびＣ4 に転送される
ことができる。ｐ型チャンネルアレイは、負の（極性）
電圧およびキャリアとして“ホール”を有する（すなわ
ち、ホールの存在または不在）ことを理解すべきであ
る。
【００４３】類似した過程は、論理０が対応したビット
ライン204 から所定のキャパシタＣ2 に書込まれている
ときに使用される。ゼロ電圧は、選択された記憶位置20
1 のトランジスタＴ1 のソース／ドレイン 308ａが一部
分を形成する対応したビットライン204 に供給される。
正の電圧は、トランジスタＴ1 のゲート導体306 に供給
され、ビットライン204 （ソース／ドレイン 308ａ）か
らキャパシタＣ1 の領域509 への導電路を生成する。キ
ャパシタ領域509 における電荷は、適切に変調される。
正の電圧は、トランジスタＴ1 のゲート306 から除去さ
れ、トランジスタＴ2 のゲート306 に供給され、導電路
がキャパシタＣ2 の領域509 まで生成される。その結
果、キャパシタＣ2 中の電荷が適切に変調される。同様
にして、論理０がキャパシタ3 および4 に“書込まれ
る”。
ライン204 から所定のキャパシタＣ2 に書込まれている
ときに使用される。ゼロ電圧は、選択された記憶位置20
1 のトランジスタＴ1 のソース／ドレイン 308ａが一部
分を形成する対応したビットライン204 に供給される。
正の電圧は、トランジスタＴ1 のゲート導体306 に供給
され、ビットライン204 （ソース／ドレイン 308ａ）か
らキャパシタＣ1 の領域509 への導電路を生成する。キ
ャパシタ領域509 における電荷は、適切に変調される。
正の電圧は、トランジスタＴ1 のゲート306 から除去さ
れ、トランジスタＴ2 のゲート306 に供給され、導電路
がキャパシタＣ2 の領域509 まで生成される。その結
果、キャパシタＣ2 中の電荷が適切に変調される。同様
にして、論理０がキャパシタ3 および4 に“書込まれ
る”。
【００４４】上記のプロセスは、読取りサイクルの場合
には逆にされる。これは、トランジスタＴ1 で始まり、
トランジスタＴ4 で終了するようにトランジスタ201 を
順次オンに切替えるか、或はキャパシタ領域509 間にお
いて関連したビットライン204 の方向に電荷をシフトす
ることによって行われてもよい。
には逆にされる。これは、トランジスタＴ1 で始まり、
トランジスタＴ4 で終了するようにトランジスタ201 を
順次オンに切替えるか、或はキャパシタ領域509 間にお
いて関連したビットライン204 の方向に電荷をシフトす
ることによって行われてもよい。
【００４５】図６は、選択された記憶位置201 の別のレ
イアウトの上面図である。図８の実施例では、活性半導
体領域（モウト）が600 で示された枠内に全体的に示さ
れている。モウト600 は絶縁構造によって限定され、そ
の一部分が601 で示されている。絶縁構造601 は、例え
ばフィールド酸化物領域、溝または適切な極性の注入物
質であってもよい。各トランジスタ210 （Ｔ1 乃至
Ｔ4 ）は、１対のドープされたソース／ドレイン領域 6
02ａおよび 602ｂを含み、トランジスタＴ1 のソース／
ドレイン領域 602ａが位置201 の対応した列のビットラ
イン導体204 の一部分を形成する。各トランジスタはま
た対応したソース／ドレイン領域 602ａおよび 602ｂと
の間のチャンネル領域から絶縁するように間隔を隔てら
れて配置されたゲート導体603 を含む。キャパシタ導体
604 は、選択された記憶位置201 に対して局部的なモウ
ト600 内の活性領域に実質的に隣接して配置され、次の
隣接した位置201 まで列に沿って延在する。トランジス
タＴ1 およびＴ4 は、第１のレベルの接続ライン 604ａ
および 604ｂによって関連した局部デコーダ212 または
行デコーダ206 のいずれかにそれぞれ結合される。トラ
ンジスタＴ2 およびＴ3は、第２のレベルの接続ライン
606ａおよび 606ｂによって関連した局部デコーダ212
または行デコーダ206 のいずれかにそれぞれ結合され
る。
イアウトの上面図である。図８の実施例では、活性半導
体領域（モウト）が600 で示された枠内に全体的に示さ
れている。モウト600 は絶縁構造によって限定され、そ
の一部分が601 で示されている。絶縁構造601 は、例え
ばフィールド酸化物領域、溝または適切な極性の注入物
質であってもよい。各トランジスタ210 （Ｔ1 乃至
Ｔ4 ）は、１対のドープされたソース／ドレイン領域 6
02ａおよび 602ｂを含み、トランジスタＴ1 のソース／
ドレイン領域 602ａが位置201 の対応した列のビットラ
イン導体204 の一部分を形成する。各トランジスタはま
た対応したソース／ドレイン領域 602ａおよび 602ｂと
の間のチャンネル領域から絶縁するように間隔を隔てら
れて配置されたゲート導体603 を含む。キャパシタ導体
604 は、選択された記憶位置201 に対して局部的なモウ
ト600 内の活性領域に実質的に隣接して配置され、次の
隣接した位置201 まで列に沿って延在する。トランジス
タＴ1 およびＴ4 は、第１のレベルの接続ライン 604ａ
および 604ｂによって関連した局部デコーダ212 または
行デコーダ206 のいずれかにそれぞれ結合される。トラ
ンジスタＴ2 およびＴ3は、第２のレベルの接続ライン
606ａおよび 606ｂによって関連した局部デコーダ212
または行デコーダ206 のいずれかにそれぞれ結合され
る。
【図１】処理システムの機能ブロック図。
【図２】本発明の原理を実施する図１に示されたフレー
ムバッファの構成に適切な読取り／書込みメモリ装置の
機能ブロック図。
ムバッファの構成に適切な読取り／書込みメモリ装置の
機能ブロック図。
【図３】本発明の第１の実施例による行Ｘと列Ｙの交差
部分に配置された図２に示されたアレイの記憶位置の選
択されたものの概略回路図。
部分に配置された図２に示されたアレイの記憶位置の選
択されたものの概略回路図。
【図４】本発明の第２の実施例による行Ｘと列Ｙの交差
部分および行Ｘと列Ｙ＋１の交差部分に配置された図２
に示されたアレイの隣接する１対の記憶位置の選択され
たものの概略回路図。
部分および行Ｘと列Ｙ＋１の交差部分に配置された図２
に示されたアレイの隣接する１対の記憶位置の選択され
たものの概略回路図。
【図５】記憶位置の製造過程における半導体基体の一部
分の斜視図および上面図
分の斜視図および上面図
【図６】本発明の１実施例における選択された記憶位置
の製造過程における断面図。
の製造過程における断面図。
【図７】本発明の１実施例における選択された記憶位置
の製造過程における断面図。
の製造過程における断面図。
【図８】本発明の１実施例における選択された記憶位置
のレイアウトの平面図。
のレイアウトの平面図。
Claims (60)
- 【請求項１】 電流路およびその電流路を通る電流を制
御する制御入力をそれぞれ有し、それらの電流路がデー
タソースと直列に結合され、各制御入力が別々の制御信
号ソースに結合されている複数のトランジスタと、 予め選択された電圧と前記トランジスタの対応したもの
の前記電流路との間にそれぞれ結合されている複数のキ
ャパシタとをそれぞれ含む複数の記憶位置を備えている
ことを特徴とするメモリ。 - 【請求項２】 前記トランジスタは電界効果トランジス
タを含んでいる請求項１記載のメモリ。 - 【請求項３】 前記キャパシタは、反転層キャパシタを
含んでいる請求項１記載のメモリ。 - 【請求項４】 １以上の前記制御信号ソースは行ライン
を含んでいる請求項１記載のメモリ。 - 【請求項５】 １以上の前記制御信号ソースは、対応し
た前記記憶位置と関連したデコーダ回路を含んでいる請
求項１記載のメモリ。 - 【請求項６】 前記データソースは列ラインを含んでい
る請求項１記載のメモリ。 - 【請求項７】 行および列のアレイに配置された複数の
多ビット記憶位置と、 前記記憶位置の各列と関連している列ラインと、 前記記憶位置の各行と関連している１以上の行ラインと
を含み、 前記各多ビット記憶位置は、 対応した前記列ラインに結合されたソース／ドレイン路
と、対応した前記行ラインに結合されたゲートとを有す
る第１の電界効果トランジスタと、 前記第１のトランジスタの前記ソース／ドレイン路と直
列に結合されたソース／ドレイン路と、制御信号ソース
に結合されたゲートとを有する１以上の別の電界効果ト
ランジスタと、 前記トランジスタの対応したものの前記ソース／ドレイ
ン路にそれぞれ結合された複数のデータ記憶キャパシタ
とを含んでいることを特徴とするメモリ。 - 【請求項８】 前記各行は複数の行ラインと関連し、前
記制御信号ソースは前記複数の行ラインの対応したもの
を含んでいる請求項１記載のメモリ。 - 【請求項９】 前記制御信号ソースは局部デコーダを含
んでいる請求項１記載のメモリ。 - 【請求項１０】 前記局部デコーダは前記多ビット記憶
位置のそれぞれと関連している請求項９記載のメモリ。 - 【請求項１１】 前記各列は、感知増幅器および列デコ
ーダ回路に結合され、前記各行は行デコーダ回路に結合
されている請求項１記載のメモリ。 - 【請求項１２】 前記各キャパシタは前記対応したトラ
ンジスタの前記ソース／ドレイン路に結合された第１の
電極板と、正の電圧に結合された第２の電極板とを含ん
でいる請求項７記載のメモリ。 - 【請求項１３】 前記各キャパシタは前記対応したトラ
ンジスタの前記ソース／ドレイン路に結合された第１の
電極板と、ゼロボルトに結合された第２の電極板とを含
んでいる請求項７記載のメモリ。 - 【請求項１４】 前記各電界効果トランジスタの前記ソ
ース／ドレイン路を通る電流は、前記トランジスタの前
記ゲートに対する正の電圧の供給によってエネーブルさ
れる請求項７記載のメモリ。 - 【請求項１５】 前記キャパシタは反転層並列電極板キ
ャパシタを含んでいる請求項７記載のメモリ。 - 【請求項１６】 Ｘ個の行と前記行に直角に配置された
Ｙ個の列に配列されている多ビットデータ記憶位置のア
レイと、 前記記憶位置の列とそれぞれ関連している複数のビット
ラインと、 １以上のものが前記各行と関連している複数のワードラ
インと、 前記各ビットラインに結合された列デコーダ回路と、 前記各ビットラインに結合された感知増幅回路と、 前記各ワードラインに結合された行デコーダ回路とを具
備し、 前記各多ビット記憶位置は、 ソース／ドレイン路およびゲートをそれぞれ有するＺ個
のトランジスタであって、それらトランジスタのソース
／ドレイン路が対応した前記列の前記ビットラインと直
列に結合され、それらトランジスタの第１のものの前記
ゲートが対応した前記行と関連した前記ワードラインに
結合され、前記トランジスタの別のものの前記ゲートが
別の制御信号を受取るＺ個のトランジスタと、 予め選択された電圧および前記トランジスタの対応した
ものの前記ソース／ドレイン路にそれぞれ結合されてい
るＺ個のキャパシタとを含んでいることを特徴とするメ
モリシステム。 - 【請求項１７】 さらに、前記トランジスタの前記ゲー
トに前記制御信号を供給する複数の局部デコーダを具備
している請求項１６記載のシステム。 - 【請求項１８】 前記各記憶位置は、別の局部デコーダ
と関連している請求項１７記載のシステム。 - 【請求項１９】 前記各行は複数のワードラインと関連
し、選択された前記行と関連した前記ワードラインが前
記トランジスタに前記別の制御信号を供給している請求
項１６記載のシステム。 - 【請求項２０】 前記アレイは複数のサブアレイに分割
されている請求項１６記載のシステム。 - 【請求項２１】 複数のワードラインと、 複数のビットラインと、 各位置が複数の制御信号に応答して関連した前記ビット
ラインに与えられたデータを記憶する複数のセルを含
み、前記各位置の前記記憶セルの少なくとも第１のもの
が関連した前記ワードラインから前記制御信号を受取る
多ビット記憶位置の行および列のアレイとを具備してい
ることを特徴とするメモリ。 - 【請求項２２】 前記記憶セルは、 電流路および前記電流路を通る電流を制御する制御入力
をそれぞれ有し、前記電流路がデータソースと直列に結
合され、前記各制御入力が別の制御信号ソースに結合さ
れている複数のトランジスタと、 予め選択された電圧に結合された第１の電極板と、前記
トランジスタの対応したものの前記電流路に結合された
第２の電極板とをそれぞれ有している複数のキャパシタ
とを具備している請求項２１記載のセル。 - 【請求項２３】 直列に結合された電流路を有し、さら
に制御入力をそれぞれ含む複数のトランジスタと、予め
選択された電圧およびトランジスタの対応したものの電
流路にそれぞれ結合された複数のキャパシタとを含んで
いる多セルデータ記憶位置の第１および第２のセルへの
データの書込み方法において、 トランジスタの第１のものの電流路にデータの第１のビ
ットの電圧を与え、 第１のトランジスタの制御入力に電圧を供給して、キャ
パシタの第１のものに第１のビットの電圧を伝送し、 第２のトランジスタの制御入力に電圧を供給し、第２の
トランジスタの電流路がキャパシタの第２のものと第１
のキャパシタを結合し、第１のキャパシタから第２のキ
ャパシタに第１のビットの電圧を伝送し、 第２のトランジスタの制御入力に供給された電圧を取除
き、 第１のキャパシタに伝送するために第１のトランジスタ
の電流路にデータの第２のビットの電圧を与えるステッ
プを含んでいることを特徴とする多セルデータ記憶位置
の第１および第２のセルへのデータの書込み方法。 - 【請求項２４】 さらに、 第２のトランジスタの制御入力に電圧を供給する前記ス
テップの前に第１のトランジスタの制御入力に供給され
た電圧を取除き、 第２のトランジスタの制御入力に供給された電圧を取除
く前記ステップの後に第１のトランジスタの制御入力に
制御電圧を供給するステップを含んでいる請求項２３記
載の方法。 - 【請求項２５】 共に直列に結合された電流路を有し、
さらに制御信号入力をそれぞれ含む複数のトランジスタ
と、予め選択された電圧およびトランジスタの対応した
ものの電流路にそれぞれ結合された複数のキャパシタと
を含み、第１のビットを表す電圧がキャパシタの第１の
ものに記憶され、第２のビットを表す電圧がキャパシタ
の第２のものに記憶される多セルデータ記憶位置の第１
および第２のセルからのデータの読取り方法において、 第１のキャパシタから第１のトランジスタの電流路を通
って第１のビットの電圧を伝送するために第１のトラン
ジスタの制御入力に電圧を供給し、 第１のトランジスタの電流路に結合されたビットライン
の電圧変化を感知し、 第２のキャパシタから第２のトランジスタの電流路を通
って第２のビットの電圧を伝送するために第２のトラン
ジスタの制御入力に電圧を供給し、 ビットラインの電圧変化を感知するステップを含んでい
ることを特徴とする多セルデータ記憶位置の第１および
第２のセルからのデータの読取り方法。 - 【請求項２６】 さらに、 第２のトランジスタの制御入力に電圧を供給する前記ス
テップの前に、第１のビットの電圧が第２のキャパシタ
から第１のキャパシタに伝送されるように第１のトラン
ジスタの制御入力に供給される電圧を取除き、 第２のトランジスタの制御入力に電圧を供給する前記ス
テップの後に、第２のビットの電圧が第１のキャパシタ
に伝送された後、このような入力に供給された電圧を取
除き、 第１のキャパシタから第１のトランジスタの電流路を通
って第２のビットの電圧を伝送するために第１のトラン
ジスタの制御入力に電圧を供給するステップを含んでい
る請求項２５記載の方法。 - 【請求項２７】 第１の導電型の半導体の層の表面に形
成された多ビットデータ記憶位置において、 前記層の中に形成された第２の導電型のソース／ドレイ
ン領域と、前記ソース／ドレイン領域の横方向に隣接し
た前記層の第１のチャンネル領域と隣接して絶縁されて
配置されたゲートとを有する第１のトランジスタと、 前記層の第２のチャンネル領域と隣接して絶縁されて配
置されたゲートを有する第２のトランジスタと、 前記層の第１のキャパシタ領域と隣接して絶縁されて配
置されたキャパシタ導体を含み、前記第１のキャパシタ
領域が前記第１のチャンネル領域に対して横方向に配置
されている第１のキャパシタと、 前記層の第２のキャパシタ領域と隣接して絶縁されて配
置されたキャパシタ導体を含み、前記第２のキャパシタ
領域が前記第２のチャンネル領域に対して横方向に配置
されている第２のキャパシタとを具備していることを特
徴とする多ビットデータ記憶位置。 - 【請求項２８】 前記第２のトランジスタは、前記第１
のキャパシタ領域と前記第２のチャンネル領域との間に
おいて前記層の中に形成された前記第２の導電型のソー
ス／ドレイン領域を含んでいる請求項２７記載の記憶位
置。 - 【請求項２９】 さらに、前記第１のトランジスタは前
記第１のチャンネル領域と前記第１のキャパシタ領域と
の間において前記層中に形成された前記第２の導電型の
第２のソース／ドレイン領域を含んでいる請求項２７記
載の記憶位置。 - 【請求項３０】 さらに、前記第２のトランジスタは前
記第２のチャンネル領域と前記第２のキャパシタ領域と
の間において前記層中に形成された前記第２の導電型の
第２のソース／ドレイン領域を含んでいる請求項２７記
載の記憶位置。 - 【請求項３１】 前記キャパシタ導体は正の電圧に結合
されている請求項２７記載の記憶位置。 - 【請求項３２】 前記キャパシタ導体はゼロボルトに結
合されている請求項２７記載の記憶位置。 - 【請求項３３】 前記第１および第２のキャパシタ領域
は、前記第２の導電型であるようにドープされている請
求項２７記載の記憶位置。 - 【請求項３４】 前記第１のキャパシタ導体の一部分
は、前記第１のトランジスタの前記第２のソース／ドレ
イン領域の少なくとも一部分と絶縁されて重畳している
請求項２９記載の記憶位置。 - 【請求項３５】 前記第２のキャパシタ導体の一部分
は、前記第２のトランジスタの前記第２のソース／ドレ
イン領域の少なくとも一部分と絶縁されて重畳している
請求項３０記載の記憶位置。 - 【請求項３６】 前記第１の導電型の半導体の前記層は
ｐ型半導体の層で構成され、前記第２の導電型の半導体
の前記層はｎ型で構成されている請求項２７記載の記憶
位置。 - 【請求項３７】 さらに、前記第１のトランジスタの前
記ゲートに結合された第１の接続ラインと、前記第２の
トランジスタの前記ゲートに結合された第２の接続ライ
ンとを含んでいる請求項２７記載の記憶位置。 - 【請求項３８】 第１の導電型の半導体の層と、 第２の導電型である前記層中に形成された１以上のソー
ス／ドレイン領域と、前記層の対応したチャンネル領域
と隣接して絶縁されて配置されたゲートとをそれぞれ有
する複数のトランジスタと、 前記各トランジスタと横方向に隣接している前記層のキ
ャパシタ領域と、 前記各キャパシタ領域と隣接して絶縁されて配置され、
予め選択された電圧に結合されたキャパシタ導体と、 前記各トランジスタの前記各ゲートに結合された導電ラ
インとを具備していることを特徴とする多ビットデータ
記憶位置。 - 【請求項３９】 さらに、前記各トランジスタは前記第
２の導電型から形成され、前記キャパシタの前記チャン
ネルと隣接して前記キャパシタ領域に配置された第２の
ソースドレインを含んでいる請求項３８記載の記憶位
置。 - 【請求項４０】 前記第１の導電型はｐ型であり、前記
第２の導電型はｎ型である請求項３８記載の記憶位置。 - 【請求項４１】 前記半導体の層はウェルを含んでいる
請求項３８記載の記憶位置。 - 【請求項４２】 前記キャパシタの電極板は、前記各キ
ャパシタ領域と隣接して絶縁されて配置された一部分を
有する単一の導電層を含んでいる請求項３８記載の記憶
位置。 - 【請求項４３】 前記各キャパシタ領域は前記第２の導
電型であるようにドープされている請求項３８記載の記
憶位置。 - 【請求項４４】 前記トランジスタの前記ゲートは導電
性ポリシリコンで構成されている請求項３８記載の記憶
位置。 - 【請求項４５】 前記ゲートは導電性ケイ素化合ポリシ
リコンで構成されている請求項３８記載の記憶位置。 - 【請求項４６】 前記導電ラインは金属ラインを含んで
いる請求項３８記載の記憶位置。 - 【請求項４７】 前記導電ラインは導電性ポリシリコン
から形成されている請求項３８記載の記憶位置。 - 【請求項４８】 第１の導電型の半導体の層の表面に形
成された複数の行および列に配置された多ビット記憶位
置のアレイと、 １以上のものが前記各行と関連している複数のワードラ
イン導体と、 前記列とそれぞれ関連している複数のビットライン導体
と、 前記ワードラインの少なくとも選択されたものに結合さ
れた行デコーダ回路と、 前記ビットラインに結合された列デコーダおよび感知増
幅回路とを具備し、 前記各記憶位置が、 第２の導電型の前記層中に形成されたソース／ドレイン
領域と、前記ソース／ドレイン領域に隣接した前記層の
第１のチャンネル領域を制御する第１のゲート導体とを
有し、前記ソース／ドレイン領域が前記関連した列の前
記ビットラインの一部分を形成する第１のトランジスタ
と、 前記層の第１のキャパシタ領域と隣接して絶縁されて配
置されており、前記第１のキャパシタ領域は、前記第１
のゲートに供給された電圧が前記第１のソース／ドレイ
ンと前記第１のキャパシタ領域との間における電荷の伝
送を制御するように配置されている第１のキャパシタ導
体と、 前記層の第２のチャンネル領域と隣接して絶縁されて配
置された第２のゲートを有する第２のトランジスタと、 前記層の第２のキャパシタ領域と隣接して絶縁されて配
置され、前記第２のキャパシタ領域は、前記第２のゲー
トに供給された電圧が前記第１のキャパシタ領域と前記
第２のキャパシタ領域との間における電荷の伝送を制御
するように配置されている第２のキャパシタ導体とを具
備していることを特徴とするメモリ。 - 【請求項４９】 前記各位置の前記各第２のトランジス
タは、前記第１のキャパシタ領域と前記第２のチャンネ
ル領域との間において前記層の中に形成された前記第２
の導電型のソース／ドレイン領域を含んでいる請求項４
８記載のメモリ。 - 【請求項５０】 さらに、前記各位置の前記各第１のト
ランジスタは、前記第１のチャンネル領域と前記第１の
チャンネル領域との間において前記層の中に形成された
前記第２の導電型の第２のソース／ドレイン領域を含ん
でいる請求項４８記載のメモリ。 - 【請求項５１】 さらに、前記各位置の前記各第２のト
ランジスタは、前記第２のチャンネル領域と前記第２の
キャパシタ領域との間において前記層の中に形成された
前記第２の導電型の第２のソース／ドレイン領域を含ん
でいる請求項４８記載のメモリ。 - 【請求項５２】 第１の導電型の半導体の層の表面にお
ける多ビット記憶位置の製造方法において、 層から絶縁されてそれぞれ間隔を隔てられ、少なくとも
一部分が第１のゲートと横方向に隣接した第１のキャパ
シタ領域を含む層の領域によって互いに隔てられた第１
および第２の導電性ゲートを形成し、 第１のゲートに隣接し、第１のゲートによって第１のキ
ャパシタ領域から間隔を隔てられた層に第２の導電型の
ドープされたソース／ドレインを形成し、 第１のキャパシタ領域から絶縁されて隣接し、第１のゲ
ートから横方向に延在する第１のキャパシタ導体を形成
し、 第２のゲートに横方向に隣接した層の第２のキャパシタ
領域から絶縁されて隣接し、第２のキャパシタ領域が第
２のゲートによって第１および第２のゲートを隔てる領
域から間隔を隔てられている第２のキャパシタ導体を形
成するステップを含むことを特徴とする多ビット記憶位
置の製造方法。 - 【請求項５３】 さらに、第１および第２のゲート間の
領域内に第２のゲートに隣接して第２の導電型の第２の
ドープされたソース／ドレインを形成するステップを含
んでいる請求項５２記載の方法。 - 【請求項５４】 さらに、第１および第２のゲートへの
接続ラインを形成するステップを含んでいる請求項５２
記載の方法。 - 【請求項５５】 ゲートを形成する前記ステップは、 半導体の層の表面に隣接した酸化物の層を形成し、 酸化物の層に隣接したポリシリコンの層を形成し、 ポリシリコンの層を導電性にし、 第１および第２のゲートを限定するために酸化物および
ポリシリコンの層のパターン化およびエッチングを行う
サブステップを含んでいる請求項５２記載の方法。 - 【請求項５６】 ソース／ドレインを形成する前記ステ
ップは、イオン注入によって層中に多量にドープされた
領域を形成するステップを含んでいる請求項５２記載の
方法。 - 【請求項５７】 ソース／ドレインを形成する前記ステ
ップは、イオン注入によって軽くドープされた領域およ
び隣接する多量にドープされた領域を形成するステップ
を含んでいる請求項５２記載の方法。 - 【請求項５８】 キャパシタを形成する前記ステップ
は、 酸化物の層を形成し、 酸化物の層に隣接したポリシリコンの層を形成し、 ポリシリコンの層を導電性にし、 キャパシタを限定するために酸化物およびポリシリコン
の層のパターン化およびエッチングを行うサブステップ
を含んでいる請求項５２記載の方法。 - 【請求項５９】 さらに、第１および第２のキャパシタ
領域中への第２の導電型のイオン注入を行うステップを
含んでいる請求項５２記載の方法。 - 【請求項６０】 接続ラインを形成する前記ステップ
は、 第１のゲートに対する第１のレベルの導体接続ラインを
形成し、 第２のゲートに対する第２のレベルの導体接続ラインを
形成するサブステップを含んでいる請求項５４記載の方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/288,580 US5452244A (en) | 1994-08-10 | 1994-08-10 | Electronic memory and methods for making and using the same |
| US288580 | 1994-08-10 |
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|---|---|
| JPH08191108A true JPH08191108A (ja) | 1996-07-23 |
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|---|---|---|---|
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