JPS6180590A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体記憶技術さらには随時読出し書込み
可能な半導体記憶装置に適用して特に有効な技術に関し
１例えば、ビデオＲＡＭ（ランダム・アクセス・メモリ
）のような半導体記憶装置に利用して有効な技術に関す
る。

［背景技術］ 例えば、グラフィック画像処理機能を有するようにされ
たマイクロコンピュータ・システム等においては、ＣＲ
Ｔ表示装置の画面に表示される画像データを記憶するた
めビデオＲＡＭと呼ばれる半導体記憶装置が使用される
。この半導体記憶装置は、ＣＰＵ　（マイクロプロセッ
サ）もしくはＣＲＴコントローラから供給される表示制
御信号に基づいて画像データを出力したり、画像データ
を書き換えたりする。

ところで、現在市販されている最も読出し速度の速い半
導体記憶装置は、ページモードを有するダイナミック型
ＲＡＭやスタティックカラム型のＲＡＭである。しかし
、これらの高速型ＲＡＭであっても、ＣＲＴ表示装置の
画面を走査するスピードよりもかなり遅い。従って、Ｃ
ＲＴ表示装置の画面に表示される画像データを、表示画
面の画素と一対一の関係をもって半導体記憶装置に記憶
させておこうとした場合、従来のＲＡＭを一つだけ使う
と読出し速度がＣＲＴ表示装置走査速度に追いつかない
。そこで従来は、複数個のＲＡＭを使って、これをイン
タリーブ方式でアクセスして画像データを供給するよう
にしていた。

しかしながら、このようなインタリーブ方式でビデオＲ
ＡＭを構成すると、複数個のＲＡＭが必要なためコスト
高になるとともに、システムの構成およびそれらのＲＡ
Ｍを制御するコントローラの構成が複雑になるという問
題点がある。

そこで本発明者は、ダイナミック型ＲＡＭとシフトレジ
スタを組み合せてビデオＲＡＭを構成し。

複数ビットのデータを同時にＲＡＭから読み出してこれ
をシフトレジスタに一旦移してから、シフトレジスタを
クロック信号で動作させてこれをシリアルに出力させる
。これによって、連続した画像データをクロック信号だ
けで高速に読み出せるようにした装置を開発した。

しかしながら１周知のように、従来の一般的なシフトレ
ジスタはフリップフロップを多段接続して構成されるの
で、素子数がかなり多くなる。したがって、ダイナミッ
ク型ＲＡＭとシフトレジスタを組み合わせてビデオＲＡ
Ｍを構成し、これを一つのチップ内に実装させようとす
ると、シフトレジスタの占有面積が大きくなってチップ
サイズがかなり大型になるという不都合がある。

なお、ビデオＲＡＭは１画像データを書き換えるような
場合には、一部のデータを訂正するだけでよいことが多
いので、データの書換えの際には、ランダムアクセスが
できるように構成されることが望まれる。（ビデオメモ
リについては、例えば雑誌「トランジスタ技術Ｊ　　１
９８３年１０月号第３２３頁〜第３４０頁参照） ［発明の目的］ この発明は１画像データのような連続したデータを高速
に読み出すことができ、しかもそれほどサイズの大きく
ない一つのチップ上にランダムアクセスも可能なメモリ
を形成できるようにした半導体技術を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ダイナミック型ＲＡＭの各データ線に接続さ
れたラッチ型センスアンプのドレイン領域（拡散層）を
転送ゲートを介してＣＯＤ　（チャージ・カップルド・
デバイス）シフトレジスタに接続させ、メモリアレイか
ら読み出された一行分のメモリセルのデータを電荷の形
でシフトレジスタに転送できるようにし、このＣＯＤシ
フトレジスタをクロック信号のような制御信号で動作さ
せることにより、複数ビットのデータを連続して高速に
読み出せるようにする。また、これによってフリップフ
ロップからなるシフトレジスタでデータをシリアルに出
力させるものに比べて、シフトレジスタの占有面積を減
少させ、チップサイズの小さな高速ＲＡＭを提供できる
ようにするという上記目的を達成するものである。

［実施例］ 第１図は、本発明をダイナミック型ＲＡＭに適用した場
合の回路構成の一実施例を示すものである。

メモリアレイＭ−ＡＲＹは、公知の１ＭＯ８型メモリセ
ルがマトリックス状に配設されて構成されている。メモ
リアレイＭ−ＡＲＹ内には、各メモリ行と平行に配置さ
れた相補データ線Ｄｉ、Ｄ、〜Ｄｍ、Ｄｍおよびこれと
直交する方向にワード線Ｗ１　＋　ｗ２＋・・・・Ｗｎ
が配設されており、各データ線Ｄ１ｒ　Ｄ１〜Ｄｍ、Ｄ
ｍとワード線Ｗ１゜Ｗ２　、＝”Ｗｎに、スイッチＭＯ
８ＦＥＴＱＩ　１〜Ｑｓ　ｎ　；　””Ｑｍｓ−Ｑｍｎ
とＭＯ３容量とで構成されたメモリセルのそれぞれの入
出力ノードが、同図に示すように所定の規則性をもって
配分されて接合され、いわゆる２交点方式（もしくは折
り返しビット方式）のメモリアレイが構成されている。

上記スイッチＭＯ５ＦＥＴＱ１１〜Ｑｍｎのゲート端子
に接続されたワード線Ｗ、〜Ｗｎは、それぞれＭＯ３Ｆ
ＥＴＱ、１〜Ｑｍｎのゲート電極と一体のポリシリコン
層により形成され、外部から供給されるアドレス信号Ａ
ｘｉをデコードするロウアドレスデコーダ回路Ｒ−ＤＣ
Ｒによってそのうちの一本が選択レベルにされる。

上記相補データｗＡＤ１．Ｄ１〜Ｄｍ、Ｄｍには。

メモリセル内の容量の１／２の容量をもつキャパシタと
スイッチＭＯ８ＦＥＴとからなるダミーメモリセルＤ　
Ｍ　Ｃ１＋　Ｄ　Ｍ　Ｃ１’　〜Ｄ　Ｍ　Ｃｍ　＋　Ｄ
　ＭＣｍ’がそれぞれ接続されている。このダミーメモ
リセルは、データ線り側に接続されたメモリセルが選択
されたときはデータ線り側のダミーメモリセルＤＭＣ’
　が選択され、データ線りに接続されたメモリセルが選
択されたときはデータ線り側のダミーメモリセルＤＭＣ
が選択されるようにダミーワード線ＤＷ、ＤＷ’が駆動
される。

また、上記相補データ線Ｄ　１　ｒ　Ｄ　１〜Ｄｍ、Ｄ
ｍは、カラムスイッチＱ　ｙ　１　＊　Ｑ　ｙ　ｔ　’
〜Ｑ　ｙ　ｍ。

Ｑｙｍ’を介してコモンデータ線ＣＤ、ＣＤに接続され
、コモンデータ線ＣＤ、ＣＤはメインアンプＭＡに接続
されている。カラムスイッチＱｙｉｔＱｙｘ　’−ＱＹ
ｍ、Ｑｙｍ’は、外部から供給されるＹ系のアドレス信
号ＡｙｉをデコードするカラムアドレスデコーダＣ−Ｄ
ＣＲの出力信号によってオン、オフ制御されるようにさ
れている。

各相補データ線ごとに設けられたセンスアンプＳＡを構
成するＭＣ８ＦＥＴＱＩ　、Ｑ２のソース、端子は、共
通のソース線Ｃ８によって互いに接続されている。また
、上記各センスアンプＳＡには、共通ソース線ＣＳに接
続されたＭＯ３ＦＥＴＱ３を通して接地電圧Ｖｓｓが供
給されるようにされている。

上記実施例においては、外部から供給されるＲＡＳ信号
（ロウアドレス・ストローブ信号）のような制御信号の
立下がりに同期して、Ｘ系のアドレス信号Ａｘｉがロウ
アドレスデコーダＲ−ＤＣＲに取り込まれてデコードさ
れ、いずれか一本の２−ド線Ｗが選択レベルにされる。

すると、選択されたメモリセルの情報電荷に応じて、デ
ータ線のレベルが変化する６しかる後、センスアンプＳ
Ａがタイミング信号φｐｓによって活性化されて。

データ線り、Ｄのレベルが急速に開いて行き、読出しデ
ータ（データ線のレベル差）が増幅される。

それから、カラムアドレスデコーダＣ−ＤＣＲからの出
力信号によって、いずれか一対のカラムスイッチＱｙ＋
　Ｑｙ　’がオンされて、一つの相補データ線対り、Ｄ
がコモンデータ線ＣＤ、６石に接続され、メインアンプ
ＭＡによって読出しデータＤＯが更に増幅されて、外部
から出力される。

上記のようしこシて、この実施例のダイナミックＲＡＭ
はランダムアクセスによる読出しおよび書込みが可能に
されている。

さらに、この実施例では、上記コモンデータ線ＣＤ、Ｃ
Ｄと並行してＣＣＤシフトレジスタＣ８Ｒが配設され、
このＣＯＤシフトレジスタＣＳＲに対して、上記各セン
スアンプＳＡＩ〜ＳＡｍの一方の入出力端子が接続可能
にされている。つまり、上記各センスアンプＳＡ、〜Ｓ
ＡｍとＣＣＤシフトレジスタＣ５Ｒとの間には、転送コ
ントロール信号φｔによって制御される転送ゲートＴＧ
が設けられ、この転送ゲートＴＧによって各センスアン
プＳＡとＣＣＤシフトレジスタＣ８Ｒとが接続されるよ
うにされている。

また、ＣＣＤシフトレジスタＣ５Ｒの一端は。

上記センスアンプＳＡと同じようなラッチ型の回路から
なるセンス回路Ｓの一方の入力端子に接続されている。

このセンス回路Ｓの他方の入力端子には、データ線り、
Ｄのハイレベル（Ｖｃｃ）とロウレベル（Ｖｓｓ）との
中間の電圧Ｖｃｃ／２の供給を受けてこれに比例した電
荷を発生する読出し基準電荷転送回路ＲＣが接続されて
おり、センス回路ＳはシフトレジスタＣ８Ｒから転送さ
れて来た電荷と読出し基準電荷転送回路ＲＣから供給さ
れた読出し基準電荷とを比較増幅して読出しデータＤｏ
ｓを出力する６ また、チップ内には外部から供給されるクロック信号Ｃ
Ｌ　Ｋに基づいて、上記転送ゲートＴＧをオン、オフ制
御する転送コントロール信号φｔやＣＣＤシフトレジス
タＣ３Ｒおよび読出し基準電荷転送回路ＲＣをシフト動
作させるタイミングクロックφ１．φ２を発生する信号
発生回路ＣＧが設けられている。

上記実施例によれば、これをビデオＲＡＭとして使用し
て一群の画像データを連続して読み出したい場合には、
第２図（Ａ）に示すようなタイミングで、先ずＸ系のア
ドレス信号Ａｘｉを取り込んでワード駆動信号φＷを形
成して一本のワード線Ｗを選択してから、タイミング信
号φｐｓを立ち上げてセンスアンプＳＡ、〜Ｓ　Ａ　ｍ
を活性化させ、メモリセル１列分のデータを一時に読み
出す。

それから、カラムスイッチＱｙｔ＋Ｑｙ１’〜Ｑ’／　
ｍ　＋　Ｑ　ｙ　ｍ　’　　をオフさせたまま、コント
ロール信号φｔを立ち上げて転送ゲートＴＧを開き、各
読出しデータ（”１”もしくは’Ｏ”）に比例した電荷
をＣＣＤシフトレジスタＣ３Ｒへ、１列分同時に送って
やる。次に、ＣＣＤシフトレジスタＣ８Ｒをタイミング
クロックφ１．φ２で駆動してセンス回路Ｓ側へ転送さ
せ、センス回路Ｓで転送されて来た電荷量と基準電荷と
を次々と比較して、″ビ′または′０″に対応する電圧
を発生し、シリアルに出力する。

そのため、この実施例によれば、メモリセル１列分のデ
ータを一時に読み出し、クロック信号だけで連続して出
力させることができる。また、ＣＣＤシフトレジスタＣ
８Ｒで１列分のデータ（電荷）の転送を行なっている間
に、次のアドレス信号Ａｘｉを取り込んで別のワード線
を選択し、次の１列分のデータをセンスアンプで増幅、
ラッチさせるようにすれば、ＲＡＭ内のすべてのデータ
を連続的に読み出すことができる。

その結果、ＲＡＭの読出し速度が、ランダムアクセスは
もちろんＹ系のアドレス信号Ａｙｉのみを変化させて一
列分のデータを連続的に読み出すいわゆるスタティック
カラム動作によるアクセスに比べても、大幅に向上され
る。

しかも、データの転送を行なうシフトレジスタとしてＣ
ＣＤシフトレジスタを用いているので、フリップフロッ
プを多段接続してなるシフトレジスタに比べて回路の占
有面積が少なく、チップサイズが縮減される。

なお、上記実施例では、各データ線対間に設けられたラ
ッチ型センスアンプＳＡ、〜ＳＡｍの一方の入出力端子
のみから一方のデータ線の電位に比例した電荷を取り出
して転送し、読出し基準電荷と比較しているが、ＣＣＤ
シフトレジスタを２列設けて、各センスアンプＳＡ、〜
ＳＡｍの一対の入出力端子から各相補データ線の各々の
電位に比例した電荷を取り出して転送させる。そして、
その電荷量の差を増幅して読出しデータを形成するよう
にしてもよい。

以上、データの読出し動作について説明したが。

上記実施例によれば、外部から供給される一群の入力デ
ータをＣＣＤシフトレジスタＣ３Ｒで逆方向に転送して
から、第２図（Ｂ）に示すようなタイミングで転送コン
トロール信号φｔを立ち上げて転送ゲー）−ＴＧを開か
せ、センスアンプＳＡ。

〜ＳＡｍへデータを送り込む。それから、タイミング信
号φｐｓを立ち上げてセンスアンプＳＡを駆動した後、
ワード駆動信号φＷを形成して、いずれか一本のワード
線のレベルを持ち上げて適当なメモリ列を選択する。こ
れによって、１列分同時にデータを書き込んでやること
もできる。

次に上記ＣＣＤシフトレジスタＣ３Ｒおよび転送ゲート
ＴＧの具体的な実施例を第３図〜第５図を用いて説明す
る。

第３図には、相補データ線り、Ｄ間に接続されるセンス
アンプＳＡと、転送ゲートＴＧおよびＣＣＤシフトレジ
スタＣ５Ｒのレイアウト構成例が、また、第４図にはそ
のＩＶ−ＩＶに沿った断面図が示されている。

センスアンプを構成する前記ＭＯ８ＦＥＴＱ１゜Ｑ２の
ドレイン領域となるＮ型拡散領域のうち一方（実施例で
はＱ２のドレイン領域）２と接続され、全体として同図
に示すごとく櫛の歯形状をなすように周囲がフィールド
酸化膜１１によって囲まれた活性領域１２が基板１上に
設けられている。

そして、この活性領域１２うち、櫛の歯に相当する複数
のゲート部１２ａの上には、絶縁膜を介してポリシリコ
ン層からなる共通転送ゲート電極１３が、各ゲート部１
２ａ、１２ａ・・・・と交叉するように形成されている
。この共通転送ゲート電極１３には、転送信号φｔが印
加される。

さらに、上記各ゲート部１２ａ、１２ａ・・・・が共通
に接続された活性領域１２のメイン領域１２ｂ上には、
同じく絶縁膜を介して、ＣＣＤシフトレジスタを構成す
る転送ゲート電極１４ａ、１４ｂが交互に配設されてい
る。第３図におけるＶ−■線に沿ったシフトレジスタの
断面構造を示す第５図からも分かるように、このシフト
レジスタは、公知のＣＣＤシフトレジスタと同じ構造に
されており、位相の異なる一組の転送りロックφ、とφ
２が、各対の転送ゲート電極１４ａ、Ｌ４ｂに交互に印
加されることにより動作されるようになっている。特に
制限されないが、転送ゲート電＠ｉ４ｂは、一層目のポ
リシリコン層によって形成され、転送ゲート電極１４ａ
は、上記共通転送ゲート電極１３とともに、二層目のポ
リシリコン層によって形成される６ また、転送ゲートＴＧおよびＣＣＤシフトレジスタＣ８
Ｒが形成される上記活性領域１２の基板の主面には、第
４図（Ｂ）および（Ｃ）に示すようなポテンシャルの階
段が形成されるように適当な量の不純物の打込みが行な
われている。すなわ□ち、共通転送ゲート電極１３にロ
ウレベルの電圧を印加した状態では、同図（Ｂ）のよう
に、このゲート下のポテンシャルが、センスアンプ側の
Ｎ型拡散領域２やシフトレジスタ側の活性領域１２ｂの
ポテンシャルよりも高くなって電位障壁が形成される。

また、共通転送ゲート電極１３にハイレベルの電圧を印
加した状態では、同図（Ｃ）のように、このゲート下の
ポテンシャルが、センスアンプ側のＮ型拡散領域２ｂの
ハイ情報″１′″の読出し時のポテンシャルと、ロウ情
報″′０″の読出し時のポテンシャルの中間になるよう
に設定されている。

一方、ＣＣＤシフトレジスタの転送ゲート電極１４ｂの
下のポテンシャルは、これにロウレベルの電圧を印加し
た状態では、同図（Ｂ）のように、Ｎ型拡散領域２の２
つのポテンシャルの中間すなわちハイレベルの電圧が印
加された場合の共通転送ゲート電極１３下のポテンシャ
ルとほぼ同じ高さのポテンシャルとなるようにされる。

また、転送ゲート電極１４ｂ下のポテンシャルは、ここ
にハイレベルの電圧が印加された状態では、Ｎ型拡散領
域２のハイ情報読出し時の低いポテンシャルよりも低く
なるように設定されている。

従って、センスアンプＳＡが駆動されて、相補データ線
のデータレベルが確定してから、第６図に示すように、
転送りロックφ１．φ２はロウレベルにしたまま共通転
送ゲート電極１３に供給される転送信号φｔをハイレベ
ルに立ち上げてやる。

すると、共通転送ゲート電極１３の下の電位障壁が第４
図（Ｃ）のごとく低くなるので、そのとき、センスアン
プがロウ情報を読み出してＮ型拡散領域２が高いポテン
シャルの状態にあれば、Ｎ型拡散領域２からＣＣＤシフ
トレジスタ側の転送ゲート電極１４ｂ下に向かって電荷
が移動される。

その後、共通転送ゲート電極１３に供給される転送信号
φｔをロウレベルにして、第４図（Ｂ）のごとく電位障
壁を高くした状態で、第６図のようなタイミングの転送
りロックφ１とφ２を、ＣＣＤシフトレジスタの各転送
ゲート電極１４ａ。

１４ｂに供給してやれば、センスアンプ側から転送され
て来ただ続出しデータに応じた電荷が、ＣＣＤシフトレ
ジスタによって、第１図のセンスアンプ回路Ｓ側へ向か
って転送されて行く。

上記の場合、共通転送ゲート電極１３にハイレベルの転
送信号φｔを印加させると、すにでのセンスアンプから
シフトレジスタに向かって一斉に電荷の転送が行なわれ
る。

従って、ＣＣＤシフトレジスタの電極対の数だけ（ｍ個
）転送りロックφ１．φ２を入れてやれば、１列分のメ
モリセルのデータをクロックに同期してすべて読み出す
ことができる６ 一方、ＣＣＤシフトレジスタを使用しないで、ロウアド
レスデコーダとカラムアドレスデコーダだけでランダム
にデータを読み出す場合には、上記共通転送ゲート電ｔ
＠１３にロウレベルの電圧を印加させておいて、センス
アンプを駆動してやればよい。

さらに、上記実施例（第４図）によれば、ＣＣＤシフト
レジスタによって電荷を逆方向に転送して、転送ゲート
電極１４ｂにロウレベルの電圧を、また共通転送ゲート
電極１３にハイレベルの電圧を印加させることで、シフ
トレジスタ側からセンスアンプのＮ型拡散領域２へ電荷
を移動させ、しかるのちセンスアンプＳＡを活性化させ
ることによりデータの書き込みを行なわせることもでき
る。

［効果］ ダイナミック型ＲＡＭの各データ線に接続されたラッチ
型センスアンプのドレイン領域（拡散層）を、転送ゲー
トを介してＣＣＤシフトレジスタに接続させ、メモリア
レイから読み出された一行分のメモリセルのデータを電
荷の形でシフトレジスタに転送できるようにしたので、
ＣＣＤシフトレジスタをクロック信号のような制御信号
で動作させることによって複数ビット（−行分）のデー
タを連続して高速に読み出せるようになるという作用に
より、フリップフロップからなるシフトレジスタでデー
タをシリアルに出力させるものに比べて、シフトレジス
タの占有面積が減少され、チンプサイズの小さな高速Ｒ
ＡＭが得られるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
、センスアンプがＮチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１とＱ２とによって構成されているが、ＣＭＯＳ
ラッチ回路でセンスアンプが構成されている場合にも適
用することができる。また、ＣＣＤシフトレジスタの構
造は、前記実施例のものに限定されず種々の変形例が考
えられる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
ＭからなるビデオＲＡＭに適用したものについて説明し
たが、それに限定されるものでなく、一群のデータを連
続的に高速で読み出したり書き込んだりできるようにし
たすべての半導体記憶装置に利用することができる。

【図面の簡単な説明】

第１図は本発明をダイナミック型ＲＡＭに適用した場合
の一実施例を示す回路構成図、第２図（Ａ）、（Ｂ）は
、その回路における読出し時のタイミングと書込み時の
タイミングを示すタイミングチャート。 第３図は、転送ゲートおよびＣＣＤシフトレジスタのレ
イアウト構成の一例を示す平面説明図、第４図（Ａ）は
、第３図におけるＩＶ−ＩＶ線に沿った断面図、 第４図（Ｂ）、（Ｃ）は、そのポテンシャルの状態を示
す説明図、 第５図は、第３図における■−■線に沿った断面図、 第６図は、転送コントロール信号と転送りロックのタイ
ミングを示すタイミングチャートである。 Ｍ−ＡＲＹ・・・・メモリアレイ、Ｒ−ＤＣＲ・・・・
ロウアドレスデコーダ、Ｃ＝ＤＣＲ・・・・カラムアド
レスデコーダ、ＳＡ１〜ＳＡｍ・・・・センスアンプ、
ＴＧ・・・・転送ゲート、Ｃ８Ｒ・・・・ＣＣＤシフト
レジスタ、ＭＡ・・・・メインアンプ、Ｓ・・・・セン
ス回路、ＲＣ・・・・基準電荷転送回路、ＤＩ　、Ｄｌ
　〜Ｄｍ、Ｄｍ”・・相補データ線、ＤＭＣｌ　、ＤＭ
Ｃｌ　”ＤＭＣｍ、ＤＭＣｍ”−ダミーメモリセル、Ｑ
ｙ１＋　Ｑｙ１′〜Ｑｙｍ＋Ｑｙｍ’・・・・カラムス
イッチ、ＣＤ、ＣＤ・・・・コモンデータ線、１・・・
・半導体基板、２・・・・Ｎ型拡散領域、１１・・・・
フィールド酸化膜、１２・・・・活性領域、１３・・・
・共通転送ゲート電極。 １４ａ、１４ｂ・・・・転送ゲート電極。 第　　２　　図 （’Ａ） （Ｂ） 第　　３　　図 々　　乃φ２ ″′ｙ二′Ｚ 第　　４　　図 （Ａ＞ 隋−に／／ （Ｃ） Ｌ−−＝− 第　　　５　　図 第　　６　　図 ７７１４回

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリセルがマトリックス状に配設されて
   なるメモリアレイと、該メモリアレイ内に互いに平行に
   配設されかつメモリアレイ内の各行または列のメモリセ
   ルの入出力ノードが接続された複数本のデータ線の各々
   の電位に比例した電荷を供給する複数個の電荷供給部と
   、該電荷供給部に隣接して設けられた転送ゲートと、こ
   の転送ゲートを挟んで上記電荷供給部の反対側に設けら
   れた電荷転送手段とを備え、該電荷転送手段を適当なタ
   イミングの制御信号で動作させることにより、複数ビッ
   トのデータを連続して読み出し、あるいは書き込むこと
   ができるようにされてなることを特徴とする半導体記憶
   装置。 ２、上記データ線は、アドレス信号に基づいて形成され
   る選択信号によって制御されるスイッチ素子を介して増
   幅回路に接続され、上記連続的な読出し書込みの他にラ
   ンダムアクセスによる読出し書込みが可能にされてなる
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３、上記データ線の一端には、ラッチ型のセンスアンプ
   が接続され、上記電荷供給源が、上記センスアンプを構
   成するＭＯＳＦＥＴのソースもしくはドレイン領域とな
   る拡散層と一体に形成されてなることを特徴とする特許
   請求の範囲第１項もしくは第２項記載の半導体記憶装置
   。