WO2010137459A1 - デジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器 - Google Patents

デジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器 Download PDF

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Definitions

  • the present invention relates to a digital-analog converter and an analog-digital converter using the same, and more particularly to a digital-analog converter including a capacitor array having a plurality of unit capacitors and an analog-digital converter using the same.
  • the parasitic capacitance between the substrate and the substrate increases because the capacitor lower electrode is connected to the output of the digital-analog converter in the analog-digital converter.
  • the charge is redistributed with the parasitic capacitance, the change in the output voltage is reduced, the output sensitivity is reduced, and the substrate noise is reduced. There was a problem that it was easy to receive.
  • the present invention corrects the error due to the voltage dependence of the capacitor without reducing the output sensitivity of the digital-analog converter, and can adjust the capacitance in the second half of the manufacturing process. It is an object of the present invention to provide a digital-analog converter capable of performing reduction and an analog-digital converter using the same.
  • a digital-analog converter includes an input electrode to which an input metal wiring is individually connected and an input signal is input from the input metal wiring;
  • a capacitor array having a plurality of unit capacitances including an output electrode that is disposed opposite to the input electrode and that outputs an output signal;
  • the input metal wiring has a guard wiring portion arranged so as to surround the output electrode or the output metal wiring connected to the output electrode in a top view or to cover from above, A parasitic capacitance formed between the guard wiring portion and the output electrode or the output metal wiring is adjusted by each unit capacitance, and an integral nonlinearity error of the capacitor array is corrected.
  • capacitance correction can be performed by using the parasitic capacitance generated by the arrangement configuration of the input metal wiring without modifying the input electrode and the output electrode. Since no parasitic capacitance is generated between the substrates, high-accuracy output can be performed without changing the output value.
  • the parasitic capacitance is adjusted by a distance between the guard wiring portion and the output electrode or the output metal wiring.
  • the parasitic capacitance is adjusted by an area of the guard wiring part.
  • Connection switching means connected to the input metal wiring so that the input signal, the high potential reference voltage or the low potential reference voltage can be switched and supplied;
  • the output signal output from the output electrode is output larger than the ideal output voltage corresponding to the digital input signal input to the capacitor array, the parasitic capacitance is decreased and the output voltage is decreased. It is adjusted so that it may become.
  • the analog-digital converter has an input electrode to which an input metal wiring is individually connected and an input signal is input from the input metal wiring;
  • a capacitor array having a plurality of unit capacitances including an output electrode that is disposed opposite to the input electrode and that outputs an output signal;
  • the input metal wiring has a guard wiring portion arranged so as to surround the output electrode or the output metal wiring connected to the output electrode in a top view or to cover from above, Digital-to-analog conversion for adjusting a parasitic capacitance formed between the guard wiring portion and the output electrode or the output metal wiring by each unit capacitance and correcting an integral nonlinearity error of the capacitor array
  • the output electrode of the unit capacity of the digital-analog converter is connected in common to the input terminal of the comparator,
  • the output terminal of the comparator is connected to the control circuit,
  • the comparator compares the input signal supplied to the input metal wiring of the digital-analog converter with the analog signal generated by the digital-analog converter,
  • the control circuit convert
  • the integral nonlinearity error of the analog-digital converter is corrected by the parasitic capacitance of the digital-analog converter.
  • the integral non-linearity error of the analog-to-digital converter can be performed using the parasitic capacitance of the digital-to-analog converter, and the digital-to-analog conversion can be performed easily and with high accuracy. Can do.
  • the integral nonlinearity error generated due to the voltage characteristics of the capacitor can be corrected without a decrease in output sensitivity, and an accurate output voltage can be obtained.
  • capacity correction in the latter half of the manufacturing process can be performed, and prototype costs and time can be reduced.
  • FIG. 1 is a principle explanatory diagram of a digital-analog converter according to Embodiment 1.
  • FIG. FIG. 2 is a diagram showing an equivalent circuit of the digital-analog converter according to FIG. 1.
  • FIG. 3 is a diagram illustrating an example of a planar configuration of a unit capacity of a DAC according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of a cross-sectional configuration of a unit capacity of the DAC according to the first embodiment.
  • FIG. 6 is a diagram illustrating an example of a cross-sectional configuration of a unit capacity of a DAC according to Embodiment 2.
  • FIG. 6 is a diagram illustrating an example of a cross-sectional configuration of a unit capacity of a DAC according to Embodiment 3.
  • FIG. 6 is a diagram illustrating a cross-sectional configuration example of a unit capacity of a DAC according to Example 4.
  • FIG. 10 is a diagram illustrating a cross-sectional configuration example of a unit capacity of a DAC according to a fifth embodiment.
  • FIG. 10 is a diagram illustrating an overall configuration of an ADC according to a sixth embodiment.
  • FIG. 10 is a connection diagram at the time of sampling of the ADC of the sixth embodiment.
  • FIG. 10 is a connection diagram at the time of sampling of the ADC of the sixth embodiment.
  • FIG. 10 is a connection diagram at the time of comparison of ADCs of Example 6. It is the figure shown about an example of the INL correction value of DAC, the INL error of ADC, and the INL correction value. It is the figure which showed an example of the correction method of the capacitor
  • FIG. 1 is a diagram for explaining the principle of a digital-analog converter (hereinafter referred to as “DAC”, Digital Analog Converter) 100 according to a first embodiment to which the present invention is applied.
  • the DAC 100 according to this embodiment includes a capacitor array 90 having a plurality of unit capacitors 80.
  • six unit capacitors C0 to C5 are shown and constitute a part of the capacitor array 90.
  • the unit capacitor 80 is formed on the semiconductor substrate 10 and includes a lower electrode 20, an upper electrode 30, and a metal wiring 50.
  • the metal wiring 50 includes a lower electrode metal wiring 52 connected to the lower electrode 20 and an upper electrode metal wiring 53 connected to the upper electrode 30.
  • One of the lower electrode 20 and the upper electrode 30 serves as an input electrode to which an input signal is supplied, and the other serves as an output electrode that outputs an output signal.
  • the lower electrode 20 is an input electrode and the upper electrode 30 is an output electrode will be described.
  • the lower electrode 20 and the upper electrode 30 are arranged facing each other in a vertical direction with a predetermined interval. Although details of the cross-sectional configuration will be described later, in the plan configuration diagram of FIG. 1, the lower electrode 20 has a larger area than the upper electrode 30, and the rectangular upper electrode 30 in the center is formed from four sides. It has a planar configuration that encompasses it.
  • the lower electrode 20 constitutes a substrate-side electrode provided on the semiconductor substrate 10, and the upper electrode 30 is formed directly above the insulating layer on the lower electrode 20.
  • the lower electrode 20 and the upper electrode 30 may be formed of various conductor materials, and may be formed of, for example, single crystal silicon such as polysilicon, metal, or the like. In the first embodiment, an example in which polysilicon is applied to the upper electrode 20 and the lower electrode 30 will be described.
  • An input signal is supplied to the lower electrode 20 from the lower electrode metal wiring 52 connected thereto.
  • the lower electrode metal wiring 52 functions as an input metal wiring.
  • an output signal is output from the upper electrode 30, and an output voltage is output from the connected upper electrode metal wiring 53 to a predetermined output circuit (not shown).
  • the upper electrode metal wiring 53 functions as an output metal wiring.
  • the upper electrode metal wiring 53 has a slightly smaller area than the upper electrode 30, The upper electrode 30 is disposed so as to overlap. Although details will be described later, this means that the upper electrode metal wiring 53 is provided in the upper layer immediately above the upper electrode 30.
  • the lower electrode wiring metal 52 has a guard wiring portion 60 having an arrangement configuration so as to surround the upper electrode 30 and the upper electrode metal wiring 53 in a top view.
  • the guard wiring portion 60 configured to surround the upper electrode 30 and the upper electrode metal wiring 53 with the input metal wiring, that is, the lower electrode metal wiring 52 in a top view is caused by the arrangement position of the unit capacitor 80. There is an effect of suppressing imbalance of parasitic capacitance.
  • the guard wiring portion 60 is configured to surround the upper surface electrode 30 and the upper electrode wiring metal 53 in a top view. Is formed on the same metal layer as the upper electrode wiring metal 53, and when the upper surface electrode 30 is a metal, it is formed on the same metal layer as either the upper electrode 30 or the upper electrode wiring metal 53. Provided.
  • the parasitic capacitance Cp1 is generated between the adjacent lower electrode metal wirings 52, for example, between the lower electrode metal wiring V0 and the lower electrode metal wiring V1, for example.
  • the parasitic capacitance Cp1 is a parasitic capacitance generated between the metal wirings 52 and 53 on the input side and the output side.
  • the unit capacitance 80 is generated in the same manner, an imbalance between the unit capacitances 80 occurs. Absent. Further, since the parasitic capacitance Cp2 is a parasitic capacitance connected between the low impedances on the input side, the output of the unit capacitance 80 is not affected, and the output imbalance between the unit capacitances 80 does not occur.
  • FIG. 2 is a diagram showing an equivalent circuit of FIG. Since the parasitic capacitance Cp1 connected to the unit capacitor 80 is uniformly connected in parallel to all the unit capacitors C0 to C5, the value of the unit capacitor 80 itself slightly changes from the set value, but between the unit capacitors 80. It can be seen that there is no imbalance due to position. Further, the parasitic capacitance Cp2 is generated between the lower electrode metal wirings V0 and V1, between V2 and V3, and between V4 and V5, but is a parasitic capacitance connected between the low impedances on the input side. This is a configuration that does not affect output and does not cause output imbalance.
  • 3 and 4 are diagrams showing a configuration of a DAC 100 to which a conventional capacitor array 190 is applied as a comparative example.
  • FIG. 3 is an example of a plan configuration diagram of a capacitor array 190 applied to the conventional DAC 200.
  • the guard wiring portion 60 does not exist in the lower electrode metal wiring 153, and the wiring configuration is connected to the lower electrode 20.
  • the parasitic capacitance Cp2 ′ generated between the lower electrode metal wirings V0 and V1, between V2 and V3, and between V4 and V5 is the same as that of the DAC 100 according to FIG. Since it does not exist, a parasitic capacitance Cp 3 is generated between the upper electrode 30 and the lower electrode wiring metal 153.
  • FIG. 4 is an equivalent circuit diagram of the capacitor array 190 applied to the conventional DAC 200 of FIG.
  • the parasitic capacitance Cp2 ′ is generated between the lower electrode metal wires V0 and V1, between V2 and V3, and between V4 and V5.
  • This is a parasitic capacitance connected between the low impedances on the input side.
  • This is the same as the DAC 100 according to FIGS. 1 and 2 in that it does not affect the output voltage and does not cause an imbalance between the unit capacitors 180.
  • a parasitic capacitance Cp3 is generated between the lower electrode 20 and the upper electrode 30 of the unit capacitor 180.
  • the unit capacitor C0 has only one parasitic capacitor Cp3 connected to the upper electrode 30
  • the unit capacitor C1 has only two parasitic capacitors Cp3 connected to the lower electrode 20
  • the unit capacitor C2 has an upper electrode.
  • Two parasitic capacitances Cp3 are connected to only 30 and the connection relationship differs depending on the unit capacitance 180.
  • the parasitic capacitance Cp3 is connected to a different parasitic capacitance depending on the position of the unit capacitance 180, and is connected in series, so that it works in a direction to reduce the unit capacitance 180, and is connected to the output terminal having a high impedance. In addition to increasing noise, the sensitivity of the DAC 200 is reduced.
  • the capacitor array 90 having a plurality of unit capacitors 80 may have a so-called integral nonlinearity error in which the voltage characteristics of the capacitor are nonlinear and an error occurs depending on the magnitude of the input voltage.
  • FIG. 5 is a diagram showing an example of the characteristic of the integral nonlinearity error.
  • the integral nonlinearity error may be hereinafter referred to as an INL (IntegralIntegrNonlinearity) error.
  • the horizontal axis indicates the analog input voltage
  • the vertical axis indicates the magnitude of the INL error.
  • the INL characteristic is 0, that is, linear
  • the INL characteristic is on the horizontal axis.
  • the actual measured value often draws a characteristic curve deviated from the origin as shown by a solid line in FIG.
  • the lower electrode 20 and the upper electrode 30 are made of single crystal silicon such as polysilicon instead of metal, such an INL error is likely to occur.
  • the unit capacitance 80 is not simply made uniform, but if the unit capacitance 80 is formed so as to correct this, an integral nonlinearity is obtained. Therefore, it is possible to realize the DAC 100 that corrects the error and can obtain an accurate output voltage. For example, in FIG. 5, if the unit capacitor 80 is configured such that an INL correction value as indicated by a broken line is added, an INL error can be eliminated. In the DAC 100 according to the present invention, the parasitic capacitance Cp1 described with reference to FIGS. 1 and 2 is adjusted to correct the INL error.
  • the parasitic capacitance Cp1 for performing appropriate INL correction can be set by changing the configuration of the input metal wiring without changing the configuration of the lower electrode 20 and the upper electrode 30, and the latter half of the manufacturing process.
  • the INL correction value can be adjusted only by changing this.
  • specific contents of such adjustment of the parasitic capacitance Cp1 will be described.
  • 6 and 7 are diagrams for explaining an example of the configuration of the unit capacity 80 applied to the DAC 100 according to the first embodiment to which the present invention is applied.
  • 6 is a diagram illustrating an example of a planar configuration of the unit capacitor 80 applied to the DAC 100 according to the first embodiment.
  • FIG. 7 illustrates a cross-sectional configuration of the unit capacitor 80 applied to the DAC 100 according to the first embodiment. It is the figure which showed an example.
  • the unit capacitor 80 of the DAC 100 has a lower electrode 20 formed on the semiconductor substrate 10, and an upper electrode 30 formed to face the lower electrode 20 at the center. ing.
  • the upper electrode 30 has a size included in the lower electrode 20, and the upper electrode 30 is disposed in the central region so as to be surrounded by the lower electrode 20 on all sides.
  • An upper electrode metal wiring 53 having a size slightly smaller than that of the upper electrode 30 is formed above the upper electrode 30.
  • a frame-like lower electrode metal wiring 52 surrounds the upper electrode metal wiring 53 to constitute a shield wiring portion 60. Therefore, the upper electrode metal wiring 53 and the lower electrode metal wiring 52 are arranged opposite to each other on the four sides inside the upper electrode metal wiring 53 and the inner side of the lower electrode metal wiring 53. Become.
  • a parasitic capacitance Cp1 is formed between the upper electrode metal wiring 53 and the lower electrode metal wiring 52 facing each other.
  • a parasitic capacitance Cp1 is generated around the entire four sides facing each other.
  • the size of the parasitic capacitance Cp1 is determined by the area between the inner side of the opposing lower electrode metal wiring 52 and the outer side of the upper electrode metal wiring 53 and the distance between the wirings. 6, the length of one side of the outer periphery of the upper electrode metal wiring 53 is indicated by L1, and the length of one side of the inner periphery of the lower electrode metal wiring 52 is indicated by L2.
  • FIG. 7 is a diagram illustrating an example of a cross-sectional configuration of the unit capacitor 80 applied to the DAC 100 according to the first embodiment, and corresponds to the unit capacitor 80 according to FIG. 6.
  • a lower electrode 20 is formed on a semiconductor substrate 10, and an upper electrode 30 is formed above the lower electrode 20 with a predetermined interval therebetween.
  • an insulating oxide film such as SiO 2 is formed between the lower electrode 20 and the upper electrode 30.
  • the insulating layer is not shown, but it is assumed that an insulating layer is formed in the background portion.
  • a metal wiring 50 is formed in a layer above the upper electrode 30.
  • the metal wiring 50 includes an upper electrode metal wiring 53 formed immediately above the upper electrode 30, and a lower electrode metal wiring 52 formed immediately above a region not covered by the upper electrode 30 outside the lower electrode 20.
  • Have The metal wiring 50 and the electrodes 20 and 30 are electrically connected by a contact 40.
  • the lower electrode 20 and the lower electrode metal wiring 52 are connected by a contact 42, and the upper electrode 30 and the upper electrode metal wiring 53 are connected by a contact 43.
  • An input signal is supplied to the lower electrode 20 through a lower electrode metal wiring 52 and a contact 42 which are input metal wirings.
  • An output signal is output from the upper electrode 30 through the contact 43 from the upper electrode metal wiring 53 which is an output metal wiring.
  • the lower electrode metal wiring 52 and the upper electrode metal wiring 53 are formed in the same wiring layer, and the inner peripheral wall of the lower electrode metal wiring 52 and the upper electrode metal wiring 53 are formed. Are formed so as to face each other.
  • a parasitic capacitance Cp1 is formed between the opposing lower electrode metal wiring 52 and upper electrode metal wiring 53.
  • the thickness in the depth direction of the lower electrode metal wiring 52 and the upper electrode metal wiring 53 is W, and the distance between the lower electrode metal wiring 52 and the upper electrode metal wiring 53 is indicated by D. Yes.
  • the electrostatic capacitance of the parasitic capacitance Cp1 can be approximated as shown in equation (1).
  • the size of the parasitic capacitance Cp1 can be changed by changing the distance between the lower electrode metal wiring 52 and the upper electrode metal wiring 53 from D to D + ⁇ D. If the amount of change of the parasitic capacitance Cp1 at this time is expressed by ⁇ Cp1, it can be expressed as in equation (2).
  • an INL correction value corresponding to the voltage of the input signal is calculated from the INL error in FIG.
  • ⁇ D is calculated from equation (2), ⁇ D can be calculated for each unit capacitor 80, and the unit capacitance 7 of the parasitic capacitance Cp1 that corrects the INL error in FIG. Every adjustment can be made.
  • the metal wiring 50 that forms the parasitic capacitance Cp1 is formed in the uppermost layer of the unit capacitance 80, and is a process executed in the latter half in the manufacturing process of the unit capacitance 80. Therefore, since the pattern change of the metal wiring 50 can be performed relatively easily without a significant design change, the cost, time and labor of the trial manufacture can be greatly reduced.
  • the parasitic capacitance Cp1 is a capacitance connected in parallel to each unit capacitance 80. Therefore, even if these values are changed, the output sensitivity is not lowered.
  • the DAC 100 according to the present embodiment it is possible to correct the INL error while maintaining a good output sensitivity without generating a parasitic capacitance between the substrates.
  • INL correction can be performed without lowering the sensitivity of the output voltage, and excellent output voltage characteristics can be obtained, and the metal wiring 50 in the latter half of the manufacturing process can be obtained. This can be realized only by changing the arrangement of the apparatus, and the cost, time and labor required for this can be greatly reduced.
  • FIG. 8 is a diagram illustrating an example of a cross-sectional configuration of a unit capacitor 80a applied to the DAC 100a according to the second embodiment.
  • the unit capacitor 80a of the DAC 100a according to the second embodiment has a lower electrode 20a formed on the semiconductor substrate 10 and upper electrodes 30a facing the lower electrode 20a at predetermined intervals.
  • the DAC 100 is the same as the DAC 100 according to the first embodiment, but is different from the DAC 100 according to the first embodiment in that the lower electrode 20a is an output electrode and the upper electrode 30a is an input electrode.
  • the upper electrode 30a may be configured as an input electrode to which an input signal is input
  • the lower electrode 20a may be configured as an output electrode that outputs an output signal.
  • an upper electrode 30a as an input electrode is connected to an upper electrode metal wiring 53a immediately above via a contact 42a, and further, the upper electrode metal wiring 53a is connected to a second layer metal directly above via a via 71. It is connected to the wiring 55.
  • the second layer metal wiring 55 is connected to the outermost metal wiring 54 through a via 72.
  • the lower electrode 20a which is an output electrode, is connected via a contact 43a to a lower electrode wiring metal 52a disposed immediately above an outer region not covered with the upper electrode 30a.
  • the input-side metal wirings 53a, 54, and 55 are the upper-electrode metal wiring 53a and the metal wiring 54 in the same metal wiring layer as the first-layer metal wiring 50a, and the output-side lower-electrode metal wiring 52a.
  • the arrangement is such that it is sandwiched. Since the outer metal wiring 54 surrounds the output-side lower electrode metal wiring 52a in a top view, the outer metal wiring 54 has a configuration of a guard wiring portion 60a. Further, the second layer metal wiring 55 surrounds the lower electrode metal wiring 52a so as to cover from above, but this wiring configuration also has the effect of reducing noise on the output side, and the guard wiring portion 60a and You can call it.
  • the input / output relationship between the upper electrode 30a and the lower electrode 20a is opposite to that of the first embodiment, but the input-side metal wirings 53a, 54, 55, the output-side metal wiring 52a is surrounded or covered from above by a top view, and has a configuration of a guard wiring portion 60a.
  • a parasitic capacitance Cp3 is generated between the upper electrode metal wiring 53a and the lower electrode metal wiring 52a.
  • a parasitic capacitance Cp4 is generated between the second layer metal wiring 55 and the lower electrode metal wiring 52a
  • a parasitic capacitance Cp5 is generated between the metal wiring 54 and the lower electrode metal wiring 52a.
  • the INL correction is appropriately performed even when the lower electrode 20a on the semiconductor substrate 10 side is used as the output electrode and the upper electrode 30a facing the lower electrode 20a is used as the input electrode. And an output signal with high linearity can be obtained. Further, the cost, time and labor required for the design change can be reduced.
  • FIG. 9 is a diagram illustrating an example of a cross-sectional configuration of a unit capacitor 80b applied to the DAC 100b according to the third embodiment to which the present invention is applied.
  • the lower electrode 20b provided on the semiconductor substrate 10 is an output electrode, and is provided to face the lower electrode 20b.
  • the upper electrode 30b is an input electrode.
  • the upper electrode 30b which is an input electrode, is connected to the metal wiring 50b directly above via a contact 43b.
  • the metal wiring 50b covers the lower electrode 20b, which is an output electrode, from above, suppresses noise in the output signal, and functions as a guard wiring portion 60b.
  • the adjacent lower electrodes 20b may be electrically connected in common, and the output terminal may be provided at any place.
  • a parasitic capacitance Cp6 is generated between the metal wiring 50b on the input side and the lower electrode 20b on the output side.
  • the parasitic capacitance Cp6 can be adjusted by the distance between the metal wiring 50b and the lower electrode 20b, but may be adjusted by changing the area of the metal wiring 50b, for example, as indicated by a broken line in FIG. If the area of the metal wiring 50b is increased, the parasitic capacitance Cp7 is connected in parallel as shown in FIG. 9, and the parasitic capacitances Cp6 and Cp7 generated between the metal wiring 50b and the lower electrode 30b are increased. be able to. On the contrary, if the area of the metal wiring 50b is reduced, the parasitic capacitances Cp6 and Cp7 can be reduced.
  • the parasitic capacitances Cp6 and Cp7 are adjusted even when the guard wiring portion 60b has only a shape that covers the lower electrode 20b from above, and is illustrated in FIG.
  • the INL error can be corrected.
  • FIG. 10 is a diagram illustrating an example of a cross-sectional configuration of a unit capacitor 80c applied to the DAC 100c according to the fourth embodiment to which the present invention is applied.
  • the unit capacity 80c of the DAC 100c according to the fourth embodiment is similar to the DAC 100 according to the first embodiment in that the lower electrode 20c formed on the semiconductor substrate 10 is an input electrode, and a predetermined interval is provided on the lower electrode 20c.
  • the upper electrode 30c disposed to face the output electrode is an output electrode.
  • the upper electrode 30c is the same as the DAC 100 according to the first embodiment in that the upper electrode 30c is connected to the upper electrode metal wiring 53c via the contact 43c.
  • the lower electrode 20c is connected to the lower electrode metal wiring 52c through the contact 42c, and the lower electrode metal wiring 52c is connected to the second layer metal wiring 55c directly above through the via 73.
  • Second-layer metal interconnection layer 55 c is further connected to upper-layer third-layer metal interconnection 56 via via 74.
  • the lower electrode metal wiring 52c which is an input metal wiring, surrounds the upper electrode metal wiring 53c, which is an output metal wiring formed in the same layer, from above in a top view, and the shield wiring portion 60c. It has the structure and function as.
  • the third layer metal wiring 56 covers the upper electrode metal wiring 53c from above, and also has the configuration and function as the shield wiring portion 60c.
  • a parasitic capacitance Cp8 is generated between the lower electrode metal wiring 52c and the upper electrode metal wiring 53c which are the shield wiring portion 60c.
  • a parasitic capacitance Cp9 is generated between the third-layer metal wiring 56 serving as the shield wiring portion 60c and the upper electrode metal wiring 53c serving as the output metal wiring.
  • the parasitic capacitances Cp8 and Cp9 each adjust the distance between the lower electrode metal wiring 52c and the upper electrode metal wiring 53c and the distance between the third layer metal wiring 56 and the upper electrode metal wiring 53c. Thus, the capacitance can be adjusted.
  • the INL error shown in FIG. 5 can be corrected by adjusting the parasitic capacitances Cp8 and Cp9.
  • the adjustment of Cp9 is possible by adjusting the position in the depth direction of the third metal wiring 56 in the uppermost layer of the unit capacitor 80c. Therefore, the cost, time and labor for adjusting the parasitic capacitance Cp9 can be reduced. Can be reduced.
  • the shield wiring portion 60c is provided.
  • the output sensitivity can be improved, and parasitic capacitances Cp8 and Cp9 generated between the metal wirings can be adjusted to perform INL correction.
  • FIG. 11 is a diagram illustrating an example of a cross-sectional configuration of a unit capacitor 80d applied to the DAC 100d according to the fifth embodiment to which the present invention is applied.
  • the DAC 100d according to the fifth embodiment uses the lower electrode 20d provided on the semiconductor substrate 10 as an input electrode, and has a predetermined interval on the lower electrode 20d, as in the first and fourth embodiments.
  • the upper electrode 30d arranged opposite to each other is used as an output electrode. Further, the upper electrode 30d is connected to the upper electrode metal wiring 53d above the upper electrode 30d through the contact 43d, as in the first and fourth embodiments.
  • the upper electrode metal wiring 53d is an output metal wiring.
  • the lower electrode 20d which is an input electrode, is connected to the lower electrode metal wiring 52d, which is an input metal wiring immediately above, via a contact 42d, as in the first and fourth embodiments. is there.
  • the lower electrode metal wiring 52d is connected to the second layer metal wiring 55d through the via 75, and the second layer metal wiring 55d is connected to the upper electrode metal wiring 53d which is the output metal wiring.
  • Example 1 and Example 4 are different in that they are covered from above. That is, the unit capacity 80d of the DAC 100d according to the fifth embodiment may be considered to be different only in that the metal wiring layer of the unit capacity 80c of the DAC 100c according to the fourth embodiment is reduced by one layer.
  • the lower electrode metal wiring 52d which is an input metal wiring
  • the upper electrode metal wiring 53d which is an output metal wiring
  • the second-layer metal wiring 55d which is an input metal wiring, surrounds the upper electrode metal wiring 53d so as to cover it from above, and this also has the configuration and function as the guard wiring portion 60d.
  • a parasitic capacitance Cp10 is generated between the lower electrode metal wiring 52d, which is the guard wiring portion 60d, and the upper electrode metal wiring 53d.
  • a parasitic capacitance Cp11 is also generated between the second layer metal wiring 55d, which is the guard wiring portion 60d, and the upper electrode metal wiring 53d.
  • the parasitic capacitances Cp10 and Cp11 can be adjusted in capacitance by adjusting the distance between the output metal wiring and the metal wirings 52d and 55d as the guard wiring part 60d.
  • the capacitance of the parasitic capacitance Cp11 is adjusted by adjusting the position in the depth direction of the second-layer metal wiring 55d that is the uppermost metal layer of the unit capacitance 80d. And can be adjusted by changing the design in the latter half of the manufacturing process.
  • the number of layers can be arbitrarily set according to the application.
  • the parasitic capacitances Cp9 and Cp11 can be easily adjusted, and the INL error is corrected with a simple design change, and the output sensitivity is good. An output signal can be obtained.
  • the lower electrodes 20, 20a to 20d and the upper electrodes 30, 30a to 30d are described as examples formed of single crystal silicon such as polysilicon.
  • 30, 30a to 30d are metal electrodes, or the lower electrodes 20, 20a to 20d and the upper electrodes 30, 30a to 30d are metal, Embodiments 1 to 5 can be similarly applied. it can.
  • the input electrode wiring constituting the guard wiring portions 60, 60a to 60d does not surround or cover the output electrode metal wiring, but directly surrounds or covers the output electrode. It is good also as a structure which does. This is because the output electrode is also the same metal wiring, so that the input electrode metal wiring can be formed in the same metal wiring layer as the output electrode.
  • the parasitic capacitance may be corrected by taking into account the parasitic capacitance generated between the output electrode and the input electrode metal wiring.
  • the analog-digital converter 150 may be referred to as an ADC (Analog Digital Converter) 150 hereinafter.
  • ADC Analog Digital Converter
  • FIG. 12 is a diagram showing an overall configuration of the ADC 150 according to the sixth embodiment to which the present invention is applied.
  • an ADC 150 includes a sample and hold / DAC circuit 110, a comparator 120, and a control circuit 130 as main components.
  • the DAC portion 100 includes 32 unit capacitors 80 in the 5-bit ADC 150
  • the DAC 100 applied to the ADC 150 according to the sixth embodiment can apply all the DACs 100 and 100a to 100d and the unit capacities 80 and 80a to 80d of the first to sixth embodiments. Therefore, the same reference numerals as those of the DAC 100 and the unit capacity 80 according to the first embodiment are used.
  • the sample hold and DAC circuit 110 is a circuit that samples an input voltage Vin of an analog signal to be subjected to AD conversion and generates an analog output voltage serving as a reference corresponding to a digital signal to be sequentially compared.
  • the sample and hold and DAC circuit 110 includes a DAC portion 100 of capacitors C0 to Cn-1 configured by a unit capacitor 80, and switch portions SW1 to SW4 capable of sample and hold.
  • the switches SW1 to SW4 are connection switching means capable of switching the connection between an analog voltage input signal Vin, Vref_h serving as a high potential side reference voltage, and Vref_l serving as a low potential side reference voltage.
  • the comparator 120 is a means for comparing the sampled input voltage with the output voltage of the analog signal corresponding to the digital signal, and amplifying the comparison result and outputting it.
  • the comparator 120 includes inverters INV1 to INV3, switches SW5 to SW7, and capacitors Cs1 and Cs2. Note that the numbers of the inverters INV1 to INV3, the switches SW5 to SW7, and the capacitors Cs1 and Cs2 are exemplarily shown in FIG. 12, and an appropriate number of components may be provided depending on the application.
  • the control circuit 130 is means for receiving an output result from the comparator 120 and outputting an analog-digital conversion result.
  • FIG. 13 is a connection diagram at the time of sampling of the ADC 150.
  • the input signal Vin is sampled on the basis of the threshold voltage Vth for switching between the high level and the low level of the CMOS inverters INV1 to INV3.
  • the sampling charge Qsample in the ideal state is expressed by equation (3).
  • sampling charge Qsample when the capacitors C0 to Cn ⁇ 1 have voltage dependency and have an INL error is expressed as shown in Equation (4).
  • f (Vth ⁇ Vin) indicates the influence due to the voltage dependency.
  • one of the capacitors C0 to Cn ⁇ 1 of the bit to be compared among the sample hold and DAC circuit 110 is connected to the high level Vref_h.
  • the switches SW5 to SW7 are turned off.
  • FIG. 14 is a connection diagram when comparing the ADC 150.
  • Equation (5) is an equation showing the relationship between the charge Qhold in the ideal state at the time of comparison and the output voltage Va of the DAC 150.
  • Equation (6) is an equation showing the relationship between the charge Qhold and the output voltage Va of the DAC 150 when the capacitors C0 to Cn-1 have voltage dependency.
  • (7) is an expression for calculating the charge Qhold ′ necessary for the DAC output to become the threshold voltage Vth of the inverters INV1 to INV3 in a state where the capacitors C0 to Cn ⁇ 1 have voltage dependency.
  • (8) is an equation for calculating the difference between the actual output voltage Va of the DAC 150 and the same threshold voltage Vth as when sampling, that is, the error (Va ⁇ Vth) of the output voltage Va.
  • the output error of the ADC 150 can be obtained in this way.
  • the relationship between the output error and the AD conversion result is as follows.
  • Va Vth when the DAC value is small, and the AD conversion result is small.
  • Va Vth when the DAC value is large, and the AD conversion value is large.
  • Vdd corresponds to the value of the reference voltage Vref_h on the high potential side.
  • C indicates the capacitance of a unit capacity.
  • Qsample Qhold, and there is no error in the A / D conversion value.
  • Vdd 2 [V]
  • voltage dependency-1% / V are taken as an example.
  • equation (10) is obtained.
  • the output voltage Va of the DAC 100 is Va ⁇ 1.01 [V], resulting in an error of 1%.
  • FIG. 15 is a diagram illustrating an example of the relationship between the INL correction value of the DAC 100, the INL error of the ADC 150, and the INL correction value.
  • FIG. 15 shows such a relationship, which indicates that the INL correction value of the DAC 100 may be matched with the INL characteristic of the ADC 150.
  • the INL correction value of the ADC 150 indicated by the broken line is added, the INL error of the ADC 150 is corrected, and an INL characteristic that overlaps the horizontal axis is realized.
  • FIG. 16 is a diagram showing an example of a specific correction method for the capacitors C0 to C32 of the DAC 100.
  • FIG. If the value of the capacitor C connected to Vdd is decreased when the DAC input is small (C ⁇ C), the output of the DAC 100 is decreased. At this time, the AD conversion value becomes large.
  • Example 6 in FIG. 16 if the electrostatic capacity C of the unit capacity 80 is reduced by ⁇ C for each unit capacity, the electrostatic capacity is 16 (C ⁇ C) / 32C.
  • the DAC output changes by ( ⁇ C / 2C).
  • the INL error of the ADC 150 can be corrected by performing such capacity correction.
  • the capacitance correction of each unit capacitor 80 can be performed by adjusting the parasitic capacitances Cp1 and Cp3 to Cp11 so as to correct the INL error.

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Abstract

デジタル－アナログ変換器は、個別に入力用金属配線（５２）が接続され、該入力用金属配線（５２）から入力信号が入力される入力電極（２０）と、該入力電極（２０）と対向して配置され、出力信号が出力される出力電極（３０）とを含む単位容量を複数有するキャパシタアレイを備え、前記入力用金属配線（５２）は、前記出力電極（３０）に接続された出力用金属配線（５３）を上面視的に囲むか、又は上方から覆うように配置されたガード配線部（６０）を有し、該ガード配線部（６０）と、前記出力金属配線（５３）との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正する。

Description

デジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器
　本発明は、デジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器に関し、特に、単位容量を複数有するキャパシタアレイを備えたデジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器に関する。
　従来から、電荷比較型のアナログ－デジタル変換器において、コンデンサの電圧特性による影響で積分非直線性誤差が発生する問題を解決するため、種々の提案がなされている。例えば、コンデンサにＭＯＳ容量を用い、ＭＯＳ容量サイズを変更することで補正容量を付加し、空乏層による積分直線性誤差を補正した技術が知られている（例えば、特許文献１参照）。
　また、単位容量の電極を逆に接続したものを併用することで、容量の電圧依存性を相殺するようにした技術も知られている（例えば、特許文献２、特許文献３参照）。
特開平６－５３８３４号公報 特表２００３－５０４９１２号公報 特開２００６－３１４０３５号公報
　しかしながら、上述の特許文献１に記載の構成では、補正容量の変更を行う場合、製造工程の初期段階で設計変更を行う必要があり、製品検討段階での試作費用、試作期間とも増加してしまうという問題があった。
　また、上述の特許文献２及び特許文献３に記載の構成では、アナログ－デジタル変換器内のデジタル－アナログ変換器の出力にコンデンサ下部電極が接続されることで対基板間の寄生容量が増加し、デジタル－アナログ変換器の接続切り替え時において、寄生容量との間でも電荷の再分配が行われることになり、出力電圧の変化が小さくなり、出力感度の低下が発生するとともに、基板ノイズ等を受け易いという問題があった。
　そこで、本発明は、デジタル－アナログ変換器の出力感度を低下させず、コンデンサの電圧依存による誤差を補正するとともに、容量調整を製造工程の後半で行うことができ、試作検討段階の期間及び経費削減を行うことができるデジタル－アナログ変換器及びこれを用いたアナログ－デジタル変換器を提供することを目的とする。
　上記目的を達成するため、本発明の一態様によれば、デジタル－アナログ変換器は、個別に入力用金属配線が接続され、該入力用金属配線から入力信号が入力される入力電極と、
　該入力電極と対向して配置され、出力信号が出力される出力電極とを含む単位容量を複数有するキャパシタアレイとを備え、
　前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線を上面視的に囲むか、又は上方から覆うように配置されたガード配線部を有し、
　該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正することを特徴とする。
　これにより、入力電極や出力電極に変形を加えることなく、入力用金属配線の配置構成により発生する寄生容量を用いて容量補正を行うことができるため、製造工程の後半での変更で種々の検討を行うことができるとともに、基板間に寄生容量を発生させないため、出力値を変動させることなく高精度な出力を行うことができる。
　前記デジタル－アナログ変換器において、
　前記寄生静電容量は、前記ガード配線部と前記出力電極又は前記出力用金属配線との間の距離により調整されることを特徴とする。
　これにより、入力用金属配線のガード配線部の配置位置で容量補正値を調整することができ、簡素な設計変更で高精度の出力電圧を得ることができる。
　前記デジタル－アナログ変換器において、
　前記寄生静電容量は、前記ガード配線部の面積により調整されることを特徴とする。
　これにより、ガード配線部の面積調整により容量補正を行うことができ、簡単な設計変更で高精度の出力電圧を得ることができる。
　前記デジタル－アナログ変換器において、
　前記入力用金属配線に、前記入力信号、高電位基準電圧又は低電位基準電圧を切り替え供給可能に接続された接続切り替え手段を有し、
　前記出力電極から出力される前記出力信号が、前記キャパシタアレイに入力されるデジタル入力信号に対応する理想出力電圧よりも大きく出力されるときには、前記寄生静電容量を小さくし、前記出力電圧が小さくなるように調整されることを特徴とする。
　これにより、出力電圧の変化に応じて寄生静電容量を適切に調整することができ、積分非線形性誤差を適切に補正することができる。
　本発明の別の態様によれば、アナログ－デジタル変換器は、個別に入力用金属配線が接続され、該入力用金属配線から入力信号が入力される入力電極と、
　該入力電極と対向して配置され、出力信号が出力される出力電極とを含む単位容量を複数有するキャパシタアレイとを備え、
　前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線を上面視的に囲むか、又は上方から覆うように配置されたガード配線部を有し、
　該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正するデジタル－アナログ変換器を有し、
　該デジタル－アナログ変換器の単位容量の出力電極は、コンパレータの入力端子に共通に接続され、
　該コンパレータの出力端子は、制御回路に接続され、
　前記デジタル－アナログ変換器の入力用金属配線に供給される入力信号と、前記デジタル－アナログ変換器で生成されるアナログ信号との比較を前記コンパレータで行い、
　前記制御回路から前記入力信号をデジタル出力信号に変換して出力することを特徴とする。
　これにより、デジタル－アナログ変換器で作成された正確な基準電圧を用いてアナログ－デジタル変換を行うことができ、高精度のアナログ－デジタル変換を行うことができる。
　前記アナログ－デジタル変換器において、
　前記アナログ－デジタル変換器の積分非直線性誤差を、前記デジタル－アナログ変換器の寄生静電容量で補正することを特徴とする。
　これにより、アナログ－デジタル変換器の積分非直線性誤差を、デジタル－アナログ変換器の寄生静電容量を用いて行うことができ、設計変更容易かつ高精度な出力のデジタル－アナログ変換を行うことができる。
　本発明によれば、コンデンサの電圧特性のために発生する積分非直線性誤差を、出力感度の低下なく補正でき、正確な出力電圧を得ることができる。また、製造工程の後半の容量補正を行うことができ、試作費用、時間を短縮することができる。
実施例１に係るデジタル－アナログ変換器の原理説明図である。 図１に係るデジタル－アナログ変換器の等価回路を示した図である。 比較例として、従来のキャパシタアレイの平面構成図の一例である。 比較例の図３の従来のキャパシタアレイの等価回路図である。 積分非直線性誤差の特性の一例を示した図である。 実施例１のＤＡＣの単位容量の平面構成の一例を示した図である。 実施例１のＤＡＣの単位容量の断面構成の一例を示した図である。 実施例２のＤＡＣの単位容量の断面構成の一例を示した図である。 実施例３のＤＡＣの単位容量の断面構成の一例を示した図である。 実施例４のＤＡＣの単位容量の断面構成例を示した図である。 実施例５のＤＡＣの単位容量の断面構成例を示した図である。 実施例６のＡＤＣの全体構成を示した図である。 実施例６のＡＤＣのサンプリング時の接続図である。 実施例６のＡＤＣの比較時の接続図である。 ＤＡＣのＩＮＬ補正値と、ＡＤＣのＩＮＬ誤差及びＩＮＬ補正値の関係の一例について示した図である。 ＤＡＣのコンデンサの補正方法の一例を示した図である。
１０　　半導体基板
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ　　下部電極
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ　　上部電極
４０、４０ａ、４２、４２ａ、４２ｃ、４２ｄ、４３、４３ａ、４３ｂ、４３ｃ、４３ｄ　　コンタクト
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、５５、５５ｃ、５５ｄ、５６　　金属配線
５２、５２ａ、５２ｃ、５２ｄ　　下部電極用金属配線
５３、５３ａ、５３ｃ、５３ｄ、５４　　上部電極用金属配線
６０、６０ａ、６０ｂ、６０ｃ、６０ｄ　　ガード配線部
７０、７１、７２、７３、７４、７５　　ビア
８０、８０ａ、８０ｂ、８０ｃ、８０ｄ　　単位容量
９０、１９０　　キャパシタアレイ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、２００　　ＤＡＣ
１１０　　サンプルホールド及びＤＡＣ回路
１２０、ＣＯＭＰ　　コンパレータ
１３０　　制御回路
１５０　　ＡＤＣ
Ｃ０～Ｃｎ－１、Ｃｓ１、Ｃｓ２　　コンデンサ
ＳＷ１～ＳＷ７　　スイッチ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３　　インバータ
　以下、図面を参照して、本発明を実施するための形態の説明を行う。
　図１は、本発明を適用した実施例１に係るデジタル－アナログ変換器（以下、「ＤＡＣ」、Digital Analog Converterと言う。）１００の原理説明を行うための図である。本実施例に係るＤＡＣ１００は、複数の単位容量８０を有するキャパシタアレイ９０を含む。図１においては、６個の単位容量Ｃ０～Ｃ５が示されており、キャパシタアレイ９０の一部を構成している。
　単位容量８０は、キャパシタアレイ９０のビット数に応じて設けられ、例えば、５〔ｂｉｔ〕のキャパシタアレイ９０では、２４＋２３＋２２＋２１＋２０＋１＝３２個設けられる。同様に、４〔ｂｉｔ〕のキャパシタアレイ９０では、１６個の単位容量８０が設けられてよい。
　単位容量８０は、半導体基板１０上に形成され、下部電極２０と、上部電極３０と、金属配線５０とを有する。金属配線５０は、下部電極２０に接続される下部電極用金属配線５２と、上部電極３０に接続される上部電極用金属配線５３とを有する。下部電極２０及び上部電極３０は、いずれか一方が、入力信号が供給される入力電極となり、他方が出力信号を出力する出力電極となる。実施例１においては、下部電極２０が入力電極となり、上部電極３０が出力電極となる例を挙げて説明する。
　下部電極２０と上部電極３０は、上下に対向して所定の間隔を有して配置される。その断面構成の詳細については後述するが、図１の平面構成図においては、下部電極２０の方が、上部電極３０よりも広い面積を有し、中央にある四角形の上部電極３０を、四方から包含するような平面構成となっている。下部電極２０は、半導体基板１０上に設けられた基板側の電極を構成し、上部電極３０は、下部電極２０上の絶縁層を介して直上に形成される。下部電極２０及び上部電極３０は、種々の導体の材質で形成され得、例えば、ポリシリコン等の単結晶シリコンや、金属等で形成されてよい。実施例１においては、上部電極２０及び下部電極３０にポリシリコンを適用した例について説明する。
　下部電極２０には、接続された下部電極用金属配線５２から入力信号が供給される。この場合、下部電極用金属配線５２は、入力用金属配線として機能する。また、上部電極３０からは出力信号が出力され、接続された上部電極用金属配線５３から所定の出力回路（図示せず）に出力電圧が出力されることになる。この場合、上部電極用金属配線５３は、出力用金属配線として機能する。
　ここで、下部電極用金属配線５２及び上部電極用金属配線５３の平面配置構成について着目すると、上部電極用金属配線５３は、上部電極用配線金属５３は、上部電極３０よりもやや小さい面積で、上部電極３０と重なるように配置されている。詳細は後述するが、これは、上部電極用金属配線５３が、上部電極３０の真上の上層に設けられていることを意味する。一方、下部電極用配線金属５２は、上部電極３０及び上部電極用金属配線５３の周囲を上面視的に囲むような配置構成のガード配線部６０を有している。このような、入力用金属配線、即ち下部電極用金属配線５２で上部電極３０及び上部電極用金属配線５３を上面視的に囲む構成のガード配線部６０は、単位容量８０の配置位置に起因する寄生容量の不均衡を抑制する効果がある。なお、図１においては、平面構成のみが示されているので、ガード配線部６０は、上面電極３０及び上部電極配線用金属５３を上面視的に包囲する構成となっているが、上面電極３０がポリシリコンの場合には上部電極配線用金属５３と同一の金属層に設けられ、上面電極３０が金属の場合には、上部電極３０又は上部電極配線用金属５３のいずれかと同一の金属層に設けられる。
　次に、下部電極２０、上部電極３０、下部電極用金属配線５２及び上部電極用金属配線５３との間で発生する寄生容量に着目すると、下部電極用金属配線５２と上部電極用金属配線５３との間に寄生容量Ｃｐ１が発生し、隣接する下部電極用金属配線５２間同士、例えば下部電極用金属配線Ｖ０と下部電極用金属配線Ｖ１との間で寄生容量Ｃｐ２が発生している。寄生容量Ｃｐ１は、入力側と出力側との金属配線５２、５３間に生じる寄生容量であるが、総ての単位容量８０について同一に発生しているので、単位容量８０間の不均衡は生じない。また、寄生容量Ｃｐ２は、入力側の低インピーダンス間に接続される寄生容量であるので、単位容量８０の出力には影響を与えず、単位容量８０間の出力不均衡も生じない。
　図２は、図１の等価回路を示した図である。単位容量８０に接続される寄生容量Ｃｐ１は、総ての単位容量Ｃ０～Ｃ５に均一に並列接続されているため、単位容量８０の値自体は若干設定値と変化するものの、単位容量８０間の位置による不均衡は発生しない構成となっていることが分かる。また、寄生容量Ｃｐ２においては、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間、Ｖ４とＶ５間に生じているが、入力側の低インピーダンス間に接続される寄生容量であるため、出力には影響を与えず、出力の不均衡を発生させない構成となっている。
　図３及び図４は、比較例として、従来のキャパシタアレイ１９０が適用されたＤＡＣ１００の構成を示した図である。
　図３は、従来のＤＡＣ２００に適用されたキャパシタアレイ１９０の平面構成図の一例である。下部電極用金属配線１５３にガード配線部６０が存在せず、下部電極２０に接続された配線構成となっている。図３において、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間、Ｖ４とＶ５間に発生している寄生容量Ｃｐ２'は、図１に係るＤＡＣ１００と同様であるが、ガード配線部６０が存在しないため、上部電極３０と下部電極用配線金属１５３との間に寄生容量Ｃｐ３が発生している。
　図４は、図３の従来のＤＡＣ２００に適用されたキャパシタアレイ１９０の等価回路図である。図４において、寄生容量Ｃｐ２'が、下部電極用金属配線Ｖ０とＶ１間、Ｖ２とＶ３間及びＶ４とＶ５間に発生しているが、これは入力側の低インピーダンス間に接続される寄生容量であり、出力電圧に影響を与えず、単位容量１８０間の不均衡を発生させない点は、図１及び図２に係るＤＡＣ１００と同様である。
　しかしながら、単位容量Ｃ０の上部電極２０と隣接する単位容量Ｃ１の下部電極３０との間、単位容量Ｃ１の下部電極２０と隣接する単位容量Ｃ２の上部電極３０との間、というように、隣接する単位容量１８０の下部電極２０と上部電極３０との間に、寄生容量Ｃｐ３が生じている。そして、例えば、単位容量Ｃ０には、上部電極３０に１個だけ寄生容量Ｃｐ３が接続され、単位容量Ｃ１には下部電極２０にのみ寄生容量Ｃｐ３が２個接続され、単位容量Ｃ２には上部電極３０にのみ寄生容量Ｃｐ３が２個接続されており、接続関係が単位容量１８０により異なる。このように、寄生容量Ｃｐ３は単位容量１８０の位置により異なる寄生容量が接続されることになり、しかも直列接続であるので、単位容量１８０を減少させる方向に働き、ハイインピーダンスである出力端子へのノイズを増加させるとともに、ＤＡＣ２００の感度を低下させるという問題を招く。
　これに対し、図１及び図２において説明したガード配線部６０を有する構成のキャパシタアレイ９０においては、単位容量８０への入力信号用金属配線を用いて、ハイインピーダンスである出力端子へのノイズをガードしている。この構成は、単位容量８０の出力から対基板間などの寄生容量を増加させることがなく、寄生容量Ｃｐ１は単位容量８０の容量値を大きくする方向に作用し、ＤＡＣ１００に適用した場合には、電荷の再配分時における感度の発生を低下しないという効果がある。
　しかしながら、単位容量８０を複数備えたキャパシタアレイ９０は、コンデンサの電圧特性が非線形であり、入力される電圧の大きさにより誤差が生じる、いわゆる積分非直線性誤差を有する場合がある。
　図５は、積分非直線性誤差の特性の一例を示した図である。なお、積分非直線性誤差は、以後、ＩＮＬ（Integral Nonlinearity、積分非直線性）誤差と呼んでもよいこととする。図５において、横軸はアナログ入力電圧、縦軸はＩＮＬ誤差の大きさが示されている。図５において、ＩＮＬ特性が０、つまり線形の場合には、ＩＮＬ特性が横軸上にある状態となる。しかしながら、実際の測定値は、例えば、図５の実線のように、原点から外れた特性曲線を描き、ＩＮＬ誤差を生じる場合が多い。特に、下部電極２０及び上部電極３０が金属ではなく、ポリシリコン等の単結晶シリコンで形成されている場合には、このようなＩＮＬ誤差が大きく発生し易い。
　キャパシタアレイ９０自体が、このような電圧依存性のあるＩＮＬ誤差を有する場合、単位容量８０を単純に均一とするのではなく、これを補正するように単位容量８０を形成すれば、積分非直線性誤差を補正し、正確な出力電圧が得られるＤＡＣ１００を実現することができる。例えば、図５において、破線のようなＩＮＬ補正値を付加するような単位容量８０の構成とすれば、ＩＮＬ誤差を無くすことができる。本発明に係るＤＡＣ１００においては、図１及び図２で説明した寄生容量Ｃｐ１の大きさを調整し、ＩＮＬ誤差を補正する。これにより、下部電極２０及び上部電極３０の構成は変化させることなく、入力用金属配線の構成を変化させることにより、適切なＩＮＬ補正を行う寄生容量Ｃｐ１を設定することができ、製造工程の後半の変更のみでＩＮＬ補正値の調整を行うことができる。以下、そのような寄生容量Ｃｐ１の調整の具体的な内容について説明する。
　図６及び図７は、本発明を適用した実施例１に係るＤＡＣ１００に適用される単位容量８０の構成の一例を説明した図である。図６は、実施例１に係るＤＡＣ１００に適用される単位容量８０の平面構成の一例を示した図であり、図７は、実施例１に係るＤＡＣ１００に適用される単位容量８０の断面構成の一例を示した図である。
　図６において、実施例１に係るＤＡＣ１００の単位容量８０は、半導体基板１０上に下部電極２０が形成され、その中央部には、下部電極２０に対向して形成される上部電極３０が形成されている。平面上の大きさとしては、上部電極３０は、下部電極２０に包含される大きさとなり、上部電極３０は、下部電極２０に四方を包囲されるように中央領域に配置される。上部電極３０の上方には、上部電極３０よりやや小さい大きさで、上部電極用金属配線５３が形成されている。また、上部電極用金属配線５３の周囲を、枠状の下部電極用金属配線５２が囲んでおり、シールド配線部６０を構成している。よって、上部電極用金属配線５３と、下部電極用金属配線５２とは、上部電極用金属配線５３の外側と下部電極用金属配線５３の内側の四辺について、互いに対向して配置されていることになる。
　対向する上部電極用金属配線５３と、下部電極用金属配線５２との間には、寄生容量Ｃｐ１が形成される。上部電極用金属配線５３と、下部電極用金属配線５２とは、対向する四辺の周囲全体について寄生容量Ｃｐ１が発生することになる。寄生容量Ｃｐ１の大きさは、対向している下部電極用金属配線５２の内側と、上部電極用金属配線５３の外側との面積及び配線間距離により定まる。図６においては、上部電極用金属配線５３の外周の１辺の長さがＬ１、下部電極用金属配線５２の内周の１辺の長さがＬ２で示されている。
　図７は、実施例１に係るＤＡＣ１００に適用される単位容量８０の断面構成の一例を示した図であり、図６に係る単位容量８０と対応している。図７において、半導体基板１０の上に下部電極２０が形成されており、その上方には所定の間隔を空けて上部電極３０が下部電極２０に対向して形成されている。図７には省略されて示されていないが、下部電極２０と上部電極３０との間には、ＳｉＯ２等の絶縁酸化膜が形成されている。以後の図面においても、絶縁層は省略して示さないが、背景部分には、絶縁層が形成されているものとする。
　また、上部電極３０の上方の層には、金属配線５０が形成されている。金属配線５０は、上部電極３０の直上に形成された上部電極用金属配線５３と、下部電極２０の外側の上部電極３０で覆われていない領域の直上に形成された下部電極用金属配線５２とを有する。金属配線５０と、電極２０、３０とは、コンタクト４０で電気的に接続されている。下部電極２０と下部電極用金属配線５２とは、コンタクト４２で接続され、上部電極３０と上部電極用金属配線５３とは、コンタクト４３で接続されている。
　下部電極２０には、入力用金属配線である下部電極用金属配線５２及びコンタクト４２を介して、入力信号が供給される。上部電極３０からは、コンタクト４３を介して、出力用金属配線である上部電極用金属配線５３から出力信号が出力される。
　ここで、金属配線５０に着目すると、下部電極用金属配線５２と上部電極用金属配線５３は、同一の配線層に形成され、下部電極用金属配線５２の内周壁と、上部電極用金属配線５３の外周壁とが、互いに対向して形成されている。対向する下部電極用金属配線５２と上部電極用金属配線５３との間には、寄生容量Ｃｐ１が形成されている。下部電極用金属配線５２及び上部電極用金属配線５３の深さ方向の厚さはＷであり、下部電極用金属配線５２と上部電極用金属配線５３との間の距離は、Ｄで示されている。このとき、図６及び図７より、寄生容量Ｃｐ１の静電容量は、（１）式のように近似して表すことができる。
Figure JPOXMLDOC01-appb-M000001
 　この構成において、例えば、下部電極用金属配線５２と上部電極用金属配線５３との間の距離をＤからＤ＋ΔＤに変更することにより、寄生容量Ｃｐ１の大きさを変更することができる。このときの寄生容量Ｃｐ１の変化量をΔＣｐ１で表すと、（２）式のように表すことができる。
Figure JPOXMLDOC01-appb-M000002
 　例えば、図５のＩＮＬ誤差から、入力信号の電圧に応じたＩＮＬ補正値を算出し、これに応じた出力電圧を出力するように、出力時の駆動対象となる単位容量８０におけるΔＣｐ１の値を算出し、（２）式から△Ｄの値を算出するようにすれば、単位容量８０毎にΔＤを算出することができ、図５のＩＮＬ誤差を補正するような寄生容量Ｃｐ１の単位容量７毎の調整を行うことができる。寄生容量Ｃｐ１を形成する金属配線５０は、単位容量８０の最も上層に形成され、単位容量８０の製造工程においては、後半に実行される工程である。よって、金属配線５０のパターン変更は、大幅な設計変更を伴わず、比較的容易に行うことができるため、試作検討の費用、時間及び労力を大幅に低減することができる。
　また、図２において説明したように、寄生容量Ｃｐ１は、各単位容量８０に並列に接続される静電容量であるため、これらの値を変化させても、出力感度の低下を発生させない。このように、本実施例に係るＤＡＣ１００によれば、基板間との寄生容量を発生させず、出力感度を良好に保ったままＩＮＬ誤差を補正することができる。
　なお、図５においては、ＩＮＬ誤差及びそれに対応するＩＮＬ補正値は１組だけ示されているが、実際には、ＩＮＬ誤差は印加される基準電圧Ｖｒｅｆの電圧に依存するため、ＶｒｅｆによりＩＮＬ誤差の特性は変化する。よって、ＤＡＣ１００が使用される条件に応じて、最適なＩＮＬ補正値を定めることが好ましい。しかしながら、ＤＡＣ１００が汎用的に用いられ、使用される電圧が複数考えられる場合には、使用され得る電圧範囲において、ＩＮＬ誤差を最小にするような最大公約数的な寄生容量Ｃｐ１に調整されてもよい。
　このように、実施例１に係るＤＡＣ１００においては、出力電圧の感度を低下させることなくＩＮＬ補正を行うことができ、良好な出力電圧特性を得ることができるとともに、製造工程の後半の金属配線５０の配置変更のみでこれを実現することができ、これに費やす費用、時間及び労力を大幅に低減させることができる。
　図８は、実施例２に係るＤＡＣ１００ａに適用される単位容量８０ａの断面構成の一例を示した図である。図８において、実施例２に係るＤＡＣ１００ａの単位容量８０ａは、半導体基板１０の上に下部電極２０ａが形成され、下部電極２０ａの上に対向して所定間隔で上部電極３０ａが形成されている点では、実施例１に係るＤＡＣ１００と同様であるが、下部電極２０ａが出力電極であり、上部電極３０ａが入力電極である点が実施例１に係るＤＡＣ１００と異なっている。このように、上部電極３０ａを入力信号が入力される入力電極とし、下部電極２０ａを、出力信号を出力する出力電極として構成するようにしてもよい。
　図８において、入力電極である上部電極３０ａは、コンタクト４２ａを介して直上の上部電極用金属配線５３ａに接続され、更に上部電極用金属配線５３ａはビア７１を介して、直上の第２層金属配線５５に接続されている。また、第２層金属配線５５は、最も外側に配置された金属配線５４にビア７２を介して接続されている。一方、出力電極である下部電極２０ａは、上部電極３０ａに覆われていない外側の領域の直上に配置された下部電極用配線金属５２ａに、コンタクト４３ａを介して接続されている。
　入力側の金属配線５３ａ、５４、５５は、第１層目の金属配線５０ａと同一の金属配線層にある上部電極用金属配線５３ａ及び金属配線５４で、出力側の下部電極用金属配線５２ａを挟み込むような配置となっている。外側の金属配線５４は、出力側の下部電極用金属配線５２ａを上面視的に囲んでいるので、ガード配線部６０ａの構成を有している。また、第２層金属配線５５は、下部電極用金属配線５２ａを上から覆うように囲んでいるが、このような配線構成も、出力側のノイズを低減する効果があり、ガード配線部６０ａと呼んでよい。
　このように、実施例２に係るＤＡＣ１００ａの単位容量８０ａにおいては、上部電極３０ａと下部電極２０ａの入出力関係が実施例１とは逆になっているが、入力側の金属配線５３ａ、５４、５５で出力側の金属配線５２ａを上面視的に囲む又は上方から覆う構成を有しており、ガード配線部６０ａの構成を備えている。
　そして、図８に示すように、上部電極用金属配線５３ａと、下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ３が発生している。同様に、第２層金属配線５５と下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ４が発生し、金属配線５４と下部電極用金属配線５２ａとの間には、寄生容量Ｃｐ５が発生している。これらの寄生容量Ｃｐ３、Ｃｐ４、Ｃｐ５は、総て金属配線間の間隔の大きさを調整することにより、その静電容量の大きさを調整することが可能である。これにより、図５に示したＩＮＬ誤差を補正することができる。また、これらの金属配線５０ａ、５５は、製造工程の後半の工程で製造されるので、その調整のための設計変更に要する費用、時間及び労力は極めて小さく抑えることができる。
　このように、実施例２に係るＤＡＣ１００ａによれば、半導体基板１０側の下部電極２０ａを出力電極とし、下部電極２０ａに対向する上部電極３０ａを入力電極とする場合においても、ＩＮＬ補正を適切に行い、線形性の高い出力信号を得ることができる。また、その設計変更に費やす費用、時間及び労力も低減することができる。
　図９は、本発明を適用した実施例３に係るＤＡＣ１００ｂに適用された単位容量８０ｂの断面構成の一例を示した図である。
　実施例３に係るＤＡＣ１００ｂの単位容量１００ｂは、実施例２に係る単位容量１００ａと同様に、半導体基板１０上に設けられた下部電極２０ｂが出力電極であり、下部電極２０ｂに対向して設けられた上部電極３０ｂが入力電極となっている。入力電極である上部電極３０ｂは、コンタクト４３ｂを介して、直上にある金属配線５０ｂに接続されている。金属配線５０ｂは、出力電極である下部電極２０ｂを上方から覆い、出力信号のノイズを抑制し、ガード配線部６０ｂとしての機能を有している。この場合、例えば、隣接する下部電極２０ｂ同士は共通に電気的に接続され、いずれかの場所に出力端子が設けられる構成であってもよい。
　入力側の金属配線５０ｂと、出力側の下部電極２０ｂとの間には、寄生容量Ｃｐ６が発生する。この寄生容量Ｃｐ６は、金属配線５０ｂと下部電極２０ｂとの距離でも調整できるが、例えば、図９に破線で示したように、金属配線５０ｂの面積を変化させて調整してもよい。金属配線５０ｂの面積を増加させれば、図９に示すように、寄生容量Ｃｐ７が並列接続された状態となり、金属配線５０ｂと下部電極３０ｂとの間に発生する寄生容量Ｃｐ６、Ｃｐ７を増加させることができる。逆に、金属配線５０ｂの面積を減少させれば、寄生容量Ｃｐ６、Ｃｐ７を減少させることができる。
　このように、実施例３に係るＤＡＣ１００ｂによれば、ガード配線部６０ｂを、下部電極２０ｂを上から覆う形状のみとした場合であっても、寄生容量Ｃｐ６、Ｃｐ７を調整し、図５に示したＩＮＬ誤差を補正することができる。
　図１０は、本発明を適用した実施例４に係るＤＡＣ１００ｃに適用された単位容量８０ｃの断面構成の一例を示した図である。
　実施例４に係るＤＡＣ１００ｃの単位容量８０ｃは、実施例１に係るＤＡＣ１００と同様に、半導体基板１０上に形成されている下部電極２０ｃが入力電極であり、下部電極２０ｃ上に所定間隔を置いて対向して配置された上部電極３０ｃが出力電極である。上部電極３０ｃは、コンタクト４３ｃを介して、上部電極用金属配線５３ｃに接続されている点も、実施例１に係るＤＡＣ１００と同様である。
　一方、下部電極２０ｃは、コンタクト４２ｃを介して下部電極用金属配線５２ｃに接続され、更に下部電極用金属配線５２ｃは、ビア７３を介して直上の第２層金属配線５５ｃに接続されている。第２層金属配線層５５ｃは、更に上層の第３層金属配線５６にビア７４を介して接続されている。そして、入力用金属配線である下部電極用金属配線５２ｃは、同層に形成された出力用金属配線である上部電極用金属配線５３ｃを、周囲から上面視的に囲んでおり、シールド配線部６０ｃとしての構成及び機能を有している。また、第３層金属配線５６は、上部電極用金属配線５３ｃを上方から覆い、やはりシールド配線部６０ｃとしての構成及び機能を備えている。
　また、シールド配線部６０ｃである下部電極用金属配線５２ｃと上部電極用金属配線５３ｃとの間には、寄生容量Ｃｐ８が発生している。同様に、シールド配線部６０ｃである第３層金属配線５６と、出力用金属配線である上部電極用金属配線５３ｃとの間には、寄生容量Ｃｐ９が発生している。かかる寄生容量Ｃｐ８、Ｃｐ９は、いずれも下部電極金属配線５２ｃと上部電極用金属配線５３ｃとの間の距離及び第３層金属配線５６と上部電極用金属配線５３ｃとの間の距離を調整することにより、静電容量を調整することができる。
　寄生容量Ｃｐ８、Ｃｐ９を調整することにより、図５に示したＩＮＬ誤差を補正することができる。また、特にＣｐ９の調整は、単位容量８０ｃの最上層の第３金属配線５６の深さ方向の位置を調整することにより可能であるので、寄生容量Ｃｐ９の調整のための費用、時間及び労力を低減させることができる。
　なお、寄生容量Ｃｐ８、Ｃｐ９は、等価回路にすると、図２のＣｐ１と同様の個々の単位容量８０ｃに並列接続された関係となる。よって、実施例１に係るＤＡＣ１００と同様の考え方で容量調整を行うことができる。
　このように、実施例４に係るＤＡＣ１００ｃのように、入力用金属配線である下部電極用金属配線５２ｃに多層に金属配線層５５ｃ、５６が接続された場合であっても、シールド配線部６０ｃを構成して出力感度を良好にするとともに、金属配線間に発生する寄生容量Ｃｐ８、Ｃｐ９を調整し、ＩＮＬ補正を行うことができる。
　図１１は、本発明を適用した実施例５に係るＤＡＣ１００ｄに適用される単位容量８０ｄの断面構成の一例を示した図である。図１１において、実施例５に係るＤＡＣ１００ｄは、実施例１及び実施例４と同様に、半導体基板１０上に設けられた下部電極２０ｄを入力電極とし、下部電極２０ｄ上に所定の間隔を有して対向して配置された上部電極３０ｄを出力電極としている。また、上部電極３０ｄが、上部電極３０ｄの上方にある上部電極用金属配線５３ｄにコンタクト４３ｄを介して接続されている点も、実施例１及び実施例４と同様である。なお、上部電極用金属配線５３ｄは、出力用金属配線となる。
　一方、入力電極である下部電極２０ｄは、コンタクト４２ｄを介して、直上にある入力用金属配線である下部電極用金属配線５２ｄに接続されている点も、実施例１及び実施例４と同様である。実施例５においては、下部電極用金属配線５２ｄが、第２層金属配線５５ｄにビア７５を介して接続され、第２層金属配線５５ｄが、出力用金属配線である上部電極用金属配線５３ｄを上方から覆っている点で、実施例１及び実施例４と異なっている。つまり、実施例５に係るＤＡＣ１００ｄの単位容量８０ｄは、実施例４に係るＤＡＣ１００ｃの単位容量８０ｃの金属配線層を１層減らした点のみが異なると考えてよい。
　実施例５に係るＤＡＣ１００ｄの単位容量８０ｄにおいて、入力用金属配線である下部電極用金属配線５２ｄは、出力用金属配線である上部電極用金属配線５３ｄを周囲から上面視的に囲んでいるので、出力側のノイズを抑制するガード配線部６０ｄとしての構成及び機能を有する。また、同様に入力用金属配線である第２層金属配線５５ｄは、上部電極金属配線５３ｄを上から覆うように囲んでいるので、これもガード配線部６０ｄとしての構成及び機能を有する。
　また、ガード配線部６０ｄである下部電極用金属配線５２ｄと、上部電極用金属配線５３ｄとの間に、寄生容量Ｃｐ１０が発生している。同様に、ガード配線部６０ｄである第２層金属配線５５ｄと上部電極用金属配線５３ｄとの間にも、寄生容量Ｃｐ１１が発生している。これらの寄生容量Ｃｐ１０、Ｃｐ１１は、出力用金属配線とガード配線部６０ｄである金属配線５２ｄ、５５ｄとの距離を調整することにより、静電容量を調整することができる。特に、寄生容量Ｃｐ１１を調整する場合には、単位容量８０ｄの最上金属層である第２層金属配線５５ｄの深さ方向の位置を調整することにより、寄生容量Ｃｐ１１の静電容量を調整することができ、製造工程の後半の段階の設計変更で調整を行うことができる。
　このように、実施例４及び実施例５で説明したように、単位容量８０ｄを多層に構成する場合、用途に応じて、層の数は任意に設定することができる。そして、特に最上層のガード配線部５６、５５ｄを調整することにより、容易に寄生容量Ｃｐ９、Ｃｐ１１の調整を行うことができ、簡単な設計変更で、ＩＮＬ誤差が補正され、かつ出力感度の良好な出力信号を得ることができる。
　なお、実施例１～５においては、下部電極２０、２０ａ～２０ｄ及び上部電極３０、３０ａ～３０ｄがポリシリコン等の単結晶シリコンで形成されている例を挙げて説明したが、例えば、上部電極３０、３０ａ～３０ｄが金属電極であったり、又は下部電極２０、２０ａ～２０ｄ及び上部電極３０、３０ａ～３０ｄが金属であったりする場合にも、同様に実施例１～５を適用することができる。この場合には、ガード配線部６０、６０ａ～６０ｄを構成する入力電極用配線が、出力電極用金属配線を囲んだり覆ったりする構成ではなく、直接的に出力電極を囲んだり覆ったりしてガードするような構成としてもよい。出力電極も同じ金属配線であるので、入力電極用金属配線を、出力電極と同層の金属配線層に形成することができるからである。この場合には、寄生容量は、出力電極と、入力電極用金属配線との間に発生する寄生容量も考慮して、ＩＮＬ誤差を補正するようにすればよい。
　実施例６においては、図１２乃至図１６を用いて、実施例１乃至実施例５において説明したＤＡＣ１００、１００ａ～１００ｄを、アナログ－デジタル変換器１５０に適用した例について説明する。なお、アナログ－デジタル変換器１５０は、以後、ＡＤＣ（Analog Digital Converter）１５０と呼んでもよいこととする。
　図１２は、本発明を適用した実施例６に係るＡＤＣ１５０の全体構成を示した図である。図１２において、ＡＤＣ１５０は、主要構成要素として、サンプルホールド及びＤＡＣ回路１１０と、コンパレータ１２０と、制御回路１３０とを備える。
　本実施例に係るＡＤＣ１５０においては、５〔ｂｉｔ〕のＡＤＣ１５０において、ＤＡＣ部分１００を、単位容量８０を３２個で構成した例について説明する。なお、実施例６に係るＡＤＣ１５０に適用するＤＡＣ１００は、実施例１～６の総てのＤＡＣ１００、１００ａ～１００ｄ及び単位容量８０、８０ａ～８０ｄを適用することが可能であるが、表記の簡略化のため、実施例１に係るＤＡＣ１００及び単位容量８０と同一の参照符号を用いるものとする。
　サンプルホールド及びＤＡＣ回路１１０は、ＡＤ変換の対象となるアナログ信号の入力電圧Ｖｉｎをサンプリングするとともに、順次比較するデジタル信号に対応する基準となるアナログ出力電圧を生成する回路である。サンプルホールド及びＤＡＣ回路１１０は、単位容量８０により構成されたコンデンサＣ０～Ｃｎ－１のＤＡＣ部分１００と、サンプルホールドが可能なスイッチ部分ＳＷ１～ＳＷ４から構成される。スイッチＳＷ１～ＳＷ４は、アナログ電圧の入力信号Ｖｉｎと、高電位側の基準電圧となるＶｒｅｆ＿ｈと、低電位側の基準電圧となるＶｒｅｆ＿ｌとの接続切り替えが可能な接続切替手段である。
　コンパレータ１２０は、サンプリングされた入力電圧と、デジタル信号に対応するアナログ信号の出力電圧との比較を行い、比較結果を増幅して出力する手段である。コンパレータ１２０は、インバータＩＮＶ１～ＩＮＶ３と、スイッチＳＷ５～ＳＷ７と、コンデンサＣｓ１、Ｃｓ２とを備える。なお、インバータＩＮＶ１～ＩＮＶ３、スイッチＳＷ５～ＳＷ７及びコンデンサＣｓ１、Ｃｓ２の数は、図１２においては例示的に示されており、用途に応じて、適切な数の部品が設けられてよい。
　制御回路１３０は、コンパレータ１２０からの出力結果を受け、アナログ－デジタル変換結果を出力する手段である。
　次に、このような構成を有するＡＤＣ１５０の具体的な動作について説明する。図１３は、ＡＤＣ１５０のサンプリング時の接続図である。
　図１２において、サンプリング時には、サンプルホールド及びＤＡＣ回路１１０のスイッチＳＷ１～ＳＷ４が総て入力信号Ｖｉｎに接続されるとともに、コンパレータ１２０内のスイッチＳＷ５～ＳＷ７がオンとなり、図１３に示した接続状態となる。
　このとき、ＣＭＯＳインバータＩＮＶ１～ＩＮＶ３のハイレベルとローレベルの切り替わりのスレッショルド電圧Ｖｔｈ基準で、入力信号Ｖｉｎをサンプリングすることになる。理想状態でのサンプリング電荷Ｑｓａｍｐｌｅは、（３）式で表される。
Figure JPOXMLDOC01-appb-M000003
 　また、コンデンサＣ０～Ｃｎ－１に電圧依存性があり、ＩＮＬ誤差を有する場合のサンプリング電荷Ｑｓａｍｐｌｅは、（４）式のように表される。
Figure JPOXMLDOC01-appb-M000004
 　ここで、ｆ（Ｖｔｈ－Ｖｉｎ）は、電圧依存性による影響を示している。
　次に、ＡＤＣ１５０の比較時には、図１２に示すＡＤＣ１５０において、サンプルホールド及びＤＡＣ回路１１０のうち、比較されるビットのコンデンサＣ０～Ｃｎ－１のうちの１つがハイレベルのＶｒｅｆ＿ｈに接続され、コンパレータ１２０のスイッチＳＷ５～ＳＷ７はオフとなる。
　図１４は、ＡＤＣ１５０の比較時の接続図である。また、（５）式は、比較時における理想状態での電荷ＱｈｏｌｄとＤＡＣ１５０の出力電圧Ｖａとの関係を示した式である。
Figure JPOXMLDOC01-appb-M000005
 　（６）式は、コンデンサＣ０～Ｃｎ－１に電圧依存性がある場合の電荷ＱｈｏｌｄとＤＡＣ１５０の出力電圧Ｖａの関係を示した式である。
Figure JPOXMLDOC01-appb-M000006
 　ここで、ＤＡＣ１５０のサンプルホールド及びＤＡＣ回路１１０と、コンパレータ１２０は、閉じた系であるため、サンプリング時と比較時の電荷量は等しく、Ｑｓａｍｍｐｌｅ＝Ｑｈｏｌｄであるが、ＤＡＣ１００のコンデンサＣ０～Ｃｎ－１に電圧依存性があるため、入力信号Ｖｉｎに相当するＤＡＣ入力値（デジタル信号に対応するスレッショルド電圧）でＤＡＣ電圧（アナログ信号）を出力したとしても、誤差を生じてしまう。
　ここで、（３）式及び（６）式を用いて、Ｑｓａｍｐｌｅ＝Ｑｈｏｌｄの関係から、ＤＡＣ１５０の出力電圧Ｖａを求めるようにしてもよい。
　（７）式は、コンデンサＣ０～Ｃｎ－１に電圧依存性がある状態において、ＤＡＣ出力がインバータＩＮＶ１～ＩＮＶ３のスレッショルド電圧Ｖｔｈとなるために必要な電荷Ｑｈｏｌｄ'を算出する式である。
Figure JPOXMLDOC01-appb-M000007
 　これは、（６）式の出力電圧Ｖａにスレッショルド電圧Ｖｔｈを代入した式である。このように、サンプル時と同じスレッショルド電圧Ｖｔｈを出力するための必要な電荷をＱｈｏｌｄ'とするならば、（Ｑｈｏｌｄ'－Ｑｓａｍｐｌｅ）／ΣＣよりＤＡＣ出力電圧Ｖａとスレッショルド電圧Ｖｔｈとの誤差を求めてもよい。
　（８）式は、ＤＡＣ１５０の実際の出力電圧Ｖａと、サンプル時と同じスレッショルド電圧Ｖｔｈとの差、つまり出力電圧Ｖａの誤差（Ｖａ－Ｖｔｈ）を算出するための式である。
Figure JPOXMLDOC01-appb-M000008
 　例えば、このようにして、ＡＤＣ１５０の出力誤差を求めることができる。出力誤差とＡＤ変換結果の関係は、以下のようになる。
　Ｖａ＞Ｖｔｈのときには、ＤＡＣ値が小さいときにＶａ＝Ｖｔｈとなるため、ＡＤ変換結果は小さくなる。
　Ｖａ＜Ｖｔｈのときには、ＤＡＣ値が大きいときにＶａ＝Ｖｔｈとなるため、ＡＤ変換値は大きくなる。
　次に、（１）～（８）式を用いて、ＤＡＣ１００のコンデンサＣ０～Ｃｎ－１が電圧依存性を有する場合の出力誤差計算例について説明する。
　条件としては、入力信号Ｖｉｎ＝Ｖｔｈ＝Ｖｄｄ／２とする。なお、Ｖｄｄは、高電位側の基準電圧Ｖｒｅｆ＿ｈの値に対応する。実施例６において、５〔ｂｉｔ〕で単位容量３２個のコンデンサＣ０～Ｃｎ－１を仮定したので、Ｖｉｎ＝Ｖｄｄ／２と釣り合うＤＡＣ入力値は、５〔ｂｉｔ〕において３２／２＝１６である。
　理想状態においては、サンプリングされる電荷は、（３）式において、Ｖｔｈ＝Ｖｉｎであるので、Ｑｓａｍｐｌｅ＝０×３２Ｃ＝０となる。ここで、Ｃは単位容量の静電容量を示す。
　次に、理想状態におけるＱｈｏｌｄは、（５）式にＶａ＝Ｖｄｄ／２、Ｃ０＝１６Ｃを代入して、Ｑｈｏｌｄ＝（Ｖｄｄ／２－Ｖｄｄ）・１６Ｃ＋Ｖｄｄ／２・１６Ｃ＝０となる。Ｑｓａｍｐｌｅ＝Ｑｈｏｌｄであり、Ａ／Ｄ変換値に誤差の発生が無い状態である。
　次に、コンデンサＣ０～Ｃｎ－１の容量に電圧依存性がある場合について考える。このとき、理解の容易のため、例として、Ｖｄｄ＝２〔Ｖ〕、電圧依存性－１％／Ｖとする。ここで、電圧依存性－１％／Ｖとは、入力電圧Ｖｉｎが１〔Ｖ〕増加する度に、コンデンサの静電容量が－１％下降するという意味である。よって、電圧依存性は、ｆ（△Ｖ）＝１＋△Ｖ×（－０．０１）となる。
　このような状態における出力誤差を計算する。まず、サンプリングされる電荷Ｑｓａｍｐｌｅは、（４）式よりＱｓａｍｐｌｅ＝０×３２Ｃ＝０となる。
　次に、（６）式を用いて、Ｑｈｏｌｄを求めると、（９）式のように求まる。
Figure JPOXMLDOC01-appb-M000009
 　このように、（Ｖａ＝Ｖｔｈ）となり、釣り合うはずの値をＤＡＣ１００に入力しても、ＡＤＣ出力に誤差を発生してしまう。
　同様に、（７）式を用いて、Ｑｈｏｌｄ'を求めると、（１０）式のようになる。
Figure JPOXMLDOC01-appb-M000010
 　また、（８）式を用いて、誤差（Ｖａ－Ｖｔｈ）を求めると、（１１）式のようになる。
Figure JPOXMLDOC01-appb-M000011
 　確かに、ＤＡＣ１００の出力電圧Ｖａは、Ｖａ≒１．０１〔Ｖ〕となり、１％の誤差を生じている。
　次に、ＤＡＣ電圧依存性による誤差の補正手順について説明する。図１５は、ＤＡＣ１００のＩＮＬ補正値と、ＡＤＣ１５０のＩＮＬ誤差及びＩＮＬ補正値の関係の一例について示した図である。
　各ＤＡＣ入力値（デジタル値）に対応するアナログ信号をサンプリング後、電荷の再分配により、ＤＡＣ１００の出力電圧を計算する。ここで、
（サンプリング時のＤＡＣ出力電圧Ｖｔｈ）－（ＤＡＣへ信号を入力し電荷再配分後の出力電圧Ｖａ）＝（ＡＤＣ１５０の積分非直線性誤差）
の関係がある。
　よって、ＤＡＣ１００に対して、ＡＤＣ１５０の積分非直線性誤差と同じ特性を付加すれば、誤差補正がなされることになる。つまり、ＡＤ変換結果が－（＋）側へずれるのを、ＤＡＣ出力を－（＋）側へシフトさせることで、誤差を相殺することができる。
　図１５には、そのような関係が示されており、ＡＤＣ１５０のＩＮＬ特性に、ＤＡＣ１００のＩＮＬ補正値を合わせればよいことが示されている。これにより、結果として、破線で示されたＡＤＣ１５０のＩＮＬ補正値が付加されたことになり、ＡＤＣ１５０のＩＮＬ誤差は補正され、横軸に重なるようなＩＮＬ特性が実現される。
　図１６は、具体的なＤＡＣ１００のコンデンサＣ０～Ｃ３２の補正方法の一例を示した図である。ＤＡＣ入力が小さい時に、Ｖｄｄに接続するコンデンサＣの値を小さくすると（Ｃ－△Ｃ）、ＤＡＣ１００の出力は小さくなる。このとき、ＡＤ変換値は大きくなることになる。
　図１６の実施例６の例では、単位容量８０の静電容量Ｃにおいて、各単位容量が△Ｃだけ静電容量が小さくなったとすると、静電容量は１６（Ｃ－△Ｃ）／３２Ｃとなり、ＤＡＣ出力は、（－△Ｃ／２Ｃ）だけ変化することになる。
　このような容量補正を行うことにより、ＡＤＣ１５０のＩＮＬ誤差を補正することができる。個々の単位容量８０の容量補正は、実施例１～５において説明したように、寄生容量Ｃｐ１、Ｃｐ３～Ｃｐ１１を調整することにより、ＩＮＬ誤差を補正するような容量補正を行うことができる。
　以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
　本国際出願は、２００９年５月２５日に出願された日本国特許出願２００９－１２５４０５号に基づく優先権を主張するものであり、日本国特許出願２００９－１２５４０５号の全内容をここに本国際出願に援用する。

Claims (6)

  1. 　デジタル－アナログ変換器であって、
    　個別に入力用金属配線が接続され、該入力用金属配線から入力信号が入力される入力電極と、
    　該入力電極と対向して配置され、出力信号が出力される出力電極とを含む単位容量を複数有するキャパシタアレイとを備え、
    　前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線を上面視的に囲むか、又は上方から覆うように配置されたガード配線部を有し、
    　該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正することを特徴とするデジタル－アナログ変換器。
  2. 　前記寄生静電容量は、前記ガード配線部と前記出力電極又は前記出力用金属配線との間の距離により調整されることを特徴とする請求項１に記載のデジタル－アナログ変換器。
  3. 　前記寄生静電容量は、前記ガード配線部の面積により調整されることを特徴とする請求項１に記載のデジタル－アナログ変換器。
  4. 　前記入力用金属配線に、前記入力信号、高電位基準電圧又は低電位基準電圧を切り替え供給可能に接続された接続切り替え手段を有し、
    　前記出力電極から出力される前記出力信号が、前記キャパシタアレイに入力されるデジタル入力信号に対応する理想出力電圧よりも大きく出力されるときには、前記寄生静電容量を小さくし、前記出力電圧が小さくなるように調整されたことを特徴とする請求項１に記載のデジタル－アナログ変換器。
  5. 　個別に入力用金属配線が接続され、該入力用金属配線から入力信号が入力される入力電極と、
    　該入力電極と対向して配置され、出力信号が出力される出力電極とを含む単位容量を複数有するキャパシタアレイとを備え、
    　前記入力用金属配線は、前記出力電極又は前記出力電極に接続された出力用金属配線を上面視的に囲むか、又は上方から覆うように配置されたガード配線部を有し、
    　該ガード配線部と、前記出力電極又は前記出力金属配線との間で形成される寄生静電容量を各単位容量で調整し、前記キャパシタアレイが有する積分非直線性誤差を補正するデジタル－アナログ変換器を有し、
    　該デジタル－アナログ変換器の単位容量の出力電極は、コンパレータの入力端子に共通に接続され、
    　該コンパレータの出力端子は、制御回路に接続され、
    　前記デジタル－アナログ変換器の入力用金属配線に供給される入力信号と、前記デジタル－アナログ変換器で生成されるアナログ信号との比較を前記コンパレータで行い、
    　前記制御回路から前記入力信号をデジタル出力信号に変換して出力することを特徴とするアナログ－デジタル変換器。
  6. 　前記アナログ－デジタル変換器の積分非積分性誤差を、前記デジタル－アナログ変換器の寄生静電容量で補正することを特徴とする請求項５に記載のアナログ－デジタル変換器。
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