CN1828892A - 半导体集成电路与d/a转换器及a/d转换器 - Google Patents

Abstract

一种半导体集成电路与D/A转换器及A/D转换器，为提高集成电路的电容精确度。在半导体集成电路上配置复数个电容单元，这些电容单元联有上方电极及下方电极，在这些电极上联接了各自的配线时，在不导致半导体集成电路的面积增大的情况下，可有效地控制电容单元的上方电极、下方电极以及各电容单元配线之间的电容耦合。在电容单元1A的上方电极3A上联接了上方电极配线5A，电容单元1C、1D的上方电极3C、3D由共同上方电极配线5C联接。上述电极配线5A，其侧方的电容单元1B、1D、1A的下方电极2B、2D、2A及联接这些电极的下方配线4之间配置屏蔽线6。另外，在上述共同电极配线5C的周围也配置屏蔽线6。

Description

半导体集成电路与D/A转换器及A/D转换器

技术领域

本发明涉及一种半导体集成电路(LSI)与D/A转换器及A/D转换器，特别是有关提高集成电路晶片上复数电容之间的精确度的对策。

技术背景

一般来讲，在半导体集成电路上形成复数电容单元时，它们的相对精确度除由构成各个电容单元的两电极之间绝缘层的均匀性决定以外，还要由联系该电极和其他电路单元的配线所产生的寄生电容的均匀性来决定。另外，为了避免由于单元形状所引起的偏差，在需要单位电容值C的n倍(n为整数)的电容时，采用并列n个单位电容的方法加以制作。

而且，组合电容序列内的单位电容单元而得到所要求的电容值时，考虑到电容序列内单位电容单元的分散性，从电容序列中分散开来选择那个单位电容单元。如图15所示，4个单位电容单元100A～100D以纵向两个，横向两个的2×2配置在电容序列中，在这里，就以要得到电容比为：C1∶C2∶C3＝1∶1∶2的电容加以说明。首先我们设定电容C1及C2分别对应于电容单位100A及100B，同时设定电容C3对应于两个电容100C及100D。

这时，设定联系在各单位电容单元100A～100D的下方电极200A～200D的配线300为共用，按照沿着电容序列周围的方式配置在电容序列的周围。另外，联接在单位电容单元100A的上方电极400A上的上方电极配线500A，是沿着下方电极配线300而配置，同时，在单位电容单元100C和100D上方的上方电极配线500C是按照靠近穿过单位电容100A～100D附近的方式配置的。按照这样的配置方式，特别是上方电极配线500A和500C极易生成寄生电容600、600...。为了避免这种情况的产生，电容单元100A～100D之间必须留有充分必要的间隔。

发明内容

然而，如上所述，要增大电容单元100A～100D之间的间隔，又会使这些电容单元100A～100D相互之间的电容值的电容序列内的参差增大，这样就会导致电容单元100A～100D相互之间的精确度降低，更进一步还会增大电容序列的面积，导致晶片成本的上升。

在这里，就关于由复数个单位电容单元制成的电容序列的10位线的电荷分配型D/A转换器需要多大的电容序列面积的问题予以说明。还有，在下面将要叙述的情况中，四个单位电容单元配置成2×2的状态，具有介于各个单位电容单元的导电层(厚度：1μm)和电容电极专用导电层之间的绝缘层(相对介电常数：4)形成的一对电极，为边长是14μm的正方形，电容密度为1fF/μm²(单位电容：196fF)。另外，配线宽度为0.5μm，在上述导电层上形成。

在这种情况下，用一条配线配置在单位电容单元之间，相对于各个单位电容单元为一定的距离L(单位：μm)时产生的寄生电容，若以对抗面积电容换算的话，大约是：

           14×1×(1/L)×4×8.85E^-18＝0.5fF/L

一方面在这种情况下，做为最上层的位的电容的相对精确度，必须小于单位电容(196fF)的0.05％。

因此，要将寄生电容的大小控制在单位电容0.05％以下的话，单位电容单元及配线之间的距离L应为以下值是必要的：

           0.5fF/L＜196fF×0.0005

即：                L＞5.1μm

在这种情况下，电容序列的面积应为：

          (14×2+5.1×2+0.5)²＝38.7²＝1497.69

所以，即使只是将4个单位电容单元以2×2的形式，不留间隙的排列，也需要近2倍的面积(28×28＝784)。

再有，单位电容单元之间穿过2条配线，这些配线在相隔同样的距离时，单位电容单元之间的间隔即为16.3μm，在这个条件下，若是36个单位电容以6×6的形式排列的电容序列，其全体面积为有效电容面积的约4倍。

如上所述，在以前的情况下，为避免各个电容单元的电容相对精确度的下降，考虑到配线产生寄生电容的原因，就需增大电容单元之间的间隔，其结果，不仅复数电容单元之间的电容相对精确度降低，而且还增大了晶片的面积，导致晶片成本的上升这一缺点。

本发明是鉴于以上几点原因而进行的，其主要目的是，在用配线联接半导体衬底上的复数个电容单元等的电路单元半导体集成电路上，不需增大电路单元之间的间隔就可减小电路单元之间、配线之间、配线和单元之间的寄生电容，如此，即不会导致因增大面积而产生的晶片成本的上升，同时又可提高电路单元之间电容的相对精确度。

为达到上述目的，本发明是在配线和配线之间，配线和电路单元之间配置屏蔽线，借助此屏蔽线来控制寄生电容。

具体地讲，根据第1方面所述的半导体集成电路，它包括相互接近配置的第1和第2配线，以及为减小控制上述第1及第2配线的结合电容而设置的屏蔽线。

另外，根据第2方面所述的发明，它包括上述半导体集成电路中，具有第1电极和第2电极的电路单元，还有，上述第1配线是联接于上述电路单元的上述第1电极的第1电极配线，上述第2配线是联接于上述电路单元的上述第2电极的第2电极配线，上述屏蔽线是为控制包含上述第1电极配线和第2电极配线之间的电容耦合，第1电极配线和第2电极配线之间的电容耦合以及上述第2电极配线和上述第1电极的电容耦合而设置的。

所以，根据第1和第2方面所述的发明，因可用屏蔽线控制第1配线和第2配线之间的电容耦合、配线和电容之间的电容耦合，就可减小两条配线或者是配线和电极之间的间隔，也就不需要增大全体电路即可提高电路单元所有的电容相对精确度。

再有，根据第3方面所述发明的上述半导体集成电路，其包括各自的第1电极和第2电极，相互近距离配置的复数个电容单元。还有，上述第1配线是用于联接上述各个电路单元的上述第1电极的第1电极配线、上述第2配线是用于联接上述各个电路单元的上述第2电极的第2电极配线、上述屏蔽线是为控制包含上述第1电极配线和第2电极配线之间的电容耦合、上述第1电极配线和第2电极配线之间的电容耦合而设置的。

因此，根据上述第3方面所述的发明，可同时减小和控制以下的电容耦合，即，在复数个电容单元中，各个第1电极是供给各个电容单元个别电位的个别电极；各个第2电极是供给各个电容单元共同电位的共同电极，各个电容单元的各自的电极配线和其他的各个电容单元的共同电极的电容耦合、以及各个电容单元的个别电极配线和其他的各个电容单元的共同电极配线的电容耦合。

还有，根据上述地4方面所述的发明，在上述集成电路中，上述屏蔽线是为了控制上述第2电极配线和上述第1电极的电容耦合而设置的。

进一步，根据第4方面所述的发明，在复数电容单元中，第1电极和第2电极是各个电容单元的个别电极时，不仅可以控制第1电极配线和第2电极配线之间的电容耦合以及第1电极配线和第2电极之间的电容耦合，还可以控制第2电极配线和第1电极之间的电容耦合。

附图说明

图1是本发明实施例1的电容序列构成的模式平面图。

图2是本发明实施例2的单位电容单元构成的模式平面图。

图3是图2的II-II断面图。

图4是本发明实施例3的单位电容单元构成的模式平面图。

图5是图4的IV-IV断面图。

图6是本发明实施例4的电容单元构成的模式平面图。

图7是无屏蔽线的单位电容单元构成的模式平面图，与图6对应。

图8是本发明实施例5的电容序列构成的模式平面图。

图9是无屏蔽线的单位电容单元构成的模式平面图，与图8对应。

图10表示电容序列的寄生电容发生状态的等价电路图，图10(a)是有屏蔽线的情况，图10(b)是没有屏蔽线的情况。

图11表示本发明实施例6的单位电容单元构成的模式平面图。

图12是无屏蔽线的单位电容单元构成的模式平面图，与图11对应。

图13表示本发明实施例7的10位线电荷再分配型A/D转换器的构成电路图。

图14是对比本发明例和以前例的10位电荷再分配型A/D转换器的各积分比的直线特性的图。

图15表示以前的电容序列构成模式的。

具体实施方式

以下，基于图来说明本发明的实施例1～7。

实施例1

图1是关于本发明实施例1的电容序列构成的模式图。这个电容序列，如以下所述，是做为电荷再分配型A/D转换器的局部D/A转换器使用于电荷分配型D/A转换器中的。

图1的电容序列是由4个单位电容单元1A～1D以2×2的形式配置形成的。在这些单位电容1A～1D中，就单位电容1A和1B为独立电容，剩下的单位电容1C和1D组成1个单元电容的情况加以说明。也就是，这3个电容单元1A、1B及(1C、1D)的电容比，C1∶C2∶C3＝1∶1∶2。

各个电容单元1A～1D基本做成正方形，各自具有下方电极2A～2D和上方电极3A～3D。下方电极2A～2D是由单位电容1A～1D之间共同的下方电极配线4联接起来。这个下方电极配线4是从图1的上方向下延伸，联接下方电极2C以后，按2A、2D、2B的顺序将这些下方电极联接起来，且配置在电容序列的周围。

另一方面，单位电容单元1A的上方电极3A被上方电极配线5A联接。这个上方电极配线5A从图1的上方向下延伸，配置在电容序列的左边(如该图)和下边。单位电容单元1B的上方电极3B被上方电极配线5B联接。这个上方电极配线5B从该图的上方向下延伸，以可达到上方电极3B的形式配置。剩下的单位电容单元1C、1D由上方电极配线5C联接。这个上方电极配线5C从该图的上方向下延伸，以通过电容序列中央的形式配置。

然后，本实施例的电容序列区域内，在单位电容单元1A的上方电极配线5A的两侧设置屏蔽线6。这个屏蔽线6是以尽可能多的环绕单位电容单元1C、1D共同的上方电极配线5C的方式设置的。因而，单位电容单元1B、1D的下方电极2B、2D及下方电极配线4位于上述屏蔽线6的一侧，上方电极配线5A位于另一侧，所以，可减小这个上方电极配线5A和下方电极2B、2D及下方电极配线4之间的电容耦合。而、单位电容单元1A～1D的下方电极2A～2D位于上述屏蔽线6的一侧，上方电极配线5C位于另一侧，由于该屏蔽线6的配置，同样可以减小上方电极配线5C和各单位电容单元1A～1D的下方电极2A～2D之间的电容耦合。

还有，由于如此设置了屏蔽线6，尽管上述屏蔽线6和上方电极配线5A、5C会产生新的寄生电容8、8...，但是，这些寄生电容8、8...并不会对单位电容单元1A～1D之间的电容相对精确度有较大的影响。

因而，按照本实施例的作法，在不增大单位电容单元1A～1D之间的间隔的情况下，即能有效控制上方电极配线5A和下方电极配线4之间的电容耦合，以及上方电极5A和下方电极2B、2D之间的电容耦合的同时，又能有效控制上方电极配线5C和下方电极2A～2D之间的电容耦合。这样，即不会导致增大电路面积而引起的晶片成本上升，又可提高单位电容单元1A～1D之间的电容相对精确度。

实施例2

图2及图3是本发明实施例2的电容单元构成的模式图。

本实施例中，在衬底(图中未表示)上设置了第1导电层11、图中位于该第1导电层11上方的第2导电层12、以及第2导电层12上方的第3导电层13。电容单元1是由在第1导电层11上形成的下方电极2、在介于绝缘层14且位于下方电极2对面的第2导电层12上形成的上方电极3两部分组成。下方电极2由下方电极配线4联接，而下方电极配线4是在第1导电层11上形成的。另一方面，上方电极3介于导电体7，由第3导电层13上形成的上方电极配线5联接。

如此，本实施例中，在上方电极配线5周围的大部分配置了在第1及第2导电层上形成的屏蔽线6。上述屏蔽线6的利用第1导电层11形成的部分和利用第2导电层12形成的部分是通过导电体7来导电的。

因而，本实施例同样可以得到实施例1的效果。

并且，本实施例中的屏蔽线6是由第1、第2导电层11、12形成的。当然，只在第2导电层12上形成屏蔽线6也是可行的。

实施例3

图4及图5是本发明实施例3的电容单元构成的模式图。并且，与上述实施例2中相同的部分即采用相同的符号又省略说明。

本实施例与第2实施例的情况相同，电容单元1包括：在第1导电层11上形成的下方电极2、在介于绝缘层14且位于下方电极2对面的第2导电层12上形成的上方电极3两部分组成。下方电极2由下方电极配线4联接，而下方电极配线4是在第1导电层11上形成的。另外，上方电极3由上方电极配线5联接，这个上方电极配线5和电极3的联接部分是利用第3导电层13形成的。本实施例与上述实施例2的不同点是：上方电极配线5不是由第3导电层13上形成的，而是由第1导电层11形成的。还有，上方电极配线5和第3导电层13是通过导电体7来导电的。

而且，本实施例中，上方电极配线5由在第1导电层11形成的屏蔽线6围绕着，这样的构成，可同时控制上方电极配线5和下方电极配线4之间的电容耦合，及上方电极配线5和上下方电极2、3的电容耦合。

因而，本实施例可以得到与实施例2情况相同的作用及结果。

实施例4

图6是本发明实施例4的电容单元构成的模式图。

本实施例中，由扩散层(最下层)2和位于其上的多晶硅层3之间的电容构成单位电容，由影响这个单位电容的电容精确度的多晶硅层3及配线的各个部分形成单位电容单元1。

具体地讲，扩散层2呈近似矩形，对应于这个扩散层2的扩散层电极配线4，是由相邻的单位电容单元1、1相间的纵横延伸配置的第一部分4a、4a...，接近于对应的单位电容单元1的从4个第1部分4a、4a...向各个扩散层2的各边中央延伸的第二部分4b、4b...，重叠在扩散层2周围的矩形边框的第3部分4c组成。扩散层电极配线4的第1部分4a、4a...是由在位于上述多晶硅层3的上层的第1导电层形成的，第2部分4b、4b...及第3部分的4c同样是由第1导电层形成的。

另一方面，多晶硅层3是由：配置在扩散层电极配线4的第3部分4c的内侧周围，和扩散层2的中央部分重合近似矩形的第1部分3a，这个第1部分3a的各边中央呈现放射状延长的4个第2部分3b、3b...，在扩散层2的外侧周围，围绕上述扩散层2配置的近似矩形边框的第3部分3c组成。这个第3部分的3c形成单位电容单元1的区域周边。联接于多晶硅层3的多晶硅层电极配线5是由：和扩散层电极配线4的纵方向的第1部分4a相互重叠配置的第1部分5a，从这个第1部分5a向多晶硅层3的第3部分3c的两个偶角横向延长的两个第2部分5b、5b，重叠于多晶硅层3的第3部分3c配置的近似矩形边框的第3部分5c组成。

多晶硅层电极配线5的第1～第3部分5a～5c都是在第3导电层(最上层)上形成的，第3部分的5c介于第1导电层及其上的第2导电层联接于多晶硅层3的第3部分3c上。还有，在层厚的方向相邻的层间由没有在图中显示的绝缘层来起绝缘作用。另外，图6中所示白色小四方形是介于相应层间的导电体(Via)。

而且，本实施例中，在第2导电层上设置屏蔽线6。这个第2导电层的屏蔽线6示位于配置在第1导电层的扩散层电极配线4和配置在第3导电层电极配线5之间，控制这两条配线4、5之间的电容耦合。这个屏蔽线6在图中没有表示，固定于接地电位。

具体地讲，上述屏蔽线6是由：覆盖在扩散层电极配线4的纵横方向的第1部分4a上，且位于多晶硅层电极配线5的第1部分5a的下方的第1部分6a，覆盖在扩散层电极配线4的第2部分4b的第2部分6b组成，这个第1及第2部分6a、6b形成于第2导电层上。上述屏蔽线6则在其内侧的周围(即位于扩散层电极配线4的四个第1部分4a和多晶硅层电极配线5的第3部分5c之间)，矩形边框的第3部分6c形成在第3导电层(一部分在第1导电层)上，这个第3部分通过6c接地。

在这里，为了进行比较，图7中表示了未设置屏蔽线亦可控制寄生电容耦合的以前的单位电容单元。还有，该图中形成扩散层电极配线4及多晶硅层电极配线5的各个部分的导电体与本实施例的情况多少有一些差异，而其配置方法与本实施例基本相同。通过图6和图7的比较，很明显，本实施例中，由于设置了屏蔽线6，扩散层电极配线4的各个第1部分4a和单位电容单元1之间的间隔可以缩小。

因而，按照本实施例的做法，尽管多晶硅层3是影响单位电容单元1的电容相对精确度的区域，但因为包含这个多晶硅层3的第3部分及多晶硅层电极配线5的第3部分5c的各个区域形成单位电容单元1，在这个单位电容单元1以外的区域，在第1导电层上配置扩散层电极配线4，在第3导电层上配置多晶硅层电极配线5，并因为可以在与这两条配线4、5上下重合的第2导电层上配置了屏蔽线6，由于这条屏蔽线6的设置，就可减小上述两条配线4、5之间的电容耦合。其结果，由于可以确保各个单位电容单元1的电容所期待的基本电容值，就可以谋求提高相邻单位电容单元1、1之间电容的相对精确度。并且，不需要增大扩散层电极配线4和多晶硅层配线5之间的间隔，也不会导致增大单元的面积。

实施例5

图8是表示本发明实施例5的电容序列构成的模式图。并且，与上述实施例1中相同的部分采用相同的符号。

这个电容序列包含以2×2的形式配置的4个单位电容单元1A～1D形成的。单位电容单元1A～1D均略呈矩形，包括下方电极2A～2D和上方电极3A～3D。下方电极2A～2D形成于第1导电层，上方电极3A～3D形成于位于第1导电层上方的第2导电层。各个单位电容单元1A～1D的下方电极2A～2D由单位电容单元1A～1D之间的共同下方电极配线4联接。这个下方电极配线4形成于第2导电层之上的第3导电层。另一方面，单位电容单元1A的上方电极3A是由上方电极配线5A联接的。这个上方电极配线5A形成于第2导电层。单位电容单元1B的上方电极3B由上方电极配线5B联接。这个上方电极配线5B也与上方电极配线5A相同，形成于第2导电层。

而且，本实施例中，设置了第1导电层上形成的屏蔽线6a和第2导电层上形成的屏蔽线6b。这两个屏蔽线6a、6b各自形成于第1、第2导电层内，各个单位电容单元1A～1D的下方电极2A～2D，上方电极3A～3D，上方电极配线5A、5B，及下方电极配线4形成区域以外的区域。因此，上述屏蔽线6a、6b，和除上方电极配线5A及与上述上方电极配线5A相联接的单位电容单元1A以外的各个单位电容单元1B～1D的下方电极配线2B～2D及上方电极配线3B～3D，还有下方电极配线4一起奏效控制电容耦合的功能。

在这里，为了进行比较，用图9表示了无屏蔽线的半导体集成电路。这个半导体集成电路如图10(b)所示，由于单位电容单元1A的上方电极配线5A和单位电容单元1B的下方电极2B之间发生的寄生电容8的存在，单位电容单元1A的电容只增大了ΔC(C+ΔC)，电荷保存电容的相对精确度就破坏了。对于这样的问题，本实施例如图10(a)所示，单位电容单元1A的电容不发生变化，所以可以保持相对精确度。

因此，据本实施例的做法，可能得到与实施例1相同的作用与结果。

实施例6

图11表示本发明实施例6的单位电容单元构成的模式图。

这个单位电容单元包括多晶硅层，这个多晶硅层上的第1导电层，这个第1导电层上的第2导电层，这个第2导电层上的第3导电层，而在上述的多晶硅层上形成第1电极2，第3导电层上形成第2电极3。

联接于第1电极2的第1电极配线4是由相将邻单位电容单元1、1的间隔配置为纵向延伸的第1部分4a、4a...，和从第1电极2的四个偶角向各个横方向延伸的四个第2部分4b、4b...组成的。这些第1及第2部分4a、4b都形成在第3导电层上。

另一方面，联接在第2电极3上的第2电极配线5是由相将邻单位电容单元1、1的间隔配置为纵向和横向延伸的第1部分5a、5a...，及其对应于从接近单位电容单元1A的四个第1部分5a、5a...向各个第2电极3的各边中央延伸的四个第2部分5b、5b...组成。各个第1部分5a形成于第1导电层。而各个第2部分5b，在第1部分5a一侧形成于第1导电层，在第2电极3一侧形成于第3导电层，二者通过第2导电层联接。

如此，本实施例中，在控制第1导电层的第1电极配线5和第3导电层的第1电极配线4的电容耦合的同时，为也能控制上述第1导电层的第2电极配线5和第3导电层的第2电极3之间的电容耦合，在第1和第3导电层之间的第2导电层上设置了屏蔽线6。上述屏蔽线6包括第1导电层的第2电极配线5的第1部分5a和设计成矩形状上下重合的第2导电层上的第1部分6a。另外，这个屏蔽线6形成在位于第2电极配线5的四个第1部分5a的内侧和第2电极3外侧的内端周围，矩形边框的第2部分6b形成于第1及第3导电层上。

在这里，为了进行比较，用图12表示了未设置屏蔽线控制寄生电容耦合的以前的单位电容单元。还有，该图中，形成第1电极配线4及第2电极配线5的各个部分的导电体与本实施例的情况多少有些差异，但哪配置方法与本实施例基本相同。通过图11和图12的比较，很明显，由于本实施例设置了屏蔽线6，就可知道第2电极配线5的各个第1部分5a和单位电容单元1之间的间隔还可以缩小。

实施例7

图13表示本发明实施例7的关于10位线电荷再分配型A/D转换器的构成图。这个A/D转换器做为器局部D/A转换器10，组合了使用实施例4的电容序列20(参照图6)的电荷分配型D/A转换器。

上述电容序列20包括电容比为16∶8∶4∶2∶1∶1∶1∶1∶1∶1的10个电容，D/A转换器包括在每隔电容设置的10个开关的开关群30。而且，在将对应于最上面的位电容开关切换至Vrefh一侧的同时，其他电容开关切换至Vrefl一侧，这种情况下，由比较器40比较输入脉冲信号Vin和最上面的位电容的大小。而且，逐级转换逻辑电路50，基于上述比较器40的比较结果，最上面位电容大的时候，将开关固定于Vrefh一侧，决定位值为“1”。另一方面，最上面的位电容小的时候，将开关切换至Vrefl一侧，决定位值为“0”。这样的操作在各个电容中按时钟顺次进行，据决定各个位值，将模拟信号转变成数码信号进行输出。

在这里，就本实施例的A/D转换器上进行的积分比直线特性的实验结果加以说明。另外，为了进行比较，使用组合了无屏蔽线的电容序列(图7)的D/A转换器的做为以前的例的A/D转换器，调查了其积分比直线的特性，一同表示在图14中。

从图14中可以明白，以前的例的情况下，对于发生±1.7LSB的误差的情况，本发明可控制在±0.2LSB以下。

因此，按照本实施例的做法，组合了以电荷分配型D/A转换器为局部D/A转换器的电荷再分配A/D转换器中，因在电荷分配型D/A变换器10上使用了实施例4中的电容序列20，在不需要导致增大电容序列20的面积的情况下，可提高上述电容序列20内的各个单位电容单元的电容的相对精确度，可贡献于提高电荷分配型D/A转换器10及电荷再分配型A/D转换器的精确度。

还有，本实施例中，在电荷分配型D/A转换器10的电容序列10上对适用于实施例4的情况进行了说明，同时也适用于第1～第3以及第5、第6的实施例。

据上所说明的，本发明的效果为，根据第1及第2方面的发明所述的半导体集成电路的做法，由于第1配线和第2配线之间的电容耦合及配线和电极之间的电容耦合，可由屏蔽线的配置而减小，所以，与以前相比，可以缩小两颗配线之间、配线和电极之间的间隔，如此，在不需要增大电路面积的情况下，可提高电路单元所有电容的相对精确度。

另外，根据第3方面发明所述的做法，复数的电容单元中，在各个第1电极为分别供应各个电容单元电位的单个对应电极，各个第2电极则为各个电容单元提供共同电位的共同电极的情况下，可同时控制减小各个电容单元的个别电极配线和其他的各个电容单元的共同电极之间的电容耦合，以及，各个电容单元的个别电极配线和其他各个电容单元的共同电极配线的电容耦合。

再有，根据第4～12方面发明所述的做法，复数电容单元中，第1电极及第2电极为各个电容单元个别电极的情况下，在能减小第1电极配线和第2电极配线的电容耦合，第1电极配线和第2电极的电容耦合的同时，也可能减小第2电极配线和第1电极之间的电容耦合。

Claims (30)

1.一种半导体集成电路，包括：

排列在N×M矩阵中的多个电容器单元，每个电容器单元具有形成在第一导电层中的第一电极，和形成在第二导电层上的第二电极，第二导电层在第一导电层之上；和

在所述多个电容器单元的至少两个电容器单元之间，形成在第一导电层和第二导电层中的至少一个导电层的区域中的屏蔽线。

2.根据权利要求1所述的半导体集成电路，其中所述区域对应于所述至少两个电容器单元之间的连续区域。

3.根据权利要求1所述的半导体集成电路，其中所述区域对应于沿所述至少两个电容器单元之一的长度延伸的区域。

4.根据权利要求1所述的半导体集成电路，其中所述区域对应于围绕所述至少两个电容器单元的区域。

5.根据权利要求1所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域中的每一个各围绕所述多个电容器单元中的每一个。

6.根据权利要求1所述的半导体集成电路，其中所述区域对应于所述至少两个电容器单元之间的第一导电层和第二导电层二者的区域。

7.根据权利要求6所述的半导体集成电路，其中所述区域对应于围绕所述至少两个电容器单元的区域。

8.根据权利要求1所述的半导体集成电路，其中N和M各为大于1的整数值。

9.根据权利要求8所述的半导体集成电路，其中所述多个电容器单元排列在2×2矩阵中。

10.根据权利要求8所述的半导体集成电路，其中所述区域对应于所述多个电容器单元的相邻电容器单元之间的连续区域。

11.根据权利要求8所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域各沿所述多个电容器单元的相应的相邻电容器单元之一的长度延伸。

12.根据权利要求8所述的半导体集成电路，其中所述区域对应于围绕所述多个电容器单元的区域。

13.根据权利要求8所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域中的每一个各围绕所述多个电容器单元中的每一个。

14.根据权利要求8所述的半导体集成电路，其中所述区域对应于所述多个电容器单元的相邻电容器单元之间的第一导电层和第二导电层二者的区域。

15.根据权利要求8所述的半导体集成电路，其中所述所述区域对应于围绕所述多个电容器单元的第一导电层和第二导电层二者的区域。

16.根据权利要求8所述的半导体集成电路，其中所述屏蔽线层形成在第二导电层中。

17.根据权利要求16所述的半导体集成电路，其中所述区域对应于所述至少两个电容器单元之间的连续区域。

18.根据权利要求16所述的半导体集成电路，其中所述区域对应于沿所述至少两个电容器单元之一的长度延伸的区域。

19.根据权利要求16所述的半导体集成电路，其中所述区域对应于围绕所述至少两个电容器单元的区域。

20.根据权利要求16所述的半导体集成电路，其中所述区域对应于多个区域，所述多个区域中的每一个各围绕所述多个电容器单元中的每一个。

21.根据权利要求1所述的半导体集成电路，其中设置所述屏蔽线，以便抑制所述至少两个电容器单元之间耦合的电容。

22.根据权利要求20所述的半导体集成电路，其中还包括连接到电容器的电极线，

其中电极线形成在第一导电层和第三导电层中的至少一个中，所述第三导电层在所述第二导电层之上。

23.根据权利要求22所述的半导体集成电路，其中所述电极线包括形成在第一导电层中的第一电极线和形成在第三导电层中的第二电极线。

24.根据权利要求23所述的半导体集成电路，其中第二导电层位于第一导电层和第三导电层之间中，没有任何介入的导电层。

25.根据权利要求24所述的半导体集成电路，其中第一电极线连接到电容器的第一电极，第二电极线连接到电容器的第二电极。

26.根据权利要求24所述的半导体集成电路，其中屏蔽线设置在预定的固定电位。

27.根据权利要求26所述的半导体集成电路，其中屏蔽线的固定电位是地电位。

28.根据权利要求8所述的半导体集成电路，其中每个电容器单元被屏蔽线围绕。

29.一种电荷分配型数字模拟转换器件，包括根据权利要求24所述的半导体集成电路。

30.一种电荷再分配型模拟数字转换器件，包括局部数字模拟转换器件，所述局部数字模拟转换器件是根据权利要求29所述的电荷分配型数字模拟转换器件。

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