JP2013135222A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、電極とゲートの突出された横面間のキャパシタンスを形成し、特に、ゲート−ソース間のキャパシタンスを増大させることにより、シュートスルー現象を除去することができる半導体素子及びその製造方法に関する。
【解決手段】本発明によると、一定の体積を有する半導体本体と、上記半導体本体の上面に形成されたソースと、上記半導体本体の一定の深さを有する溝内に形成され、上記半導体本体の上面に突出されて、設定しようとするキャパシタンスに応じて突出高さが変更される突出領域を有するゲートと、上記ゲートの上記突出領域の横面とキャパシタンスを形成する電極と、を含む半導体素子及びその製造方法が提案される。
【選択図】図５

Description

本発明は、電源装置で発生するシュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）に鈍感な半導体素子及びその製造方法に関する。
一般的に、ユーザの多様な要求に応じた多様な電子装置が具現されており、このような電子装置は、該当機能を具現するために動作電源を供給する電源供給装置を採用することができる。
電源供給装置は通常、電力変換効率、小型化などの利点のため、スイッチングモード電源（ｓｗｉｔｃｈｉｎｇ ｍｏｄｅ ｐｏｗｅｒ ｓｕｐｐｌｙ）方式を採用することができる。
図１は通常の電源装置の概略的な回路図である。
図１を参照すると、通常の電源装置１０は、入力電源を交番スイッチングする第１及び第２スイッチＨＳ、ＬＳと、第１及び第２スイッチのスイッチングを制御する集積回路ＩＣとを含むことができる。
このような通常の電源装置は、例えば、同期式バックコンバータ（ｓｙｎｃｈｒｏｎｏｕｓ ｂｕｃｋ ｃｏｎｖｅｒｔｅｒ）の場合、シュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）の問題が生じる可能性がある。
そのため、図２のように、第１及び第２スイッチＨＳ、ＬＳの交番スイッチングの間にデッドタイム（ｄｅａｄ ｔｉｍｅ）を強制的に付与して、シュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）の問題を解決することができる。
しかし、図３のように第１スイッチＨＳと第２スイッチＬＳとの接点部に急な電圧変化（ｄＶ／ｄｔ）が発生する場合、これによるシュートスルー（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）の問題は解決することが困難であるという問題点がある。
即ち、図４に図示されるように、第１スイッチＨＳと第２スイッチＬＳとの接点部に急な電圧変化（ｄＶ／ｄｔ）が発生すると、第２スイッチＬＳのゲート−ドレイン間のキャパシタンス成分Ｃｇｄを介して大きい変位電流ｉが第２スイッチＬＳのゲート端に流れ、この電流ｉの一部ｉ１はゲート抵抗成分Ｒｇ、ゲートインダクタンス成分Ｌｇ及び外部抵抗Ｒｅｘｔが直列に連結されている回路に流れて接地に流れ出、残りの電流ｉ２は第２スイッチＬＳのゲート−ソース間のキャパシタンス成分Ｃｇｓを介して接地に流れ出る。
一部の電流ｉ１の残留成分は、ゲート抵抗成分Ｒｇ及び外部抵抗Ｒｅｘｔにポテンシャルドロップ（ｐｏｔｅｎｔｉａｌ ｄｒｏｐ）を誘導し、このポテンシャルドロップ（ｐｏｔｅｎｔｉａｌ ｄｒｏｐ）が第２スイッチＬＳのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）より大きいと、第２スイッチＬＳがターンオンされる。これにより、既にターンオンされている第１スイッチＨＳと第２スイッチＬＳが同時にターンオンされるシュートスルー現象が発生するという問題点がある。
そのため、スイッチ素子のゲート−ソース間のキャパシタンス成分を増大させなければならない。しかし、これはスイッチ素子の体積を増加させるため、限定されている半導体基板で所望の数のスイッチ素子を製造することが困難であるという問題点がある。
本発明は上記の問題点を解決するためのものであって、本発明は、ソースに連結された電極とゲートの突出された横面間のキャパシタンスを形成し、特に、ゲート−ソース間のキャパシタンスを増大させることにより、シュートスルー現象を除去することができる半導体素子及びその製造方法を提案することを課題とする。
上述の本発明の課題を解決するために、本発明の一技術的側面によると、一定の体積を有する半導体本体と、上記半導体本体の上面に形成されたソースと、上記半導体本体の一定の深さを有する溝内に形成され、上記半導体本体の上面に突出されて、設定しようとするキャパシタンスに応じて突出高さが変更される突出領域を有するゲートと、上記ソースに電気的に連結され、上記ゲートの上記突出領域の横面とキャパシタンスを形成する電極と、を含む半導体素子が提案される。
本発明の一技術的側面によると、上記半導体本体の下面に形成されたドレインをさらに含むことができる。
本発明の一技術的側面によると、上記ゲートの突出領域と上記電極との間には誘電体層が形成されることができる。
本発明の一技術的側面によると、上記ソース、ドレイン及びゲートは、一つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ ＦＥＴ）を形成することができる。
本発明の一技術的側面によると、上記ゲートの上記突出領域の突出高さは、少なくとも幅の０．５倍であることができる。
上述の本発明の課題を解決するために、本発明の他の一技術的側面によると、一定の体積を有する半導体本体と、上記半導体本体の上面に形成されたソースと、上記半導体本体の一定の深さを有する溝内に形成され、上記半導体本体の上面に突出される突出領域を有するゲートと、上記ゲートの上記突出領域を覆う電極を製造する段階と、上記ゲートの上記突出領域の上面を覆う電極を研磨（Ｇｒｉｎｄｉｎｇ）して除去する段階と、上記ゲートの上記突出領域の上面に酸化膜を成長させる段階と、を含む半導体素子の製造方法が提案される。
本発明の他の一技術的側面によると、上記電極を製造する段階は、上記ゲートの上記突出領域の高さと上記突出領域の横面と対向する上記電極の長さを変更して、所望のキャパシタンスを設定することができる。
本発明の他の一技術的側面によると、上記電極を製造する段階は、上記半導体本体の下面にドレインを形成することができる。
本発明の他の一技術的側面によると、上記電極を製造する段階は、上記電極と上記ソースとが電気的に連結されることができる。
本発明の他の一技術的側面によると、上記電極を製造する段階は、上記ゲートの突出領域と上記電極との間に誘電体層を形成することができる。
本発明によると、ソースに連結された電極とゲートの突出された横面間のキャパシタンスを形成し、突出された高さを変更することで、半導体素子の幅が増加することなくゲート−ソース間のキャパシタンスを増大させることができる。これにより、半導体素子の幅が増加することなくシュートスルー現象を除去することができる効果がある。
通常の電源装置の概略的な回路図である。 図１の電源装置のスイッチングの波形グラフである。 急な電圧変化による図１の電源装置のスイッチングの波形グラフである。 図３の急な電圧変化による図１の電源装置に採用されたスイッチング用半導体素子の寄生キャパシタンスを含む等価回路図である。 本発明の半導体素子の概略的な構成図である。 本発明の半導体素子の概略的な製造方法を示す図面である。 半導体素子の製造時に発生する問題点を示した図面である。 本発明の半導体素子の部分拡大図である。
以下、添付された図面を参照して、本発明が属する技術分野において通常の知識を有する者が本発明を容易に実施することができるように、好ましい実施例を詳細に説明する。
但し、本発明の好ましい実施例を詳細に説明するにあたり、係わる公知技術または構成についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。
また、類似の機能及び作用をする部分に対しては図面全体にわたって同一または類似の符号を用いる。
なお、明細書の全体において、ある部分が他の部分と「連結」されているとする場合、これは「直接的に連結」されている場合だけでなく、その間に他の構成を介して「間接的に連結」されている場合も含む。
また、ある構成要素を「含む」ということは、特別に反対される記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができるということを意味する。
以下、図面を参照して本発明を詳細に説明する。
図５は本発明の半導体素子の概略的な構成図である。
図５を参照すると、本発明の半導体素子１００は、半導体本体１１０と、ソース１２０と、ゲート１３０と、電極１４０と、誘電体層１５０と、ドレイン１６０と、を含むことができる。
半導体本体１１０は、一定の体積を有して半導体素子１００の本体を構成することができる。半導体本体１１０の一部には、一定の深さを有する溝が形成されることができる。半導体素子１００がＮ ＭＯＳ ＦＥＴである場合、半導体本体１１０はＰ型不純物で構成されることができる。
ソース１２０は、半導体本体１１０の上面に形成されることができ、半導体本体１１０に形成された溝の周りの上面に形成されることができる。半導体素子１００がＮ ＭＯＳ ＦＥＴである場合、ソース１２０はＮ型不純物で構成されることができる。
ゲート１３０は半導体本体１１０の溝の内部に形成されることができ、ゲート１３０の少なくとも一部は、上記溝の内部から半導体本体１１０の上面に突出される突出領域を形成することができる。突出領域１３１の高さは、設定しようとするキャパシタンスに応じて異なって形成されることができる。通常、ゲート１３０はポリ−シリコン（Ｐｏｌｙ−Ｓｉ）などの導電体物質からなることができる。
電極１４０は、ゲート１３０の突出領域１３１の横面と対向して形成され、ソース１２０に電気的に連結されて、ゲート１３０の突出領域１３１の横面とキャパシタンスを形成することができる。上記電極１４０は、ポリ−シリコン（Ｐｏｌｙ−Ｓｉ）などの導電体物質からなることができる。ゲート１３０の突出領域１３１の横面とキャパシタンスを形成するために、電極１４０とゲート１３０の突出領域１３１との間には誘電体層１５０が形成されることができる。図５には、電極１４０とソース１２０とが半導体素子の内部で電気的に連結されると図示されているが、これに限定されず、半導体素子の外部または内部の面接触などの多様な方法により連結されることができる。
ドレイン１６０は、半導体本体１１０の下部に形成されることができる。半導体素子１００がＮ ＭＯＳ ＦＥＴである場合、ドレイン１６０はＮ型不純物で構成されることができる。
上述のように構成されたソース１２０、ゲート１３０及びドレイン１６０を有する半導体素子１００は、一つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ ＦＥＴ）であることができる。
半導体素子１００がＮ ＭＯＳ ＦＥＴである場合の半導体本体１１０、ソース１２０及びドレイン１６０を構成する不純物について上述したが、半導体素子１００がＰ ＭＯＳ ＦＥＴである場合には、半導体本体１１０、ソース１２０及びドレイン１６０を構成する不純物がＮ ＭＯＳ ＦＥＴの場合と反対であることができる。
図６は本発明の半導体素子の概略的な製造方法を示す図面である。
図５と図６をともに参照すると、まず、一定の体積を有する半導体本体１１０と、半導体本体１１０の上面に形成されたソース１２０と、半導体本体１１０の一定の深さを有する溝内に形成され、半導体本体１１０の上面に突出される突出領域１３１を有するゲート１３０と、ゲート１３０の突出領域１３１を覆う電極１４０と、を製造することができる（Ｓ１）。
具体的には、一定の体積を有する半導体本体１１０の上面に一般的なリソグラフィ技術を用いて、ソース領域のパターンを形成し、イオン注入等によりソース１２０を形成する。次に、同様のリソグラフィ技術を用いて、溝を形成するためのパターンを形成し、エッチングプロセスによりパターンの開口した位置に、一定の深さを有する溝を形成する。当該パターンは、一定の深さを有する溝を形成するために十分なエッチング耐性を有することが望ましい。その後、半導体本体１１０上面に、酸化膜等の誘電体膜を形成する。
ゲート１３０は、エッチングプロセスにより形成される。つまり、一定の深さを有する溝の内部、および、半導体本体１１０の上面に、突出領域１３１を形成するのに十分な厚さのゲート電極を形成する。その後、ゲート１３０のパターンを形成し、エッチングにより突出領域１３１を有するゲート１３０を形成する。また、ゲート１３０は、リフトオフプロセスにより形成されてもよい。
その後、ゲート１３０が形成された半導体本体１１０の上面に、酸化膜等の誘電体膜を形成する。そして、電極１４０用のパターンを形成した後に、蒸着等の一般的な電極形成プロセスにより電極１４０を形成する。
次に、ゲート１３０の突出領域１３１の上面を覆う電極１４０を研磨して除去することができる（Ｓ２）。
最後に、酸化膜を成長（ｏｘｉｄｅ ｄｅｐｏｓｉｔｉｏｎ）させることができる（Ｓ３）。上記酸化膜は、ゲート１３０の突出領域１３１及び電極１４０の上面に形成されることができる。
図７は半導体素子の製造時に発生する問題点を示した図面である。
図６と図７をともに参照すると、一定の体積を有する半導体本体１１０と、半導体本体１１０の上面に形成されたソース１２０と、半導体本体１１０の一定の深さを有する溝内に形成され、半導体本体１１０の上面に突出される突出領域１３１を有するゲート１３０と、ゲート１３０の突出領域１３１を覆う電極１４０とを製造することができるが（Ｓ１）、ゲート１３０の突出領域１３１の上面とその上面を覆う電極１４０の表面が粗くなることにより、電極１４０とゲート１３０間の精密なキャパシタンスの調節が困難になる。
そのため、ゲート１３０の突出領域１３１の上面を覆う電極１４０を研磨して除去し、突出領域１３１の高さを調整することにより電極１４０とゲート１３０間のキャパシタンスを調節することができる。
図８は本発明の半導体素子の部分拡大図である。
図８を参照すると、ゲート１３０の突出領域１３１は、高さＨと幅Ｌを有することができる。
ここで、突出領域１３１の高さＨは、突出領域１３１の上面から突出領域１３１の横面のうち、電極１４０と互いに対向する部分までの長さであることができる。
上述のように、突出領域１３１の高さＨを調整することにより電極１４０とゲート１３０間のキャパシタンスを調節することができるが、突出領域１３１の高さＨは、図６の第１段階（Ｓ１）で調節することができる。
突出領域１３１の横面は対向する電極１４０とキャパシタンスを形成するが、対向する電極１４０の長さ、面積及び電極１４０と上記横面間の距離などによりキャパシタンスが調節されることができる。
例えば、電極１４０と突出領域１３１の横面間の距離を短くするほど、または、突出領域１３１の高さ及び対向する電極１４０の長さを長くするほど、キャパシタンスが高く形成されることができる。
これにより、半導体素子１００の幅が増加することなく、ゲート−ソース間のキャパシタンスが向上されることができる。
図６に図示されたように、半導体素子は半導体基板に複数個が整列されて製造されることができるが、ゲート−ソース間のキャパシタンスの向上のために半導体素子の幅が増加する場合、半導体基板の広さは限定されているため半導体素子間の距離が狭くなる。これにより、半導体素子の製造において半導体素子間の距離は一定距離以上に維持されなければならないため、所望の数の半導体素子を製造することが困難になるか、あるいは良質の半導体素子を得ることが困難になる可能性がある。
一方、突出領域１３１の高さは、少なくとも幅の０．５倍に設定することができる。これは、半導体素子の製造において半導体素子間の距離は一定距離以上に維持し、半導体素子の幅を増加させてゲート−ソース間のキャパシタンスを増大させる場合に比べ、半導体素子の幅が増加することなくゲート−ソース間のキャパシタンスをさらに向上させることができる。
上述のように、本発明によると、電極とゲートの突出された横面との間のキャパシタンスを形成し、突出された高さを変更することで、半導体素子の幅が増加することなくゲート−ソース間のキャパシタンスを増大させることができる。これによって、半導体素子の幅が増加することなくシュートスルー現象を除去することができる。また、ゲート−ソース間のキャパシタンスが増大しても半導体素子の幅が増加しないため、限定された半導体基板で所望の数の半導体基板を得ることができる。
また、上述のように、半導体素子１００がＭＯＳ ＦＥＴである場合を一例として記載したが、突出領域を有するゲート１３０及び突出領域の横面とキャパシタンスを形成する電極１４０は、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）にも適用されることができる。
以上で説明した本発明は、上述の実施例及び添付の図面により限定されず、添付の特許請求の範囲により限定される。
本発明の技術的思想を外れない範囲内で本発明の構成を多様に変更及び改造することができるということは、本発明が属する技術分野において通常の知識を有する者であれば容易に分かるであろう。
１００ 半導体素子
１１０ 半導体本体
１２０ ソース
１３０ ゲート
１４０ 電極
１５０ 誘電体層
１６０ ドレイン

Claims (12)

  1. 一定の体積を有する半導体本体と、
    前記半導体本体の上面に形成されたソースと、
    前記半導体本体の一定の深さを有する溝内に形成され、前記半導体本体の上面に突出されて、設定しようとするキャパシタンスに応じて突出高さが変更される突出領域を有するゲートと、
    前記ソースに電気的に連結され、前記ゲートの前記突出領域の側面とキャパシタンスを形成する電極と
    を含む半導体素子。
  2. 前記半導体本体の下面に形成されたドレインをさらに含む請求項１に記載の半導体素子。
  3. 前記ゲートの突出領域と前記電極との間には誘電体層が形成される請求項１または２に記載の半導体素子。
  4. 前記ソース、前記ドレイン及び前記ゲートは、一つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ ＦＥＴ）を形成する請求項２に記載の半導体素子。
  5. 前記ゲートの前記突出領域の突出高さは、少なくとも前記突出領域の幅の０．５倍である請求項１から４の何れか１項に記載の半導体素子。
  6. 一定の体積を有する半導体本体、前記半導体本体の上面に形成されたソース、前記半導体本体の一定の深さを有する溝内に形成され、前記半導体本体の上面に突出される突出領域を有するゲート、及び前記ゲートの前記突出領域を覆う電極を製造する段階と、
    前記ゲートの前記突出領域の上面を覆う電極を研磨（Ｇｒｉｎｄｉｎｇ）して除去する段階と、
    前記ゲートの前記突出領域の上面に酸化膜を成長させる段階と
    を含む半導体素子の製造方法。
  7. 前記電極を製造する段階は、前記突出領域の高さと前記突出領域の側面と対向する前記電極の長さを変更して、所望のキャパシタンスを設定する請求項６に記載の半導体素子の製造方法。
  8. 前記電極を製造する段階は、前記半導体本体の下面にドレインを形成する請求項６または７に記載の半導体素子の製造方法。
  9. 前記電極を製造する段階は、前記電極と前記ソースとが電気的に連結される請求項６から８の何れか１項に記載の半導体素子の製造方法。
  10. 前記電極を製造する段階は、前記ゲートの突出領域と前記電極との間に誘電体層を形成する請求項６から９の何れか１項に記載の半導体素子の製造方法。
  11. 前記ソース、前記ドレイン及び前記ゲートは、一つの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ ＦＥＴ）を形成する請求項８に記載の半導体素子の製造方法。
  12. 前記ゲートの前記突出領域の突出高さは、少なくとも前記突出領域の幅の０．５倍である請求項６から１１の何れか１項に記載の半導体素子の製造方法。
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