JP2009526409A5 - - Google Patents

Claims (5)

1. 半導体素子の作製方法であって：
   絶縁層の上に設けられた半導体層をパターニングして第1活性領域及び第2活性領域を形成する工程であって、前記第1活性領域の高さは前記第2活性領域とは異なり、前記第1活性領域の少なくとも一部は低濃度ドープされていて、かつ前記第2活性領域の少なくとも一部は高濃度ドープされている、工程；
   前記第1活性領域の上部と側部及び前記第2活性領域の少なくとも一部にわたってゲート構造を形成する工程であって、チャネル領域は、前記ゲート構造に隣接する、前記の第1活性領域の上部と側部に沿って設けられる、工程；並びに
   前記ゲート構造の形成後、前記半導体素子の第1面からのみ前記第2活性領域の一部を除去して前記絶縁層を曝露する工程；
   を有する方法。
2. 前記の半導体素子の一面が前記ゲート構造のドレイン側である、請求項1に記載の方法。
3. 前記第1活性領域をマスクする工程；及び
   前記第2活性領域へ注入を実行する工程；
   をさらに有する、請求項2に記載の方法。
4. シリサイド領域を形成する工程をさらに有する方法であって、
   前記シリサイド領域は、前記第1面とは異なる前記半導体素子の第2面上に存在して前記ゲート構造の下に位置していない前記第1活性領域の一部を、前記第2面上に存在して前記ゲート構造の下に位置していない前記2活性領域の一部と接続し、
   前記第1活性領域は該第1活性領域の側壁間であって前記チャネル領域の外側でかつ前記ゲート構造の下にボディ領域を有し、
   前記シリサイド領域は、前記ボディ領域と前記第2面上に存在して前記ゲート構造の下に存在しない前記第1活性領域の一部との間の接続を供し、かつ
   前記シリサイド領域は、前記第2面上に存在して前記ゲート構造の下に位置していない前記第2活性領域の一部を貫通して、下に存在する前記絶縁層にまで延在する、
   請求項3に記載の方法。
5. 前記半導体層をパターニングする工程が、前記第2活性領域に隣接する第3活性領域、及び前記第3活性領域に隣接する第4活性領域を形成する工程をさらに有し、
   前記第2活性領域は前記第1活性領域と第3活性領域との間に存在し、
   前記第3活性領域は前記第2活性領域と第4活性領域との間に存在し、
   前記ゲート構造を形成する工程が、前記第3及び第4活性領域にわたって前記ゲート構造を形成する工程を有し、
   前記ゲート構造の下に存在する前記第1及び第3活性領域の一部は同一の高さ及び伝導型を有し、かつ
   前記ゲート構造の下に存在する前記第2及び第4活性領域の一部は同一の高さ及び伝導型を有する、
   請求項4に記載の方法。